KR20020049346A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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이재중
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박종섭
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Abstract

본 발명은 콘택 저항을 줄이어 소자의 전기적 특성을 향상시키기 위한 반도체 소자의 제조방법에 관한 것으로, 반도체 기판에 소자 격리 영역을 형성하여 필드 영역 및 활성 영역을 정의하는 단계와, 상기 활성영역의 반도체 기판상에 복수개의 게이트를 형성하고 상기 게이트 하부의 양측면에 질화막 측벽을 형성하는 단계와, 상기 반도체 기판의 표면상에 식각 방지막을 형성하고 전면에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 선택적으로 제거하여 복수개의 콘택홀을 형성하는 단계와, 상기 소자 격리 영역에 대한 고선택비를 갖는 분위기에서 상기 선택적으로 제거된 층간 절연막을 마스크로 이용한 등방성 식각 공정으로 상기 식각 방지막을 제거하여 상기 게이트의 상부 표면 및 게이트 상부의 측면과 상기 활성 영역의 반도체 기판을 노출시키는 단계와, 상기 콘택홀에 도전성 물질을 매립하여 플러그를 형성하는 단계를 포함하여 형성한다.

Description

반도체 소자의 제조방법{Method for Fabricating of Semiconductor Device}
본 발명은 반도체 소자에 관한 것으로 특히, 게이트와 콘택의 접촉저항을 줄이고 필드 산화막의 손실을 방지하여 소자의 전기적 특성을 향상시키기 위한 반도체 소자의 제조방법에 관한 것이다.
디자인 룰(Design Rule)이 0.18㎛ 이하인 SRAM(Static Random AccessMemory) 소자에서는 협소한 디자인에서 마진을 확보하기 위하여 게이트 콘택(Gate Contact)과 노드 콘택(Node Contact)을 통합하여 형성하고 있다.
이하, 첨부된 도면을 참조하여 종래 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조공정 단면도이다.
종래 반도체 소자의 제조방법은 도 1a에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정으로 반도체 기판(11)의 소정 영역에 필드 산화막(12)을 형성하여 필드 영역 및 활성 영역을 정의한다.
그리고, 상기 반도체 기판(11)상에 게이트 산화막과 폴리 실리콘막을 차례로 형성하고 포토 및 식각 공정으로 상기 반도체 기판(11)의 소정 영역상에 남도록 상기 폴리 실리콘막과 게이트 산화막을 선택적으로 제거하여 복수개의 게이트(13)를 형성한다.
그리고, 상기 반도체 기판(11)의 표면상에 산화막을 증착하고 상기 게이트(13) 양측면에 남도록 상기 산화막을 선택적으로 제거하여 절연막 측벽(14)을 형성한다.
그리고, 상기 반도체 기판(11)의 표면상에 식각 방지막(15)을 형성하고, 상기 식각 방지막(15)상에 소정 두께의 층간 절연막(16)을 형성한다.
여기서, 상기 식각 방지막(15)은 질화막이고, 상기 층간 절연막(16)은 산화막이다.
그리고, 도 1b에 도시된 바와 같이 포토 및 식각 공정으로 상기 게이트(13)및 상기 활성 영역의 반도체 기판(11) 상부의 식각 방지막(15)이 소정 부분 노출되도록 상기 층간 절연막(16)을 선택적으로 제거하여 콘택홀(17)을 형성한다.
이때, 상기 게이트(13) 상부에서 노출되는 식각 방지막(15)의 면적과 활성 영역의 반도체 기판(11) 상부에서 노출되는 식각 방지막(15)의 면적의 합은 항상 일정하나 포토 얼라진(Photo Align)에 따라서 그 비율은 달라질 수 있다.
그리고, 상기 선택적으로 제거된 층간 절연막(16)을 마스크로 이용한 등방성 식각 공정으로 상기 식각 방지막(15)을 제거하여 상기 게이트(13) 및 활성영역의 반도체 기판(11)을 소정 부분 노출시킨다.
그리고, 상기 콘택홀(17)을 포함한 반도체 기판(11) 전면에 텅스텐막을 증착하고 전면을 에치백(Etch-back)하여 상기 콘택홀(17) 내부에 플러그(18)를 형성한다.
그리고, 상기 반도체 기판(11)의 전면에 알루미늄막을 증착하고 포토 및 식각 공정으로 상기 알루미늄막을 선택적으로 제거하여 상기 플러그(18)에 전기적으로 연결되는 메탈 라인(19)을 형성하여 종래 반도체 소자를 완성한다.
그러나, 상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
첫째, 포토 공정의 하부 레이어에 대한 얼라진에 따라서 게이트와 콘택의 접촉 면적이 달라지고 그에 따라서 접촉 저항이 달라지므로 소자의 성능이 저하된다.
둘째, 콘택홀 형성시에 식각 방지막에 손상이 발생되면 절연막 측벽 및 필드산화막까지 식각 되어지므로 소자의 신뢰성 및 수율이 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 소자의 신뢰성 및 수율을 향상시키기에 적합한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조공정 단면도
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도
도면의 주요 부분에 대한 부호 설명
21 : 반도체 기판 22 : 필드 산화막
23 : 게이트 24 : 질화막 측벽
25 : 식각 방지막 26 : 층간 절연막
27 : 콘택홀 28 : 플러그
29 : 메탈 라인
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판에 소자 격리 영역을 형성하여 필드 영역 및 활성 영역을 정의하는 단계와, 상기 활성영역의 반도체 기판상에 복수개의 게이트를 형성하고 상기 게이트 하부의 양측면에 질화막 측벽을 형성하는 단계와, 상기 반도체 기판의 표면상에 식각 방지막을 형성하고 전면에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 선택적으로 제거하여 복수개의 콘택홀을 형성하는 단계와, 상기 소자 격리 영역에 대한 고선택비를 갖는 분위기에서 상기 선택적으로 제거된 층간 절연막을 마스크로 이용한 등방성 식각 공정으로 상기 식각 방지막을 제거하여 상기 게이트의 상부 표면 및 게이트 상부의 측면과 상기 활성 영역의 반도체 기판을 노출시키는 단계와, 상기 콘택홀에 도전성 물질을 매립하여 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도2c는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.
우선, 도 2a에 도시된 바와 같이 STI 공정으로 반도체 기판(21)의 소정 영역에 필드 산화막(22)을 형성하여 필드 영역 및 활성 영역을 정의한다.
그리고, 상기 반도체 기판(21)상에 게이트 산화막과 폴리 실리콘막을 차례로 형성하고 포토 및 식각 공정으로 상기 폴리 실리콘막과 게이트 산화막을 선택적으로 제거하여 복수개의 게이트(23)를 형성한다.
그리고, 상기 반도체 기판(21)의 전면에 질화막을 증착하고 전면을 에치백하여 상기 게이트(23) 하부의 양측면에 질화막 측벽(24)을 형성한다.
여기서, 상기 질화막 측벽(24)은 게이트(23) 높이의 1/2되는 지점 이하의 상기 게이트(23)의 양측면에만 형성되도록 조절한다.
그리고, 상기 게이트(23)를 포함한 반도체 기판(21)의 표면상에 150∼200Å의 두께로 식각 방지막(25)을 증착한다.
여기서, 상기 식각 방지막(25)은 질화막이다.
그리고, 도 2b에 도시된 바와 같이 상기 반도체 기판(21)상에 층간 절연막(26)을 증착한다.
여기서, 상기 층간 절연막(26)은 산화막이다.
그리고, 포토 및 식각 공정으로 상기 게이트(23) 및 활성 영역의 반도체 기판(21) 상부에 형성된 상기 식각 방지막(25)이 소정부분 노출되도록 상기 층간 절연막(26)을 선택적으로 제거하여 콘택홀(27)을 형성한다.
이때, 상기 식각 공정은 상기 층간 절연막(26)만을 선택적으로 제거할 수 있도록 질화막에 대한 선택비가 20 : 1 이상인 리시피(Recipe)로 실시한다.
그리고, 도 2c에 도시된 바와 같이 상기 선택적으로 제거된 층간 절연막(26)을 마스크로 이용한 등방성 식각 공정으로 상기 식각 방지막(25)을 제거하여 상기 게이트(23) 및 활성 영역의 반도체 기판(21)을 노출시킨다.
여기서, 상기 식각 공정은 산화막에 대하여 선택비가 높은 리시피로 진행하여 상기 식각 방지막(25)의 식각 공정이 과도하게 진행되더라도 상기 필드 산화막(22)의 손실이 작게 되도록 한다.
또한, 상기 질화막 측벽(24)이 상기 게이트(23) 하부 측면에만 형성됨으로 인하여 상기 콘택홀(27)을 통하여 게이트(23)의 상부 표면뿐만 아니라 게이트(23) 상부의 측면도 노출되게 된다.
그리고, 상기 콘택홀(27)을 포함한 반도체 기판(21)에 텅스텐(W)막을 증착하고 전면을 에치백하여 상기 콘택홀(27) 내부에 플러그(28)를 형성한다.
그리고, 상기 반도체 기판(21)의 전면에 알루미늄막을 증착하고 포토 및 식각 공정으로 상기 알루미늄막을 선택적으로 제거하여 상기 플러그(28)에 전기적으로 연결되는 메탈 라인(29)을 형성하여 본 발명의 반도체 소자를 완성한다.
상기와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 절연막 측벽을 게이트 하부의 양측면에만 형성하여 게이트와 플러그간의 접촉면적을 증가시키어 전기적 저항을 감소시킬 수 있으므로 소자의 성능을 향상시킬 수 있다.
둘째, 절연막 측벽을 질화막 측벽으로 형성하고 높은 산화막 선택비를 갖는리시피로 식각 방지막을 제거하여 필드 산화막의 손실을 방지할 수 있으므로 소자의 특성 및 수율을 향상시킬 수 있다.

Claims (4)

  1. 반도체 기판에 소자 격리 영역을 형성하여 필드 영역 및 활성 영역을 정의하는 단계;
    상기 활성영역의 반도체 기판상에 복수개의 게이트를 형성하고 상기 게이트 하부의 양측면에 질화막 측벽을 형성하는 단계;
    상기 반도체 기판의 표면상에 식각 방지막을 형성하고 전면에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 선택적으로 제거하여 복수개의 콘택홀을 형성하는 단계;
    상기 소자 격리 영역에 대한 고선택비를 갖는 분위기에서 상기 선택적으로 제거된 층간 절연막을 마스크로 이용한 등방성 식각 공정으로 상기 식각 방지막을 제거하여 상기 게이트의 상부 표면 및 게이트 상부의 측면과 상기 활성 영역의 반도체 기판을 노출시키는 단계;
    상기 콘택홀에 도전성 물질을 매립하여 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 층간 절연막은 산화막으로 형성하고 상기 식각 방지막은 질화막으로 형성함을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 질화막 측벽은 상기 게이트 높이의 1/2 이하가 되는지점 하부의 게이트 양측면에 형성함을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 콘택홀은 상기 식각 방지막에 대한 고선택비를 갖는 분위기에서 상기 층간 절연막을 선택적으로 제거하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
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