KR20030003306A - 반도체 장치의 랜딩 플러그 제조 방법 - Google Patents

반도체 장치의 랜딩 플러그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 장치의 랜딩 플러그 제조 방법에 관한 것으로서, 이 방법은 반도체 기판에 도프트 폴리실리콘 및 하드 마스크가 적층되고, 그 측벽에 스페이서로 이루어진 워드 라인(비트라인)을 형성하고 하드 마스크 상부와 워드 라인 사이의 기판에 캐핑막을 형성하고, 결과물에서 랜딩 플러그가 형성될 부분의 도전 라인 사이에만 갭필막(포토레지스트)을 매립하고, 갭필막이 매립되지 않는 도전 라인 사이에 층간 절연막을 형성하고, 갭필막을 제거하고 캐핑막을 제거하여 랜딩 플러그용 개구부를 형성한 후에, 결과물에 도프트 폴리실리콘을 매립하고 CMP로 연마하여 워드 라인 사이에 랜딩 플러그를 형성한다. 그러므로, 본 발명은 SAC 식각 공정시 발생되는 식각 손상을 줄일 수 있고 콘택 전극 또는 플러그의 개구 영역을 안정되게 확보할 수 있다.

Description

반도체 장치의 랜딩 플러그 제조 방법 {Method for fabricating a landing plug of semiconductor device}
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 고집적 반도체소자의 콘택 전극 또는 플러그의 개구 영역(open region)을 확보하면서 식각 손상을 줄일 수 있는 반도체 장치의 랜딩 플러그 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 메모리 셀 크기가 점점 감소되면서 워드 라인 또는 비트라인 사이의 콘택/플러그 마진(margin)이 점차 작아지고 있다. 이러한 콘택 마진을 높이기 위한 방안으로서, 널리 알려진 자기정렬 콘택(self-aligned contact: 이하 SAC라 함) 제조 기술이 있다. 이는 주변구조물의 단차를 이용하여 콘택홀을 형성하는 것으로, 주변구조물의 높이, 콘택홀이 형성될 절연물질의 두께 및 식각방법 등에 의해 다양한 크기의 콘택홀을 마스크 사용없이 얻을 수 있기 때문에 고집적화에 의해 미세화된 반도체장치의 실현에 적합한 방법으로 사용된다.
도 1a 내지 도 5b는 종래 기술에 의한 반도체 장치의 랜딩 플러그(landing plug) 제조 공정을 순차적으로 나타낸 공정 순서도로서, 이를 참조하면 종래 SAC 방식에 의한 워드 라인의 랜딩 플러그 제조 방법은 다음과 같다.
먼저, 도 1a 및 도 1b는 종래 기술에 의한 트랜지스터의 수직 단면도 및 평면도를 나타낸 것이다. 실리콘 기판(10) 상부에 필드산화막(12)을 형성하고, 기판(10) 상부에 게이트 산화막(미도시함)과, 도전체 패턴(워드 라인)으로서 도프트 폴리실리콘(14)과, 하드 마스크(16) 및 스페이서(18)를 형성한다. 그리고, 기판내에 소오스/드레인 영역(20)을 형성하여 트랜지스터를 제조한다. 미설명된 도면 부호 a는 기판의 활성 영역을 나타낸 것이다.
도 2a 및 도 2b는 종래 기술에 의한 층간 절연막 증착 및 마스크 패턴이 형성된 수직 단면도 및 평면도를 나타낸 것이다. 워드 라인의 스페이서(18) 사이에 드러난 기판에 산화막(22)을 증착하고, 그 상부에 랜딩 플러그 마스크 패턴(24)을 형성한다. 미설명된 도면 부호 b는 랜딩 플러그 영역을 나타낸 것이다.
도 3에 도시된 바와 같이, 랜딩 플러그 마스크 패턴(24)에 의해 드러난 산화막(22)을 SAC 식각해서 랜딩 플러그의 개구부(26)를 형성한다. 이러한 SAC 식각 공정시 하드 마스크(16) 및 스페이서(18)에서 식각 손상이 발생하고 기판 표면(30)에서도 식각 손상이 발생하게 된다.
도 4에 도시된 바와 같이, 상기 결과물에 도전체 물질로서 도프트 폴리실리콘(32)을 증착하여 개구부(26)를 매립한다.
도 5a 및 도 5b는 종래 기술의 CMP(Chemical Mechanical Polishing) 공정으로 랜딩 플러그가 형성된 수직 단면도 및 평면도를 나타낸 것이다. 도프트 폴리실리콘(32)을 CMP로 평탄화하되, 하드 마스크(16)를 식각 정지로 삼아 진행한다. 이로 인해, 스페이서(18) 사이에 소오스/드레인 영역(20)과 연결되는 랜딩 플러그(32')가 형성된다.
그러나, 종래 기술의 랜딩 플러그 제조 방법은 고집적 반도체의 디자인 룰에 따라 플러그의 개구 영역이 높은 에스펙트 비율(aspect ratio)을 갖기 때문에 SAC식각 공정시 하드 마스크와 스페이서가 과도하게 식각되어 워드 라인 사이를 절연하는데 문제점이 있었다. 또한 SAC 식각시 기판 표면도 과도하게 식각되어 콘택 저항이 증가하게 되고 이로 인해 셀 트랜지스터의 전기적 특성이 열화되었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 콘택 전극 또는 플러그가 형성될 영역에 갭필막을 매립하고 선택적 액상 증착법으로 층간 절연막을 형성한 후에 갭필막을 제거하여 콘택 전극 또는 플러그의 개구 영역을 확보함으로써 기판 및 라인의 식각 손상을 줄일 수 있는 반도체 장치의 랜딩 플러그 제조 방법을 제공하는 데 있다.
도 1a 내지 도 5b는 종래 기술에 의한 반도체 장치의 랜딩 플러그 제조 공정을 순차적으로 나타낸 공정 순서도,
도 6a 내지 도 12b는 본 발명에 따른 반도체 장치의 랜딩 플러그 제조 공정을 순차적으로 나타낸 공정 순서도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 실리콘기판 102 : 필드산화막
104 : 게이트전극 106 : 하드 마스크
108, 108a : 캐핑막 110 : 스페이서
112 : 워드 라인 114 : 소오스/드레인 영역
116 : 랜딩 플러그용 도전막 118 : 층간 절연막
120 : 랜딩 플러그용 개구부 122 : 도전체 물질
122a : 랜딩 플러그
상기 목적을 달성하기 위하여 본 발명은 반도체 기판에 도전체 패턴 및 하드 마스크가 적층되고, 그 측벽에 스페이서로 이루어진 도전 라인을 형성하고 하드 마스크 상부와 상기 도전 라인 사이의 기판에 캐핑막을 형성하는 단계와, 결과물에서 랜딩 플러그가 형성될 부분의 도전 라인 사이에만 갭필막을 매립하는 단계와, 갭필막이 매립되지 않는 도전 라인 사이에 층간 절연막을 형성하는 단계와, 갭필막을 제거하고 상기 캐핑막을 제거하여 랜딩 플러그용 개구부를 형성하는 단계와, 결과물에 도전체 물질을 매립하고 식각하여 도전 라인 사이에 랜딩 플러그를 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하기로 한다.
도 6a 내지 도 12b는 본 발명에 따른 반도체 장치의 랜딩 플러그 제조 공정을 순차적으로 나타낸 공정 순서도이다.
도 6a 및 도 6b는 본 발명에 따른 트랜지스터의 수직 단면도 및 평면도를 나타낸 것이다. 실리콘 기판(100) 상부에 필드산화막(102)을 형성하고, 기판(100) 상부에 게이트 산화막(미도시함)과, 도전체 패턴(워드 라인)으로서 도프트 폴리실리콘(104)과, 하드 마스크(106), 및 스페이서(110)를 형성한다. 그리고, 기판내에 소오스/드레인 영역(114)을 형성하여 트랜지스터를 제조한다. 또한, 이후 SAC 식각 공정시 식각 공정으로부터 워드라인 및 기판을 보호하기 위하여 하드 마스크(106) 상부와 워드 라인 사이의 기판에 각각 캐핑막(108, 108a)을 형성한다.미설명된 도면 부호 a는 기판의 활성 영역을 나타낸 것이다.
도 7a 및 도 7b는 본 발명에 따른 랜딩 플러그의 개구 영역을 정의하는 갭필막이 형성된 수직 단면도 및 평면도를 나타낸 것이다. 상기 결과물 전면에 갭필막(116)을 증착하고 이를 패터닝하여 랜딩 플러그가 형성될 예정에만 갭필막(116)이 매립되도록 한다. 이때, 갭필막 패턴(116)은 포토레지스트이다.
도 8에 도시된 바와 같이, 갭필막(116)이 매립되지 않는 워드 라인 사이에 층간 절연막(118)을 형성한다. 이때, 층간 절연막(118)은 선택적 액상 증착법(Selective Liquid Phase Deposition)으로 형성한다.
도 9에 도시된 바와 같이, 상기 갭필막(116)을 플라즈마 식각으로 제거하여랜딩 플러그용 개구부(120)를 형성한다. 그리고 도 10에 도시된 바와 같이, 기판 표면이 드러나도록 식각 공정을 진행하여 하드 마스크(106)와 스페이서(110) 사이의 캐핑막(108, 108a)을 제거한다.
그 다음 도 11에 도시된 바와 같이, 상기 결과물에 도전체 물질로서 도프트 폴리실리콘(122)을 증착하여 랜딩 플러그용 개구부(120)를 매립한다.
도 12a 및 도 12b는 본 발명에 따른 CMP 공정으로 랜딩 플러그가 형성된 수직 단면도 및 평면도를 나타낸 것이다. 도프트 폴리실리콘(122)을 CMP로 평탄화하되, 하드 마스크(106)를 식각 정지로 삼아 진행한다. 이로 인해, 스페이서(110) 사이의 도프트 폴리실콘(122)이 분리되어 워드 라인의 스페이서(110) 사이에 소오스/드레인 영역(114)과 연결되는 랜딩 플러그(122a)가 형성된다.
상기한 바와 같이, 본 발명은 워드라인의 하드 마스크 상부에 식각 손실을 보상하기 위한 캐핑막을 형성하고, 플러그(또는 콘택전극)가 형성될 영역에만 갭필막을 매립하고 선택적 액상 증착법으로 층간 절연막을 형성한 후에 갭필막을 제거하여 콘택 전극 또는 플러그의 개구 영역을 확보한 후에 캐핑막을 제거함과 동시에 기판 표면이 드러나도록 SAC 식각 공정을 진행하기 때문에 기판 표면 및 도전 라인의 식각 손상을 줄일 수 있으며 플러그용 개구 영역에 드러난 기판 표면을 안정되게 확보할 수 있다.
그러므로, 본 발명은 고집적 반도체 장치의 높은 에스팩트 비율을 갖는 콘택전극 또는 플러그의 콘택 저항을 향상시킬 수 있어 반도체장치의 신뢰성 및 수율을 높일 수 있다.

Claims (4)

  1. 반도체 기판에 도전체 패턴 및 하드 마스크가 적층되고, 그 측벽에 스페이서로 이루어진 도전 라인을 형성하고 상기 하드 마스크 상부와 상기 도전 라인 사이의 기판에 캐핑막을 형성하는 단계;
    상기 결과물에서 랜딩 플러그가 형성될 부분의 도전 라인 사이에만 갭필막을 매립하는 단계;
    상기 갭필막이 매립되지 않는 상기 도전 라인 사이에 층간 절연막을 형성하는 단계;
    상기 갭필막을 제거하고 상기 캐핑막을 제거하여 랜딩 플러그용 개구부를 형성하는 단계; 및
    상기 결과물에 도전체 물질을 매립하고 상기 하드 마스크가 드러날 때까지 식각하여 상기 도전 라인 사이에 랜딩 플러그를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 랜딩 플러그 제조방법.
  2. 제 1항에 있어서, 상기 갭필막은 포토레지스트이고 플라즈마 식각으로 제거하는 것을 특징으로 하는 반도체 장치의 랜딩 플러그 제조 방법.
  3. 제 1항에 있어서, 상기 층간 절연막은 선택적 액상 증착법으로 형성하는 것을 특징으로 하는 반도체 장치의 랜딩 플러그 제조 방법.
  4. 제 1항에 있어서, 상기 랜딩 플러그용 도전체 물질의 식각은 CMP에 의해 상기 하드 마스크를 식각 정지로 삼아 진행하는 것을 특징으로 반도체 장치의 랜딩 플러그 제조 방법.
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