KR20040002228A - 반도체소자의 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 형성방법에 관한 것으로,
비트라인의 장벽금속층인 Ti 와 랜딩 플러그 폴리의 인(P)이 반응하여 소자의 Rc를 증가시키는 현상으로 인한 소자의 특성 열화를 방지하기 위하여, 랜딩 플러그 폴리를 일반적인 도핑 농도의 플러그 폴리와 도핑 농도가 증가된 플러그 폴리의 적층구조로 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키며 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 반도체소자의 고집적화에 따른 콘택 크기의 감소 및 텅스텐 비트라인의 사용에 따른 특성 열화를 해결하여 소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 형성공정을 도시한 단면도이다.
도 1a를 참조하면, 반도체기판(11) 상에 활성영역을 정의하는 소자분리막(13)을 형성한다.
이때, 상기 소자분리막(13)은 트렌치형으로 형성한 것이다.
그 다음, 상기 반도체기판(11) 상부에 게이트산화막(15) 및 게이트전극(17)을 형성한다.
이때, 상기 게이트전극(17)은 상부에 하드마스크층(도시안됨)이 형성되고, 측벽에 절연막 스페이서(19)가 구비된 것이다.
그 다음, 전체표면상부에 하부절연층(21)을 형성한다.
이때, 상기 하부절연층(21) BPSG 와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음, 랜딩 플러그 콘택 마스크(도시안됨)를 이용한 사진식각공정으로 하부절연층(21)을 식각하여 상기 반도체기판(11)의 활성영역을 노출시키는 랜딩 플러그 폴리 콘택홀(23)을 형성한다.
여기서, 상기 랜딩 플러그 폴리 마스크는 반도체기판의 활성영역에 형성되는 불순물 접합영역을 모두 노출시키도록 형성하여 후속공정에서 저장전극이나 비트라인에 각각 콘택될 수 있는 랜딩 플러그 폴리를 형성하기 위한 것이다.
도 1b를 참조하면, 상기 콘택홀(23)을 매립하는 랜딩 플러그 폴리(25)를 형성한다.
이때, 상기 랜딩 플러그 폴리(25)는 상기 콘택홀(23)을 매립하는 폴리실리콘막을 전체표면상부에 증착하고 상기 하부절연층(21)을 마스크로 하는 평탄화 식각공정을 실시하여 형성한다.
도 1c를 참조하면, 전체표면상부에 층간절연막(27)을 형성한다.
그리고, 비트라인 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 랜딩 플러그 폴리(25)를 노출시키는 비트라인 콘택홀(29)을 형성하고 이를 매립하여 상기 랜딩 플러그 폴리(25)에 접속되는 비트라인(31)을 형성한다.
이때, 상기 비트라인(31)은 텅스텐(W)으로 형성하고 장벽금속층으로 Ti 를 사용한다.
상기 Ti 는 ⓐ 부분에서 상기 랜딩 플러그 폴리(25)의 인(P, phosphorus) 과 반응하여 Rc 를 증가시킴으로써 셀의 동작시 라이트 리커버리 타임 (write recovery time) 불량이 유발된다.
상기한 바와 같이 종래기술에 따른 반도체소자의 형성방법은, 반도체소자의 고집적화에 따라 텅스텐으로 비트라인을 형성하는 경우 텅스텐과 랜딩 플러그 폴리의 인이 반응하여 Rc를 증가시킴으로써 소자의 동작 특성을 열화시켜 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 랜딩 플러그 폴리 형성공정시 도핑 농도를 조절하여 두 단계의 증착공정으로 실시함으로써 후속공정으로 형성되는 비트라인과의 콘택부에서 소자의 특성 열화를 방지하여 소자의 동작 특성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 형성방법을 도시한 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,41 : 반도체기판13,43 : 소자분리막
15,45 : 게이트산화막17,47 : 워드라인, 게이트전극
19,49 : 절연막 스페이서21,51 : 하부절연층
23,53 : 랜딩 플러그 폴리 콘택홀25,59 : 랜딩 플러그 폴리
27,61 : 층간절연막29,63 : 비트라인 콘택홀
31,65 : 비트라인55 : 제1플러그 폴리
57 : 제2플러그 폴리
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,
반도체기판 상부에 소자분리막 및 게이트전극이 형성된 하부절연층을 형성하는 공정과,
랜딩 플러그 콘택 마스크를 이용한 사진식각공정으로 상기 하부절연층을 식각하여 상기 반도체기판을 노출시키는 랜딩 플러그 폴리 콘택홀을 형성하는 공정과,
상기 콘택홀을 포함한 전체표면상부에 제1플러그 폴리와 제2플러그 폴리를 연속적으로 증착하되, 상기 제2플러그 폴리의 도핑 농도를 증가시켜 실시하는 공정과,
상기 하부절연층을 식각장벽으로 하여 상기 제1,2플러그 폴리를 평탄화식각하여 상기 콘택홀을 매립하는 랜딩 플러그 폴리를 형성하는 공정과,
전체표면상부에 층간절연막을 형성하는 공정과,
상기 층간절연막을 통하여 상기 랜딩 플러그 폴리에 접속되는 비트라인을 형성하는 공정을 포함하는 것을 특징으로 한다.
한편, 본 발명의 원리는,
반도체소자의 고집적화에 따른 콘택홀의 크기 감소와 비트라인으로의 텅스텐 사용하는 경우, 텅스텐의 장벽금속층으로 사용되는 Ti 와 랜딩 플러그 폴리의 인(P)이 반응하여 소자의 Rc를 증가시키는 현상으로 인한 라이트 리커버리 타임 불량을 방지하기 위하여,
랜딩 플러그 폴리를 두 단계로 나누어 증착하되,
첫째로, 일반적인 도핑 농도로 플러그 폴리를 증착하고,
둘째로, 비트라인이 콘택되는 중앙부에서 도핑 농도를 증가시켜 플러그 폴리를 증착함으로써 랜딩 플러그 폴리를 형성하여 소자의 특성 열화를 최소화시킬 수 있도록 하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체기판(41) 상에 활성영역을 정의하는 소자분리막(43)을 형성한다.
이때, 상기 소자분리막(43)은 트렌치형으로 형성한 것이다.
그 다음, 상기 반도체기판(41) 상부에 게이트산화막(45) 및 게이트전극(47)을 형성한다.
이때, 상기 게이트전극(47)은 상부에 하드마스크층(도시안됨)이 형성되고, 측벽에 절연막 스페이서(49)가 구비된 것이다.
그 다음, 전체표면상부에 하부절연층(51)을 형성한다.
이때, 상기 하부절연층(51) BPSG 와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음, 랜딩 플러그 콘택 마스크(도시안됨)를 이용한 사진식각공정으로 하부절연층(51)을 식각하여 상기 반도체기판(41)의 활성영역을 노출시키는 콘택홀(53)을 형성한다.
여기서, 상기 콘택홀(53)은 저장전극용이나 비트라인용으로 형성된 것이다.
도 2b를 참조하면, 상기 콘택홀(53)을 매립하는 폴리실리콘막을 형성하되, 두 단계의 증착공정을 이용하여 인(P)이 도핑된 제1플러그 폴리(55)와 제2플러그 폴리(57)의 적층구조로 형성한다.
이때, 상기 제1플러그 폴리(55)는 폴리실리콘막의 증착 공정시 일반적인 도핑 농도로 실시하여 형성하고,
상기 제2플러그 폴리(57)는 상기 제1플러그 폴리(55) 상부에 연속적으로 형성하되, 도핑 농도를 높여서 형성한 것이다.
그 다음, 상기 하부절연층(51) 표면을 평탄화식각하여 상기 콘택홀(53)만을 매립하는 랜딩 플러그 폴리(59)를 형성한다.
도 2c를 참조하면, 전체표면상부에 층간절연막(57)을 형성한다.
그리고, 비트라인 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 랜딩 플러그 폴리(59)를 노출시키는 비트라인 콘택홀(63)을 형성하고 이를 매립하여 상기 랜딩 플러그 폴리(59)에 접속되는 비트라인(65)을 형성한다.
이때, 상기 비트라인(65)은 텅스텐(W)으로 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법은, 랜딩 플러그 폴리를 형성하는 플러그 폴리를 두 단계로 형성하되, 도핑 농도를 일반적인 정도에서 높은 농도로 바꾸며 연속적으로 증착하여 형성함으로써 비트라인 형성공정시 사용되는 Ti 와 플러그 폴리에 도핑된 인(P)의 반응에 의한 소자의 특성을 열화를 감소시킴으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.
Claims (1)
- 반도체기판 상부에 소자분리막 및 게이트전극이 형성된 하부절연층을 형성하는 공정과,랜딩 플러그 콘택 마스크를 이용한 사진식각공정으로 상기 하부절연층을 식각하여 상기 반도체기판을 노출시키는 랜딩 플러그 폴리 콘택홀을 형성하는 공정과,상기 콘택홀을 포함한 전체표면상부에 제1플러그 폴리와 제2플러그 폴리를 연속적으로 증착하되, 상기 제2플러그 폴리의 도핑 농도를 증가시켜 실시하는 공정과,상기 하부절연층을 식각장벽으로 하여 상기 제1,2플러그 폴리를 평탄화식각하여 상기 콘택홀을 매립하는 랜딩 플러그 폴리를 형성하는 공정과,전체표면상부에 층간절연막을 형성하는 공정과,상기 층간절연막을 통하여 상기 랜딩 플러그 폴리에 접속되는 비트라인을 형성하는 공정을 포함하는 반도체소자의 형성방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100524800B1 (ko) * | 2002-09-25 | 2005-11-02 | 주식회사 하이닉스반도체 | 반도체 소자의 이중 도핑 분포를 갖는 콘택플러그 형성 방법 |
-
2002
- 2002-06-29 KR KR1020020037674A patent/KR20040002228A/ko not_active Application Discontinuation
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| KR100524800B1 (ko) * | 2002-09-25 | 2005-11-02 | 주식회사 하이닉스반도체 | 반도체 소자의 이중 도핑 분포를 갖는 콘택플러그 형성 방법 |
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