KR100906646B1 - 반도체 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
캐패시터의 하부 전극과 비트 라인간의 쇼트를 방지할 수 있는 반도체 메모리 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 반도체 메모리 소자는, 반도체 기판, 상기 반도체 기판상에 배열되는 다수개의 워드 라인 구조물, 상기 워드 라인 구조물 사이에 각각 형성되는 제 1 및 제 2 랜딩 플러그, 상기 워드 라인 구조물, 제 1 및 제 2 랜딩 플러그 상부에 형성되는 층간 절연막, 및 상기 층간 절연막 상부에 상기 제 1 랜딩 플러그와 콘택되도록 형성되는 비트 라인 구조물을 포함한다. 여기서, 상기 비트 라인 구조물과 상기 층간 절연막 사이에 층간 절연막과 식각 선택비가 상이한 보호막이 개재된다.
랜딩 플러그, 비트 라인, 보호막
Description
도 1은 일반적인 반도체 메모리 소자를 나타낸 단면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 110 : 워드 라인 구조물
120 : 제 1 층간 절연막 130 : 제 2 층간 절연막
135 : 보호막 150 : 비트 라인 구조물
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 특히, 반도체 메모리 소자의 비트 라인 구조물 및 그 제조방법에 관한 것이다.
최근 반도체 메모리 소자는 대용량을 실현하기 위하여, 집적도가 지속적으로 증가되고 있다. 특히, 메모리 소자 중 하나인 디램의 집적도가 기가비트(giga bit) 이상이 됨에 따라, 디자인 룰이 0.18㎛ 이하로 감소되고 있다. 이와같이 디자인 룰이 0.18㎛ 이하로 감소되면, 수평 방향으로의 간격 예를들어, 디바이스와 디바이스 사이 간격 및 수직 방향 즉, 층과 층을 연결하는 콘택홀 크기와 미스얼라인(misalign) 마진 역시 디자인 룰과 비례하여 감소되어, 콘택 충진 불량 및 미스 얼라인 위험이 초래된다. 현재에는 이러한 문제점을 보완하기 위하여 랜딩 플러그(landing plug)가 제안되었다.
도 1은 랜딩 플러그를 갖는 일반적인 반도체 메모리 소자의 단면도이다.
도 1을 참조하여, 소자 분리막(12)이 형성된 반도체 기판(10) 상에 게이트 산화막(14), 게이트 도전층(16) 및 하드 마스크막(18)을 순차적으로 적층한다음, 게이트 전극(워드 라인) 형태로 소정 부분 패터닝한다. 그후, 패터닝된 하드 마스크막(18), 게이트 도전층(16) 및 게이트 산화막(15)의 양측벽에 공지의 방법으로 스페이서(19)를 형성하여, 워드 라인 구조물(20)을 형성한다. 이때, 셀 영역의 워드 라인 구조물(20)은 매우 인접하게 배치된다. 워드 라인 구조물(20) 사이의 반도체 기판(10)에 공지의 이온 주입 방식으로 소오스, 드레인 영역(도시되지 않음)을 형성한다.
워드 라인 구조물(20) 및 소오스, 드레인 영역이 형성된 반도체 기판(10) 상부에 제 1 층간 절연막(22)을 형성한다. 그 다음, 소오스, 드레인 영역이 노출되도록 제 1 층간 절연막(22)을 식각한다. 노출된 소오스, 드레인 영역과 콘택되면서, 워드 라인 구조물(20) 사이의 공간이 충분히 매립되도록 도전층, 예를 들어 도핑된 폴리실리콘막을 증착한다음, 이 도핑된 폴리실리콘막과 제 1 층간 절연막(22)을 워드 라인 구조물(20) 표면의 하드 마스크막(18)이 노출되도록 화학적 기계적 연마하여, 워드 라인 구조물(20) 사이의 랜딩 플러그(24a,24b)를 형성한다. 여기서, 랜딩플러그(24a)는 드레인 영역과 콘택되고, 랜딩 플러그(24b)는 소오스 영역과 콘택된다.
랜딩 플러그(24a,24b)가 형성된 결과물 상부에 제 2 층간 절연막(26)을 증착한다. 이때, 제 2 층간 절연막(26)으로는 실리콘 산화막이 이용될 수 있다. 드레인 영역과 콘택되는 랜딩 플러그(24a)가 노출되도록 제 2 층간 절연막(26)을 식각하여, 비트 라인 콘택홀(H1)을 형성한다. 노출된 랜딩 플러그(24a)와 콘택되도록, 베리어 금속막(28), 비트 라인용 도전층(30) 및 하드 마스크막(32)을 순차적으로 적층한다. 이때, 비트 라인용 도전층(30)은 비트 라인 콘택홀(H1)가 충분히 매립되도록 형성되어야 하고, 하드 마스크막(32)은 예를 들어, 실리콘 질화막으로 형성될 수 있다. 이어서, 비트 라인용 도전층(30) 및 하드 마스크막(32)을 비트 라인 형태로 소정 부분 패터닝한다. 패터닝된 하드 마스크막(32) 및 비트 라인용 도전층(30)의 양측에 공지의 방법으로 비트 라인 스페이서(34)를 형성하여, 비트 라인 구조물(35)을 형성한다. 이때, 비트 라인 스페이서(34)는 이후 자기 정렬 콘택홀을 형성하기 위하여 제공된다.
그후, 비트 라인 구조물(35)이 형성된 반도체 기판 결과물 상부에 제 3 층간 절연막(38)을 형성한다. 제 3 층간 절연막(38) 역시 실리콘 산화막 계열로 형성될 수 있다. 다음, 소오스 영역과 콘택되는 랜딩 플러그(24b)가 노출될 수 있도록 제 3 및 제 2 층간 절연막(38,26)을 식각하여, 스토리지 노드 콘택홀(H2)을 형성한다. 이때, 제 3 층간 절연막(38)과 하드 마스크막(32) 및 비트 라인 스페이서(34)의 식각 선택비가 상이함에 의하여, 스토리지 노드 콘택홀(H2)은 비트 라인 스페이서(34)의 측벽면을 따라 자기 정렬 방식으로 형성된다. 그후, 도면에는 제시되지 않았지만, 공지의 방식으로 캐패시터를 형성한다.
그러나, 종래의 스토리지 노드 콘택홀(H2) 형성시, 비트 라인 스페이서(34) 하부에 실리콘 산화막으로 이루어진 제 2 층간 절연막(26)만이 존재하므로, 일부 식각 제거될 수 있다. 이에따라, 베리어 금속막(28)이 일부 드러날 수 있고, 이러한 경우 후속의 캐패시터의 하부 전극과 콘택이 발생되어, 브릿지(bridge) 현상을 유발한다. 이로 인하여, 캐패시터와 비트 라인간의 전기적 쇼트가 발생된다.
따라서, 본 발명의 목적은 캐패시터의 하부 전극과 비트 라인간의 쇼트를 방지할 수 있는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 반도체 메모리 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 메모리 소자는, 반도체 기판, 상기 반도체 기판상에 배열되는 다수개의 워드 라인 구조물, 상기 워드 라인 구조물 사이에 각각 형성되는 제 1 및 제 2 랜딩 플러그, 상기 워드 라인 구조물, 제 1 및 제 2 랜딩 플러그 상부에 형성되는 층간 절연막, 및 상기 층간 절연막 상부에 상기 제 1 랜딩 플러그와 콘택되도록 형성되는 비트 라인 구조물을 포함한다. 여기서, 상기 비트 라인 구조물과 상기 층간 절연막 사이에 층간 절연막과 식각 선택비가 상이한 보호막이 개재된다.
상기 층간 절연막은 실리콘 산화막 계열의 물질로 형성될 수 있으며, 이러한 경우, 상기 보호막은 실리콘 질화막 또는 실리콘 질산화막으로 형성될 수 있다.
또한, 본 발명의 다른 견지에 따른 반도체 메모리 소자의 제조방법은 다음과 같다. 먼저, 반도체 기판상에 다수개의 워드 라인 구조물을 형성하고, 상기 워드 라인 구조물 사이의 공간에 제 1 및 제 2 랜딩 플러그를 형성한다. 이어서, 결과물 상부에 하부 층간 절연막을 형성하고, 상기 하부 층간 절연막 상부에 상기 층간 절연막과 식각 선택비가 상이한 보호막을 증착한다. 상기 제 1 랜딩 플러그가 노출되도록 보호막 및 하부 층간 절연막을 식각하여, 비트 라인 콘택홀을 형성한 다음에, 상기 노출된 제 1 랜딩 플러그와 콘택되도록 하부 층간 절연막 상부에 비트 라인 구조물을 형성한다. 그후, 상기 비트 라인 구조물의 형태대로 상기 보호막을 식각하고, 상기 비트 라인 구조물이 형성된 결과물 상부에 상부 층간 절연막을 증착한다. 다음, 상기 제 2 랜딩 플러그가 노출되도록, 상기 상부 및 하부 층간 절연막을 식각하여 스토리지 노드 콘택홀을 형성한다.
상기 워드 라인 구조물을 형성하는 단계는, 상기 반도체 기판상에 게이트 산화막, 게이트 도전층 및 하드 마스크막을 순차적으로 적층하는 단계, 상기 하드 마 스크막, 게이트 도전층을 패터닝하는 단계, 및 상기 패터닝된 게이트 도전층 및 하드 마스크막 측벽에 스페이서를 형성하는 단계를 포함한다.
상기 제 1 및 제 2 랜딩 플러그를 형성하는 단계는, 상기 워드 라인 구조물 사이가 충분히 매립되도록 도전층을 형성하는 단계, 및 상기 워드 라인 구조물 표면이 노출되도록 화학적 기계적 연마하는 단계를 포함한다.
상기 상부 및 하부 층간 절연막은 실리콘 산화막 계열의 물질로 형성하는 경우, 상기 보호막은 실리콘 질화막 또는 실리콘 질산화막으로 형성할 수 있다.
상기 비트 라인 구조물을 형성하는 단계는, 상기 비트 라인 콘택홀 내부가 충진되도록 하부 층간 절연막 상부에 비트 라인 도전층을 증착하는 단계, 상기 비트 라인 도전층 상부에 하드 마스크막을 형성하는 단계, 상기 하드 마스크막 및 비트 라인 도전층을 패터닝하는 단계, 및 상기 패터닝된 비트 라인 도전층 및 하드 마스크막 측벽에 비트 라인 스페이서를 형성하는 단계를 포함한다.
상기 하드 마스크막 및 비트 라인 스페이서는 상기 상부 및 하부 층간 절연막과 식각 선택비가 상이한 물질로 형성되어, 상기 스토리지 노드 콘택홀을 자기 정렬 방식으로 형성한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2c는 본 발명에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2a를 참조하여, 반도체 기판(100)의 소정 부분에 공지의 STI(shallow trench isolation) 방식에 의하여 소자 분리막(105)을 형성하여, 액티브 영역을 한정한다. 이어서, 반도체 기판(100) 상에 게이트 산화막(112), 게이트 도전층(114) 및 하드 마스크막(116)을 순차적으로 적층한다음, 게이트 전극(워드 라인) 형태로 이들 층들을 소정 부분 패터닝한다. 여기서, 게이트 도전층(114)으로는 도핑된 폴리실리콘막 또는 도핑된 폴리실리콘막/전이 금속막이 이용될 수 있다. 하드 마스크막(116)으로는 층간 절연막으로 사용되는 실리콘 산화막 물질과는 식각 선택비를 갖는 절연막, 예를 들어 실리콘 질화막 또는 실리콘 질산화막이 이용될 수 있다. 패터닝된 하드 마스크막(116), 게이트 도전층(114) 및 게이트 산화막(112)의 양측벽에 공지의 비등방성 블랭킷(blanket) 식각 방식으로 스페이서(118)를 형성하여, 워드 라인 구조물(110)을 형성한다. 알려진 바와 같이, 반도체 메모리 소자의 셀 영역에 있어서는 워드 라인 구조물(110)이 매우 밀접한 간격으로 배치된다. 그후, 도면에는 도시되지 않았지만, 워드 라인 구조물(110) 사이의 반도체 기판(100)에 공지의 이온 주입 방식으로 소오스, 드레인 영역(도시되지 않음)을 형성한다.
워드 라인 구조물(110) 및 소오스, 드레인 영역이 형성된 반도체 기판(100) 상부에 제 1 층간 절연막(120)을 형성한다. 그 다음, 소오스, 드레인 영역이 노출되도록 제 1 층간 절연막(120)을 식각한다음, 노출된 소오스, 드레인 영역과 콘택되면서 워드 라인 구조물(110) 사이의 공간이 충분히 매립되도록 도전층, 예를 들어 도핑된 폴리실리콘막을 증착한다. 그리고나서, 도핑된 폴리실리콘막과 제 1 층간 절연막(120)을 워드 라인 구조물(20) 표면 즉, 하드 마스크막(116)이 노출되도록 화학적 기계적 연마하여, 워드 라인 구조물(110) 사이의 랜딩 플러그(125a,125b)를 형성한다. 여기서, 랜딩 플러그는 콘택 패드 또는 콘택 스터드(stud)로 불리어 질 수 있으며, 랜딩 플러그(125a)는 드레인 영역과 콘택되고, 랜딩 플러그(125b)는 소오스 영역과 콘택된다.
랜딩 플러그(125a,125b)가 형성된 결과물 상부에 제 2 층간 절연막(130) 및 보호막(135)을 순차적으로 적층한다. 제 2 층간 절연막(130)으로는 예를 들어 실리콘 산화막이 이용될 수 있고, 보호막(135)으로는 제 2 층간 절연막(130)과는 식각 선택비가 상이한 막, 예를 들어, 실리콘 질화막 또는 실리콘 질산화막이 이용될 수 있다.
도 2b를 참조하여, 드레인 영역과 콘택되는 랜딩 플러그(125a)가 노출되도록 보호막(135) 및 제 2 층간 절연막(130)의 소정 부분을 식각하여, 비트 라인 콘택홀(H1)을 형성한다. 그 다음, 비트 라인 콘택홀(H1)의 내벽부에 공지의 방식으로 베리어 금속막(142)을 피복시킨다. 베리어 금속막(142)은 증착 후 에치백 공정을 실시하여, 비트 라인 콘택홀(H1) 내벽부에만 형성시킬 수 있고, 이러한 베리어 금속막(142)으로는 예를 들어 티타늄/티타늄 질화막이 이용될 수 있다. 이어서, 베리어 금속막(142)이 피복된 비트 라인 콘택홀(H1) 및 보호막(135) 상부에, 비트 라인 콘택홀(H1)이 충분히 매립되도록 비트 라인 도전층(145) 및 비트 라인용 하드 마스크막(147)을 순차적으로 증착한다. 비트 라인 도전층(145)으로는 도핑된 폴리실리콘막, 전이 금속 실리사이드막 또는 도핑된 폴리실리콘막/전이 금속 실리사이드막을 사용할 수 있고, 하드 마스크막(147)은 실리콘 산화막과는 식각 선택비가 상이한 절연막, 예를 들어, 실리콘 질화막 또는 실리콘 질산화막이 이용될 수 있 다. 아울러, 본 실시예에서는 비트 라인용 도전층(145)이 비트 라인 콘택홀(H1)을 매립시킬 수 있는 두께로 형성한다고 설명하였지만, 비트 라인 콘택홀(H1)이 매립되도록 비트 라인 콘택 플러그를 형성한다음, 그 상부에 비트 라인용 도전층(145)을 형성하는 경우도 본 실시예에 포함될 수 있다. 그 다음, 하드 마스크막(147) 및 비트 라인용 도전층(145)을 비트 라인 형태로 소정 부분 패터닝한다. 그후, 패터닝된 하드 마스크막(147) 및 비트 라인용 도전층(145)의 양측벽에, 공지의 비등방성 블랭킷 방식으로 비트 라인 스페이서(149)를 형성하여, 비트 라인 구조물(150)을 형성한다. 이때, 비트 라인 스페이서(149)는 하드 마스크막(147)과 마찬가지로 층간 절연막들을 구성하는 실리콘 산화막과는 식각 선택비가 상이한 막, 예를 들어 실리콘 질화막 또는 실리콘 질산화막으로 형성되어, 후속의 스토리지 노드 콘택홀을 자기 정렬 방식으로 형성되도록 한다. 그후, 비트 라인 스페이서(149)를 마스크로 하여, 하부의 보호막(135)을 식각한다. 본래의 디램은 워드 라인(워드 라인 구조물)과 비트 라인(비트 라인 구조물)은 직교하도록 배치되는 것이 일반적이나, 본 도면에 있어서, 편의상 워드 라인 구조 및 비트 라인 구조를 모두 보여주기 위하여, 워드 라인과 비트 라인의 단면 구조 모두를 제시하였다.
도 2c를 참조하여, 비트 라인 구조물(150)이 형성된 결과물 상부에 제 3 층간 절연막(160)을 형성한다. 제 3 층간 절연막(160) 역시 실리콘 산화막 계열로 형성될 수 있다. 다음, 소오스 영역과 콘택되는 랜딩 플러그(125b)가 노출될 수 있도록 제 3 및 제 2 층간 절연막(160,130)을 식각하여, 스토리지 노드 콘택홀(H2)을 형성한다. 이때, 제 3 층간 절연막(160)과 비트 라인 하드 마스크막(147) 및 비트 라인 스페이서(149)의 식각 선택비가 상이함에 의하여, 스토리지 노드 콘택홀(H2)은 비트 라인 스페이서(149)의 측벽면을 따라 자기 정렬 방식으로 형성된다. 그후, 도면에는 제시되지 않았지만, 스토리지 노드 콘택홀(H2) 내부에 스토리지 콘택 패드를 형성하고, 스토리지 콘택 패드와 콘택되도록 캐패시터를 형성한다.
스토리지 노드 콘택홀(H2) 형성시, 비트 라인 스페이서(149) 하부에 보호막(135)이 개재되어 있어, 제 2 층간 절연막(130)의 식각을 방지한다. 이에따라, 베리어 금속막(142)이 노출됨이 방지된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 제 2 층간 절연막과 비트 라인, 보다 자세하게는 비트 라인 스페이서 사이에, 제 2 층간 절연막과는 식각 선택비가 상이한 보호막을 개재한다. 이에따라, 자기 정렬 방식으로 스토리지 노드 콘택홀 형성시, 비트 라인 스페이서 하부의 제 2 층간 절연막의 유실이 방지된다.
이에따라, 비트 라인의 베리어 금속막과 스토리지 노드 전극(또는 스토리지 콘택 패드)과의 쇼트가 방지된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
전술한 본 발명은 캐패시터의 하부 전극과 비트 라인간의 쇼트를 방지할 수 있으며, 이로 인하여 반도체 소자의 신뢰도 및 수율을 개선할 수 있다.
Claims (13)
- 반도체 기판;상기 반도체 기판상에 배열되는 다수개의 워드 라인 구조물;상기 워드 라인 구조물 사이에 각각 형성되는 제 1 및 제 2 랜딩 플러그;상기 워드 라인 구조물, 제 1 및 제 2 랜딩 플러그 상부에 형성되는 층간 절연막; 및상기 층간 절연막 상부에 상기 제 1 랜딩 플러그와 콘택되도록 형성되는 비트 라인 구조물을 포함하며,상기 비트 라인 구조물과 상기 층간 절연막 사이에 층간 절연막과 식각 선택비가 상이한 보호막이 개재되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 층간 절연막은 실리콘 산화막 계열의 물질로 형성되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 2 항에 있어서,상기 보호막은 실리콘 질화막 또는 실리콘 질산화막으로 형성되는 것을 특징 으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 워드 라인 구조물은,상기 반도체 기판상에 형성되는 게이트 산화막;상기 게이트 산화막 상에 형성되는 게이트 도전층;상기 게이트 도전층 상에 형성되는 하드 마스크막; 및상기 하드 마스크막, 게이트 도전층 및 게이트 산화막 양측벽에 형성되는 절연 스페이서를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 비트 라인 구조물은,상기 층간 절연막 내부 및 상부에 형성되는 비트 라인 도전층;상기 도전층 상부에 형성되는 하드 마스크막; 및상기 하드 마스크막과 비트 라인 도전층의 측벽에 형성되는 비트 라인 스페이서를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제 5 항에 있어서,상기 층간 절연막 내부와 비트 라인 도전층 사이에 베리어 금속막이 더 개재되는 것을 특징으로 하는 반도체 메모리 소자.
- 반도체 기판상에 다수개의 워드 라인 구조물을 형성하는 단계;상기 워드 라인 구조물 사이의 공간에 제 1 및 제 2 랜딩 플러그를 형성하는 단계;상기 제 1 및 제 2 랜딩 플러그를 포함하는 전체구조 상부에 하부 층간 절연막을 형성하는 단계;상기 하부 층간 절연막 상부에 상기 하부 층간 절연막과 식각 선택비가 상이한 보호막을 증착하는 단계;상기 제 1 랜딩 플러그가 노출되도록 상기 보호막 및 하부 층간 절연막을 식각하여, 비트 라인 콘택홀을 형성하는 단계;상기 노출된 제 1 랜딩 플러그와 콘택되도록 상기 하부 층간 절연막 상부에 비트 라인 구조물을 형성하는 단계;상기 비트 라인 구조물의 형태대로 상기 보호막을 식각하는 단계;상기 비트 라인 구조물이 형성된 결과물 상부에 상부 층간 절연막을 증착하는 단계; 및상기 제 2 랜딩 플러그가 노출되도록, 상기 상부 및 하부 층간 절연막을 식각하여 스토리지 노드 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 7 항에 있어서,상기 워드 라인 구조물을 형성하는 단계는,상기 반도체 기판상에 게이트 산화막, 게이트 도전층 및 하드 마스크막을 순차적으로 적층하는 단계;상기 하드 마스크막, 게이트 도전층을 패터닝하는 단계; 및상기 패터닝된 게이트 도전층 및 하드 마스크막 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 7 항에 있어서,상기 제 1 및 제 2 랜딩 플러그를 형성하는 단계는,상기 워드 라인 구조물 사이가 충분히 매립되도록 도전층을 형성하는 단계; 및상기 워드 라인 구조물 표면이 노출되도록 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 7 항에 있어서,상기 상부 및 하부 층간 절연막은 실리콘 산화막 계열의 물질로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 10 항에 있어서,상기 보호막은 실리콘 질화막 또는 실리콘 질산화막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 7 항에 있어서,상기 비트 라인 구조물을 형성하는 단계는,상기 비트 라인 콘택홀 내부가 충진되도록 하부 층간 절연막 상부에 비트 라인 도전층을 증착하는 단계;상기 비트 라인 도전층 상부에 하드 마스크막을 형성하는 단계;상기 하드 마스크막 및 비트 라인 도전층을 패터닝하는 단계; 및상기 패터닝된 비트 라인 도전층 및 하드 마스크막 측벽에 비트 라인 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 12 항에 있어서,상기 하드 마스크막 및 비트 라인 스페이서는 상기 상부 및 하부 층간 절연막과 식각 선택비가 상이한 물질로 형성되어, 상기 스토리지 노드 콘택홀을 자기 정렬 방식으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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