KR100268806B1 - 반도체소자및그제조방법 - Google Patents

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Abstract

본 발명은 반도체소자 및 그 제조방법에 관한것으로, 콘택홀 제조시 미스얼라인으로 인해 콘택홀 저부에서 원하지 않는 층이 식각되는 것을 방지하기 위하여 트랜지스터 상부면과 층간 절연막사이에 언도프된 실리콘층을 증착하여 상기 실리콘층을 식각 베리어로 이용하는 것이다.

Description

반도체소자 및 그 제조방법
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 언도프된 실리콘층을 층간 절연막 하부에 증착하여 콘택홀 형성시 미스 얼라인으로 인한 반도체소자의 손상을 줄이는 제조방법에 관한 것이다.
일반적으로 디램(DRAM)을 제조할 때 반도체 기판에 MOSFET를 제조하고, 상기 MOSFET의 소오스 및 드레인에 각각 비트라인과 저장전극을 콘택하게 된다.
도1은 종래기술에 의해 MOS트랜지스터에 콘택되는 콘택홀을 형성한 것을 도시한 단면도로서, 실리콘 기판(1)의 예정된 필드 영역에 소자분리막(2)을 형성하고, 액티브 영역의 실리콘 기판(1)상부에 게이트 산화막(3), 폴리1(4),마스크 산화막(5)으로 적층된 구조의 게이트 전극을 형성하고, 상기 게이트 전극의 측벽에 산화막 스페이서(6)를 형성한다.
그리고, 불순물을 노출된 실리콘 기판(1)으로 이온주입하여 소오스/드레인(8)을 형성하고, 그 상부에 제1 층간 절연막(12)으로 BPSG(Boro Phospho Silicate Glass)층을 증착한다음, 콘택 마스크를 이용한 식각 공정으로 상기 소오스/드레인(8)(또는 상기 게이트 전극)의 예정된 부분이 노출된 제1 콘택홀(14)을 형성한다. 그리고, 상기 제1 콘택홀(14)에 폴리2 (16)을 채운다음, 패터닝 공정으로 비트라인 또는 저장전극을 형성하고, 그 상부에 제2 층간 절연막(18)을 형성하고, 콘택 마스크를 이용한 식각 공정으로 상기 제2 층간 절연막(18)과 제1 층간 절연막(12)을 식각하여 제2 콘택홀(20)을 형성하고, 폴리3(22)을 채우고, 패터닝 공정으로 저장전극또는 비트라인을 형성한 단면도이다.
반도체소자가 점점 고집적화됨에 따라 모든 층의 폭과 스페이서가 작아지므로 과거 소자와는 달리 콘택홀 디파인 시 미스 얼라인에 의한 손상이 증가하는 문제가 있다.
예를들어 비트라인 으로 이용되는 폴리2 또는 저장전극으로 이용되는 폴리3의 콘택이 좌우로 미스 얼라인이 발생됨으로서 필드산화막이 제거되어 실리콘 기판에 리키지 전류가 발생한다든지 게이트 전극이 제거되어 폴리2 와 폴리3의 브릿지 또는 리키지 패일(FAIL) 또는 ICC 패일을 유발하게 된다.
본 발명은 폴리1과 폴리2 사이의 절연체의 증착전에 언도프된 실리콘을 얇은 두께로 증착하여 미스얼라인이 발생되어도 콘택홀 형성시 상기 실리콘을 식각 베리어로 사용하여 하부층이 손상되는 것을 방지하는 반도체소자 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 의해 MOS 트랜지스터와 층간 절연막이 형성된 상태에서 콘택홀을 형성한 단면도이다.
도 2는 본 발명에 의해 MOS 트랜지스터와 층간 절연막 사이에 언도프된 실리콘층을 증착한다음, 콘택홀을 형성한 단면도이다.
※도면의 주요부분에 대한 부호 설명
1,31 : 실리콘 기판 2,32 : 필드 산화막
3,33 : 게이트 산화막 4, 34 : 폴리1
5, 35 : 마스크 산화막 6, 36 : 산화막 스페이서
8, 38 : 소오스/드레인 40 : 언도프된 실리콘층
12,42 : 층간 절연막 14,20,42 : 콘택홀
16 : 폴리2 22 : 폴리3
상기한 목적을 달성하기 위한 본 발명은 반도체소자 제조방법에 있어서, 반도체소자 제조방법에 있어서, 반도체 기판상부에 MOS 트랜지스터를 제조하는 단계와, 상기 트랜지스터 상부면에 보호층을 증착하는 단계와, 전체표면상부에 층간절연막을 증착하는 단계와, 콘택 마스크를 이용하여 상기 층간 절연막을 식각하고, 콘택홀에서 노출되는 상기 보호층을 식각하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명은 반도체소자에 있어서, 반도체소자에 있어서, 반도체 기판상부에 형성된 MOS 트랜지스터와, 상기 트랜지스터 및 소자분리막 상부면에 구비되는 보호층과, 전체표면상부에 구비되는 층간절연막과, 상기 층간절연막과 상기 보호층이 제거되어 반도체소자의 불순물 접합영역을 노출시키는 콘택홀과, 상기 콘택홀에 채워져 콘택홀 하부의 도전층과 상부 도전층이 전기적으로 접속된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세하게 설명하기로 한다.
도 2는 본 발명에 의해 MOS트랜지스터를 형성한다음, 그 상부에 층간 절연막을 증착하고, 콘택홀을 형성한 단면도로서, 실리콘 기판(31)의 예정된 필드 영역에 소자분리막(32)을 형성하고, 액티브 영역의 실리콘 기판(31)상부에 게이트 산화막(33), 폴리1(34), 마스크 산화막(35)으로 적층된 구조의 게이트 전극을 형성하고, 상기 게이트 전극의 측벽에 산화막 스페이서(36)를 형성한다. 그리고, 불순물을 노출된 실리콘 기판(31)으로 이온주입하여 소오스/드레인(38)을 형성하고, 전체적으로 예를들어 언도프된 실리콘층 또는 언도프된 아몰포스 실리콘층(40)을 일정 두께 증착한다음, 그 상부에 층간 절연막(42)으로 BPSG층을 증착한다음, 콘택 마스크를 이용한 식각 공정으로 상기 소오스/드레인(38)(또는 상기 게이트 전극) 상의 예정된 부분에서 상기 층간 절연막(42)을 식각하여 콘택홀(44)을 형성한후, 콘택홀(44)의 저면에 있는 상기 언도프된 실리콘층(40)을 식각하여 콘택홀(44)의 저부의 도전층을 노출시킨 단면도이다.
참고로, 상기 언도프된 실리콘층(40)은 불순물이 포함되지 않아 도전성을 갖지않는 물질이므로 상기 실리콘층(40)에 이웃한 도전층간에 전기적인 접속은 고려하지 않아도 된다.
그리고, 상기 공정후 콘택홀에 채워지는 도전층 배선을 형성한다음, 후속 공정으로 제2 층간 절연막을 증착하거나 후속 공정을 진행하면 된다.
본 발명에 의하면 반도체소자에서 콘택홀을 디파인 하는 공정에서 먼저 언도프된 아몰포스 실리콘층을 전체적으로 증착하고, 그 상부에 층간 절연막을 증착한다음, 마스크를 이용하여 콘택홀을 형성함으로써 마스크의 미스 얼라인이 발생되어도 상기 언도프된 아몰포스 실리콘층이 식각 베리어로 작용하여 콘택홀 하부에 원하지 않는 층이 식각되는 것을 방지 할 수가 있다.
상기한 본 발명은 상기 실시예에 한정되지 않으며 많은 변형과 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의해서 명백하다.

Claims (9)

  1. 반도체소자 제조방법에 있어서, 반도체 기판상부에 MOS 트랜지스터를 제조하는 단계와, 상기 트랜지스터 상부면에 보호층을 증착하는 단계와, 전체표면상부에 층간절연막을 증착하는 단계와, 콘택 마스크를 이용하여 상기 층간 절연막을 식각하고, 콘택홀에서 노출되는 상기 보호층을 식각하여 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조방법.
  2. 제1항에 있어서, 상기 보호층은 언도프된 실리콘층이나 아몰포스 실리콘층으로 구비된 것을 특징으로 하는 반도체소자 제조방법.
  3. 제1항에 있어서, 상기 콘택홀은 상기 트랜지스터의 소오스/드레인 또는 게이트 전극 상에 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  4. 제1항에 있어서, 상기 트랜지스터의 게이트 전극은 게이트 산화막, 폴리층, 마스크 산화막으로 적층된 구조인 것을 특징으로 하는 반도체소자 제조방법.
  5. 반도체소자에 있어서, 반도체 기판상부에 형성된 MOS 트랜지스터와, 상기 트랜지스터 및 소자분리막 상부면에 구비되는 보호층과, 전체표면상부에 구비되는 층간절연막과, 상기 층간절연막과 상기 보호층이 제거되어 반도체소자의 불순물 접합영역을 노출시키는 콘택홀과, 상기 콘택홀에 채워져 콘택홀 하부의 도전층과 상부 도전층이 전기적으로 접속된 것을 특징으로 하는 반도체소자.
  6. 제5항에 있어서, 상기 보호층은 언도프된 실리콘층이나 아몰포스 실리콘층으로 구비된 것을 특징으로 하는 반도체 소자.
  7. 제5항에 있어서, 상기 콘택홀은 상기 트랜지스터의 소오스/드레인 또는 게이트 전극 상에 형성되는 것을 특징으로 하는 반도체 소자.
  8. 제5항에 있어서, 상기 트랜지스터의 게이트 전극은 게이트 산화막, 폴리층, 마스크 산화막으로 적층된 구조와 게이트 전극의 측벽에 산화막 스페이서가 구비된 것을 특징으로 하는 반도체소자.
  9. 제5항에 있어서, 상기 콘택홀을 통해 접속되는 도전층은 비트라인 또는 저장전극 또는 금속 배선인 것을 특징으로 하는 반도체소자.
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