KR910007117B1 - 반도체장치 및 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000000034 method Methods 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000002184 metal Substances 0.000 claims abstract description 61
- 239000004020 conductor Substances 0.000 claims abstract description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 9
- 239000010703 silicon Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 150000004767 nitrides Chemical class 0.000 claims description 27
- 239000003990 capacitor Substances 0.000 claims description 26
- 239000012212 insulator Substances 0.000 claims description 23
- 239000011229 interlayer Substances 0.000 claims description 22
- 239000010410 layer Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 7
- 230000004888 barrier function Effects 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 5
- 238000001465 metallisation Methods 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 4
- 125000006850 spacer group Chemical group 0.000 claims description 4
- 238000003860 storage Methods 0.000 claims 3
- 238000001459 lithography Methods 0.000 abstract 1
- 230000010354 integration Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/036—Making the capacitor or connections thereto the capacitor extending under the transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
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Abstract
내용 없음.
Description
제1도는 종래기술에 의한 주요부분의 마스크층을 나타낸 평면도.
제2도는 종래기술에 의해 제조된 반도체장치의 단면도.
제3도는 본 발명으로 형성된 주요부분의 마스크층을 나타낸 평면도.
제4도 내지 제10도는 본 발명에 의해 제조되는 공정과정을 나타낸 단면도.
제11도는 제10도를 제3도의 b-b'축으로 나타낸 단면도.
제12도는 제2도를 제1도의 b-b'축으로 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
A : 활성마스크(Active Mask) B : 자기정렬용 콘택마스크
C : 콘택마스크 1 : P형 실리콘 기판
2 : 소자분리 산화막 3 : 게이트 산화막
4 : 게이트 전극용 전도물질 5, 8, 15, 17 : 질화막
6, 11, 16 : 산화막 7 : N-영역
9, 18 : 질화막 스페이서
10 및 10' : 소오스 및 드레인영역(N+영역)
13 : 캐패시터 유전체막 12, 14 : 전도물질
19, 22 : 층간절연체 20 : 감광물질
21 : 금속패드(Metal Pad) 23 : 비트선용 금속막
본 발명은 고집적 반도체 소자에서 MOSFET를 이용한 반도체장치에 관한 것으로, 특히 소오스에 비트선을 접속하도록 구성한 반도체장치 및 제조방법에 관한 것이다.
종래에는 MOSFET를 이용한 반도체장치에서 소오스영역에 비트선을 접속할 때, 접촉저항을 줄이기 위하여 소오스영역의 노출된 모든 부분을 비트선용 금속막으로 덮어야 하므로, 제1도에서 보는 것과 같이 비트선용 금속막이 소오스영역의 접속부분에서 노출된 소오스영역보다 넓게 침착해야 하였다. 따라서 이는 제12도에 도시된 바와 같이 소자분리 산화막의 일부까지 덮어지고 비트선의 폭이 X만큼 넓어지므로써 결과적으로 하나의 셀면적이 넓어지게 되므로 집적도를 높이는데 문제가 되었다.
또한, 상기한 MOSFET를 이용한 반도체장치의 드레인에 접속되도록 적층캐패시터를 형성하고 비트선을 소오스영역에 접속시키는 경우, 비트선과 소오스영역 사이의 높이 차이로 인하여 비트선용 금속막이 균일한 두께로 침착되지 않으므로 스텝거버리지(Step-Coverage)가 나빠져서 소자의 특성이 저하되는 문제가 발생하였다.
따라서, 본 발명의 목적은 비트선의 폭을 줄이고 집적도를 개선하며 비트선과 소오스영역 사이의 단차를 줄일 수 있는 MOSFET를 이용한 반도체장치 및 그 제조방법을 제공하는데에 있다.
본 발명의 다른 목적은 상기 MOSFET에 적층캐패시터를 결합하여 소오스에 비트선을 접속하고 드레인에 적층캐패시터를 형성하는 반도체 기역장치 및 그 제조방법을 제공하는데에 있다.
본 발명 견지에 의하면 MOSFET를 이용한 반도체장치에서, 비트선을 소오스영역 상부에 자기정렬 콘텍을 형성한 후 선택적인 금속증착방법으로, 소오스영역 상부에 금속패드를 형성하고 그 상부에 층간절연체를 침착한 후, 다시 층간절연체의 일정 면적에 홈을 내어 금속패드에 비트선용 금속을 접속시켜 접속저항을 줄이고 비트선의 폭을 활성영역(활성마스크)내로하여 소자의 면적을 줄이는 반면, 소오스 영역 상부에 금속패드를 형성하여 비트선과 높이 차이를 줄여서 비트선용 금속막의 두께를 균일하게 형성하고 스텝커버리지를 향상시키는 특징이 있다.
본 발명의 다른 견지에 의하면, 상기한 MOSFET의 소오스영역에 비트선을 접속하도록 구성한 기술을 이용하여, 상기 MOSFET에 적층캐패시터를 결합한 하나의 셀로 구성한 반도체 기억장치에서, 소오스에 비트선을 상기와 같이 접속하되, 드레인에는 적층캐패시터를 형성하여 비트선용 금속막의 두께를 일정하게 하고 스텝커버리지를 향상시키는 특징이 있다.
이하, 첨부된 도면을 참고하여 상세히 설명하기로 한다.
제1도는 종래기술에 의한 반도체장치에서 소오스영역 상부에 비트선 금속막(23)을 형성하기 위해 자기정렬 콘택마스크(B), 활성마스크(A), 및 게이트 전극선(4)의 평면도를 나타낸 것으로, 활성마스트(A)에서 비트선(23)이 X만큼 밖으로 넓게 형성된 것을 알 수 있는데, 이것은 자기정렬용 콘택마스크(B)의 면적을 완전히 덮기 위하여 비트선용 금속막(23)을 넓게 형성한 것으로, 추후 제B도의 설명을 참고하면 더욱 명확하게 알 수 있다.
제2도는 종래기술에 의해 제조된 반도체 기억장치로서, P형 실리콘 기판(1) 상부에 소자분리 산화막(2)을 형성하고, 게이트 산화막(3), 게이트 전극용 전도물질(4) 및 산화물을 순차적으로 침착하며, 패턴을 형성하여 게이트 전극을 형성한 다음, 이온주입으로 N-영역(7)을 형성하고 게이트 전극 측면에 스페이서용 산화막(6)을 형성한 후 다시 이온주입으로 N+영역(10 및 10')을 형성한다. 그후 산화막(11)을 게이트 전극용 전도물질(4), 소오스 및 드레인영역(10 및 10') 및 소자분리 산화막(2) 상부에 형성하고 드레인영역(10') 상부의 산화막(11)을 일정부분 제거하여 전하보존 전극전도물질(12), 캐패시터 유전체막(13) 및 셀플레이트용 전도물질(14)을 순차적으로 형성한다. 그 상부에는 층간절연체(19)을 두껍게 형성하고 흐름고정으로 평탄화시킨 다음, 소오스영역(10) 상부에 층간절연체(19) 일정부분을 제거하여 비트선용 금속막(23)을 침착시킨 단면도이다. 이러한 종래기술에 의한 소자에서는 도면에서 보는 것 같이 비트선용 금속막(23)이 소오스영역(10) 상부와 높이 차이가 심하게 발생하여 비트선용 금속막(23)의 두께가 일정하지 못하고 스텝커버리지가 좋지 못함을 알 수 있다.
제3도는 본 발명에 의거 자기정렬용 콘택마스크(B)내에 콘택마스크(C)를 형성한 상태의 평면도로써, 활성마스크(A)내에 비트선용 금속막(23)이 형성되어, 종래기술에 비하여 비트선의 폭이 크게 줄어듬을 알 수 있는데, 이후 이에대한 상세한 설명을 기술한다.
제4도 내지 제10도는 제3도의 MOSFET를 이용한 반도체장치에 사용된 본 발명의 기본사상을 기초로 하여, 제3에서는 도시되지 않았지만, 여기에 적층캐패시터를 접속시킨 상태에서 반도체 기억장치의 공정과정을 순서대로 도시한 것으로서, 본 발명의 공정도면은 3도에 적층캐패시터를 접속한 상태로 가정하여 a-a'축 방향으로 절취한 상태로 보면된다.
여기에서, 본 발명의 MOSFET를 이용한 반도체장치의 기본 기술사상은 제4도 내지 제10도내에 포함되므로 설명의 중복을 피하기 위하여 편의상 MOSFET에 적층캐패시터의 구조를 결합한 상태로한 반도체 기억장치의 실시예로서 본 발명의 기술개념을 설명하고자 한다.
제4도는 소오스영역에서 대칭되도록 MOSFET과 적층캐패시터가 형성된 것으로, 한쪽면만 설명하면 P형 실리콘 기판(1) 상부에 소자분리 산화막(2)과 게이트 산화막(3)을 일정부분에 각각을 형성하고 게이트산화막(3) 상부에 게이트 전극용 전도물질(4), 질화막(5) 및 산화막(6)을 각각 소정의 두께로 침착하고 마스크 패턴형성, 식각하여 게이트 전극을 형성한 다음, 이온주입으로 N-영역(7)을 형성하고 다시 질화막(8)을 형성시킨 단면도이다. 이때 주지할 것은 상기 게이트 전극을 형성할 시에 다른 일례로 게이트 전극상부에 산화막, 질화막 및 산화막의 순서로 형성해도 된다.
제5도는 상기 제4도의 질화막(8)을 비등방성 식각으로 질화막 스페이서(9)를 형성한 후 N-영역(7)에 이온주입으로 N+영역(10 및 10')을 형성하고, 산화막(11)을 일정두께로 형성한 다음 드레인영역(10') 상부에 일정부분을 제거하고 적층캐패시터를 형성하기 위하여 전하보존 전극용 전도물질(12)을 침착한 상태의 단면도이다.
제6도는 전하보존 전극용 전도물질(12)의 패턴을 형성, 식각하고 그 상부에 캐패시터 유전체막(13)을 ONO층으로 형성하며, 셀 플레이트 전도물질(14), 질화막(15) 및 산화막(16)을 각각 소정의 두께로 형성한 상태의 단면도이다. 이때에도 셀 플레이트 전도물질 상부에 형성하는 실시예로서, 산화막, 질화막, 산화막 순서도 형성하는 것 역시 다른 일례의 공정이다.
제7도는 캐패시터 전극인 셀 플레이트 전도물질(14)의 패턴을 형성하기 위해 산화막(16), 질화막(15) 및 전도물질(14)를 순차적으로 제거하는 동시에 게이트 전극상부 측벽의 산화막(11)은 완전히 제거하고 소오스영역(10) 상부의 산화막(11)은 일부만 식각한 다음, 질화막(17) 산화막(11 및 16) 상부에 형성한 상태의 단면도이다.
제8도는 질화막(17)을 비등방성으로 식각하여 질화막 스페이서(18)를 형성하고 층간절연체(19)를 침착한 후 평탄화시키고, 자기정렬 콘택마스트를 형성하기 위한 감광물질(20)을 도포한 후 소오스영역 상부의 감광물질(20) 일정부분을 다시 제거한 상태의 단면도로써, 이때 산화막(6 및 16)은 질화막 스페이서(9 및 18)를 형성하는 비등방성 식각공정에서 식각장벽층 역할을 하게 하기 위함이다.
제 9도는 질화막(5,9,15 및 18)을 장벽층으로 하여 소오스영역(10) 상부가 노출되도록 층간절연체(19) 및 산화막(6)을 제거하고 노출된 소오스영역(10) 상부에 N형 불순물을 주입한 후 선택적인 금속증착방법을 이용하여 노출된 소오스영역(10)에만 일정두께의 금속패드(21)를 형성하고 감광막(20)을 제거한 다음 금속패드(21) 및 층간절연체(19) 상부에 층간절연체(22)를 침착하여 평탄화시킨 상태의 단면도이다. 이때, 상기의 선택적인 금속증착이란 감광막이 없는 부분의 절연체 상부에는 금속이 증착되지 않고 실리콘 또는 전도물질의 상부에만 금속층이 증착되는 것을 나타낸다.
제10도는 금속패드(21) 상부의 층간절연체(22)를 비트선이 접속되는 부분만 패턴을 형성하여 제거하고, 상부에 비트선용 금속막(23)을 소정의 두께로 침착하여 금속패드(21)를 통하여 소오스영역(10)에 접속시킨 상태의 단면도이다.
상기와 같이, 소오스영역(10)에 금속패턴(21) 및 층간절연체(22)을 형성하고 비트선을 절연층의 홈을 통하여 금속패턴(21)에 연결시킴으로써, 종래의 비트선의 면적이 넓어지는 문제점을 해결할 수 있게 된다.
이상과 같은 본 발명에 의한 MOSFET를 이용한 반도체장치에 사용된 기술은 MOSFET에 적층캐패시터를 결합시킨 반도체 기억장치에도 실시될 수 있으며, 상기 적층캐패시터의 구조 역시, 평판캐패시터 또는 트렌치 캐패시터 구조로하여 결합시킨 반도체 기억장치도 포함되는 것은 두말할 여지가 없다.
종래기술로 형성된 구조(제2도)와 본 발명의 기술로 형성된 구조(제10도)를 비교하면, 비트선용 금속막(23)의 스텝커버리지 상태가 본 발명이 훨씬 균일한 두께로 형성된 것을 알 수 있으며, 게이트 전극(4) 및 셀 플레이트 전극(14)의 상부 및 측벽에는 질화막(5,9,15 및 18)이 있어 식각공정에서 식각장벽층으로 작용되며 소오스영역(10) 상부에 금속패드(21)가 선택적으로 증착될 수 있도록 장벽층으로 사용된 것을 알 수 있다.
제11도는 본 발명에 의해 형성된 소자, 즉 제3도에서 b-b'축을 따라 절취한 단면도를 나타낸 것으로, 소오스영역(10) 상부에 금속패드(21)가 형성되고 비트선용 금속막(23)이 층간절연체(22) 홈을 통하여 금속패드(21)에 접속되어 있음을 알 수 있는데, 점선으로 표시한 활성영역 안쪽으로 비트선 금속막(23) 폭이 형성되어 그만큼 소자의 면적을 줄일 수 있게 된다.
제12도는 본 발명에 의한 제11도와는 달리 종래 공정으로 형성된 소자를 제1도 b-b'축을 따라 절취한 단면도를 나타낸 것으로, 소오스영역(10) 상부에 비트선용 금속막(23)이 직접 접속되어 있어서 소오스영역(10) 상부에 완전히 금속막으로 덮기 위해서는 소자분리 산화막(2)상의 층간절연체(21)에 까지 덮어야 하는 데, 활성영역(점선표시) 밖으로 X만큼 비트선용 금속막(23) 폭이 넓어지게 되므로 소자의 면적이 그만큼 크게 형성됨을 알 수 있다.
상기에서 설명한 바와 같이, 본 발명에 의한 기술로 고집적 반도체장치 또는 기억장치를 형성하는 경우, 소오스영역에 접속되는 비트선 폭을 줄일 수 있고, 단차(높이 차이)로 인한 비트선용 금속막의 스텝커버리지 상태를 개선할 수 있어 고집적 반도체 소자의 특성 및 집적도를 크게 향상시킬 수 있다.
Claims (10)
- 실리콘 기판상에 소오스 및 드레인영역이 형성된 MOSFET를 이용한 반도체장치 제조방법에 있어서, 상기 소오스영역 상부에 전도물질을 접속하는 수단으로, 소오스영역상에 금속패드를 형성하고, 그 상부에 층간절연체를 형성한 다음, 상기 층간절연체 일정부분을 식각하여 금속패드 상부까지 홈을 내어 이홈을 통하여 비트선용 금속막을 금속패드에 접속시켜 형성하는 것을 특징으로 하는 반도체장치 제조방법.
- 제1항에 있어서, 소오스영역 상부에 금속패드를 형성하는 것은, 선택적인 금속증착방법으로 형성하는 것을 특징으로 하는 반도체장치 제조방법.
- 실리콘 기판상에 소오스 및 드레인영역이 형성된 MOSFET를 이용한 반도체 장치에 있어서, 상기 MOSFET의 소오스영역상에 금속패드를 형성하되, 그 금속패드 상부에 형성된 층간절연체를 일정부분 식각하여 비트선용 금속막을 상기 금속패드에 접속시킨 구조로 이루어진 것을 특징으로 하는 반도체장치.
- Ｐ형 실리콘 기판(1) 상부에 MOSFET의 게이트 전극, 소오스 및 드레인전극을 형성하고, 드레인 전극에는 적층캐패시터와 소오스 전극에는 비트선 금속막으로 접속하는 반도체 기억장치 제조방법에 있어서, 실리콘 기판상에 게이트 산화막(3), 게이트 전극용 전도물질(4), 질화막(5), 산화막(6)을 소정의 두께로 순차적으로 형성하고, 일정부분 식각하여 게이트 전극을 형성하는 단계와, 게이트 전극 양측하단에 이온주입으로 Ｎ-영역(7)을 형성하고 게이트 전극 주위에 질화막(8)을 형성한 다음 비등방성 식각으로 게이트 전극양측면에 질화막 스페이서(9)를 형성하고 다시 이온주입으로 Ｎ+영역(10 및 10')을 형성하여 소오스 및 드레인 전극을 형성하는 단계와, 상기 전영역 상부에 산화막(11)을 형성하고 드레인영역(10') 상부의 일정부분 제거하여 적층캐패시터의 전하보존 전극과 접속할 영역을 형성하는 단계와, 상기 전영역 상부에 전하보존 전극용 전도물질(12)을 침착하여 일정부분 남기고 식각하고 캐패시터 산화막(13)을 전하보존 전극용 전도물질 상부와 측면에만 형성하고 전영역 상부에 셀 플레이트 전극용 전도물질(14)을 침착하여 적층캐패시터를 형성하는 단계와, 상기 셀 플레이트 전극용 전도물질(14) 상부에 질화막(15), 산화막(16)층을 각각 소정 두께로 형성한 다음, 소오스영역(10) 상부와 게이트 전극 상부의 일정부분까지 산화막(16), 질화막(15), 셀 플레이트 전극용 전도물질(14), 산화막(11)을 제거하여 비트선 접속영역을 형성하는 단계와, 정영역 상부에 질화막(17)을 형성하고 비등방성 식각으로 셀 플레이트 전극용 전도물질(14)의 측면에 절연용 질화막 스페이서(18)를 형성하고 전영역 상부에 층간절연체(19)를 형성하는 단계와, 소오스영역(10) 상부의 층간절연체(19)와 산화막(11)층을 식각한 다음, 노출된 소오스영역(10) 상부에 비트선 접속용 금속패트(21)를 형성하는 단계와, 전영역 상부에 다시 층간절연체(22)를 형성하고 금속패드(21) 상부의 일정부분을 식각하여 홈을 형성하고 비트선용 금속막(23)을 침착하여 비트선용 금속패드(22)와 접속시킨 단계로 이루어지는 것을 특징으로하는 반도체 기억장치 제조방법.
- 제4항에 있어서, 소오스영역(10) 상부의 비트선용 금속패드(22)를 형성하는 단계는, 선택적인 금속증착방법으로 형성하는 것을 특징으로 하는 반도체 기억장치 제조방법.
- 제4 또는 5항에 있어서, 비트선용 금속패드(22)를 형성하는 단계에서, 비트선 접속영역의 층간절연체(19)를 제거하는 공정은 게이트 전극 상부의 산화막(6)과 게이트 전극 측벽 질화막(9), 셀플레이트 전극용 전도물질(14) 상부의 질화막(15) 및 셀 플레이트 전극용 전도물질(14) 측벽의 질화막(18)을 식각 장벽층으로 사용하여 소오스영역(10) 상부의 층간절연체(19)를 제거하는 것을 특징으로 하는 반도체 기억장치 제조방법.
- 제 6항에 있어서, 상기 비트선 접속영역의 층간절연체(19)를 제거하는 공정은 자기정렬용 콘택마스크를 사용하여 콘택을 셀 플레이트 전극용 전도물질(4)과 겹치게한 상태에서 제거하는 것을 특징으로 하는 반도체 기억장치 제조방법.
- 실리콘 기판 상부에 MOSFET와 적층캐패시터의 결합시킨 구조에서, MOSFET의 소오스단자는 비트선에 연결되고 드레인단자는 적층캐패시터에 연결되며 소오스단자에서 대칭되도록 양쪽에 MOSFET, 적층캐패시터, 소자분리 산화막으로 형성된 고집적 반도체 기억장치에 있어서, 게이트 전극 상부 및 측벽과 적층캐패시터 셀 플레이트 전극 상부 및 측벽에 각각 질화막(15, 18)을 침착하고, 소오스영역(10) 상부에는 금속패트(21)를 일정두께로 형성시켜, 상기 금속패트(21) 상부의 층간절연체(22)에 형성된 일정홈을 통하여 비트선용 금속막(23)이 금속패드(21)에 접속된 구조로 이루어진 것으로 특징으로 하는 반도체 기억장치.
- 제8항에 있어서, 상기 게이트 전극의 질화막(5) 상부 일정부분과 셀 플레이트 전극의 질화막(15) 상부에 산화막(6, 16) 이 소정의 두께로 형성된 것을 특징으로 하는 반도체 기억장치.
- 제8항에 있어서, 지트선용 금속막(23)이 활성마스크(Ａ) 안쪽에서 형성되어 비트선 폭이 일정하게 형성된 것을 특징으로 하는 반도체 기억장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019890002379A KR910007117B1 (ko) | 1989-02-28 | 1989-02-28 | 반도체장치 및 제조방법 |
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| KR1019890002379A KR910007117B1 (ko) | 1989-02-28 | 1989-02-28 | 반도체장치 및 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR900013650A KR900013650A (ko) | 1990-09-06 |
| KR910007117B1 true KR910007117B1 (ko) | 1991-09-18 |
Family
ID=19284110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019890002379A KR910007117B1 (ko) | 1989-02-28 | 1989-02-28 | 반도체장치 및 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR910007117B1 (ko) |
-
1989
- 1989-02-28 KR KR1019890002379A patent/KR910007117B1/ko not_active IP Right Cessation
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| KR900013650A (ko) | 1990-09-06 |
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