KR100198624B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR100198624B1
KR100198624B1 KR1019950052933A KR19950052933A KR100198624B1 KR 100198624 B1 KR100198624 B1 KR 100198624B1 KR 1019950052933 A KR1019950052933 A KR 1019950052933A KR 19950052933 A KR19950052933 A KR 19950052933A KR 100198624 B1 KR100198624 B1 KR 100198624B1
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Abstract

본 발명은 반도체 소자에 관한 것으로, 특히 집적회로의 구성시에 패턴형성을 달리하여 소자의 신뢰성 향상 및 고집적화에 유리하도록 한 반도체 소자의 제조방법에 관한 것이다.
상기와 같은 본 발명의 반도체 소자의 제조방법은 제1 도전형 반도체 기판에 필드 산화막을 형성하여 제1 활성영역을 분리 패터닝 하는 공정과, 상기 서로 분리된 제1 활성영역 사이의 필드 산화막을 제거하여 제2 활성영역을 패터닝 하는 공정과, 상기 제1 활성영역상에 수직방향으로 워드라인을 형성하는 공정과, 상기 워드라인을 마스크로 하여 제2 도전형 불순물을 이온주입하여 제1, 제2 활성영역에 제2 도전형의 불순물 확산영역을 형성하는 공정과, 전면에 제1 절연막을 증착하고 제2 활성영역상에 제1 콘택홀을 형성하는 공정과, 상기 제1 콘택홀을 통해 제2 활성영역의 불순물 확산영역에 콘택되도록 비트라인을 형성하는 공정과, 전면에 제2 절연막을 증착하고 제1 활성영역의 워드라인에 겹치지 않은 부분에 제2 콘택홀을 형성하는 공정으로 이루어짐을 특징으로 한다.

Description

반도체 소자의 제조방법
제1도는 종래의 반도체 소자의 배선구조를 나타낸 레이아웃도.
제2도 (a) 내지 (f)는 본 발명의 제1 실시예에 따른 패턴형성 과정을 나타낸 레이아웃도.
제3도 (a) 내지 (f)는 제2도의 A-A'선에 따른 패턴형성 방법을 나타낸 공정단면도.
제4도 (a) 내지 (f)는 본 발명의 제2 실시예에 따른 패턴형성 과정을 나타낸 레이 아웃도.
제5도 (a) 내지 (f)는 제4도의 B-B'선에 따른 패턴형성 방법을 나타낸 공정단면도.
제6도 (a) 내지 (e)는 본 발명의 제3 실시예에 따른 패턴형성 과정을 나타낸 레이 아웃도.
제7도 (a) 내지 (e)는 제6도의 C-C'선에 따른 패턴형성 방법을 나타낸 공정단면도.
제8도 (a) 내지 (e)는 본 발명의 제4 실시예에 따른 패턴형성 과정을 나타낸 레이아웃도.
제9도 (a) 내지 (e)는 제8도의 D-D'선에 따른 패턴형성 방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
30 : 반도체 기판 31 : 필드 산화막
32,32-1,32-2 : 활성영역 32a,32b,33c,33d : 불순물 확산영역
33 : 워드라인 34a,34b : 절연막
35 : 비트라인 콘택홀 36 : 비트라인
37 : 축전전극 콘택홀
본 발명은 반도체 소자에 관한 것으로, 특히 집적회로의 구성시에 패턴형성을 달리하여 소자의 신뢰성 향상 및 고집적화에 유리하도록 한 반도체 소자의 제조방법에 관한 것이다.
현재, 반도체 집적회로의 미세화 경향에 따라 소자의 크기가 감소하고 선폭과 간격이 사진식각 공정의 해상한계에 도달하는 경향을 보이고 있다. 특히, DRAM에 있어서는 메모리 셀의 크기가 감소함에 따라 축전용량(Storage Capcitance)이 감소하게 되면 정보의 저장과 전달측면에서 정확성을 가하기 어렵고 알파 입자(Alpha Particles)에 의한 정보교란 등이 일어날 수 있으므로 신뢰성이 저하된다.
그러므로 한정된 면적에서 충분한 축전용량을 확보하기 위하여 스위칭 트랜지스터(Switching Transistor) 위에 축전기(Capacitor)를 설치하는 적층형 축전기 셀(Stacked Capacitor Cell)에 대한 연구가 진행되었으나, 축전기를 형성한 다음에 스위칭 트랜지스터에 신호를 전달하는 비트선(Bit Line)이 축전기의 축전전극(Storage Electrode)이나 대향전극(Plate Electrode)과 떨어져서 스위칭 트랜지스터의 소스(Soure) 또는 드레인(Drain) 전극에 접속되어야 하므로 축전기의 표면적을 증가시키는데 제한이 된다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 배선구조에 대하여 설명하면 다음과 같다.
제1도 (a)(b)는 종래의 반도체 소자의 배선구조를 나타낸 레이아웃도이다.
제1도에 나타낸 레이아웃도는 미국등록특허 5200635의 기술을 참조한 것으로, 비트라인(1)을 먼저 형성하고, 축전기(Capacitor)를 형성하므로서 축전전극(2)의 면적을 최소간격까지 증가시켜서 축전용량을 개선할 수 있도록 한 것이다.
그리고 상기와 같은 배선구조에 있어서는 축전기의 축전전극(2)이 비트라인(1)과 떨어져서 스위칭 트랜지스터의 소스 또는 드레인 영역에 접속되어야 하므로 활성영역(3)의 중앙부가 워드라인(Word Line)(4)과 비트라인(1)에 대하여 45°기울어진 부분을 갖게 된다.
그러나 상기와 같은 종래 기술의 배선구조에 있어서는 축전용량의 개선을 위해 활성영역의 중앙부가 다른 부분에 대하여 기울어져 있는 구조이므로 다음과 같은 문제점이 있다.
활성영역의 패턴을 형성함에 있어서 사진식각 공정을 진행할 때 패턴의 왜곡(Distortion)이 일어나기 쉽다.
또한 열산화 공정을 통하여 활성영역 주위에 전기적으로 절연을 위한 필드(Field) 산화막을 형성할 때 굴곡부분에서 기판의 스트레스(Stress) 분포가 달라지므로 패턴이 정확하게 형성되지 않는다.
본 발명은 상기와 같은 종래의 반도체 소자와 배선구조의 문제점을 해결하기 위하여 안출한 것으로, 집적회로의 구성시에 패턴형성을 달리하여 소자의 신리성 향상 및 고집적화에 유리하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 제1 도전형 반도체 기판에 필드 산화막을 형성하여 제1 활성영역을 분리 패터닝 하는 공정과, 상기 서로 분리된 제1 활성영역 사이의 필드 산화막을 제거하여 제2 활성영역을 패터닝 하는 공정과, 상기 제1 활성영역상에 수직방향으로 워드라인을 형성하는 공정과, 상기 워드라인을 마스크로 하여 제2 도전형 불순물을 이온주입하여 제1, 제2 활성영역에 제2도 전형의 불순물 확산영역을 형성하는 공정과, 전면에 제1 절연막을 증착하고 제2 활성영역 상에 제1 콘택홀을 형성하는 공정과, 상기 제1 콘택홀을 통해 제2 활성영역의 불순물 확산영역에 콘택되도록 비트라인을 형성하는 공정과, 전면에 제2 절연막을 증착하고 제1 활성영역의 워드라인에 겹치지 않은 부분에 제2 콘택홀을 형성하는 공정으로 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 제조방법에 대하여 상세히 설명하면 다음과 같다.
제2도 (a) 내지 (f)는 본 발명의 제1 실시예에 따른 패턴형성 과정을 나타낸 레이아웃도이고, 제3도 (a) 내지 (f)는 제2도의 A-A'선에 따른 패턴형성 방법을 나타낸 공정단면도이다.
본 발명의 제1 실시예는 메모리 셀을 형성함에 있어서, 활성영역의 패턴을 축전전극과의 접속이 이루어지는 부분을 포함하는 제1차 영역의 패턴을 먼저 형성하고, 이어서 비트라인과의 접속이 이루어지는 부분을 포함하는 제2차 영역의 패턴을 형성하는 것을 나타낸 것이다.
먼저, 제2도 (a) 및 제3도 (a)에서와 같이, 단결정 실리콘 등의 반도체 기판(30)에 산화 방지막(초기 산화막+실리콘 질화막의 적층막) 패턴(도면에 도시되지 않음)으로 제1차 활성영역(32-1)의 패턴을 형성하고, LOCOS 공정을 실시하여 소자 격리 영역에 필드 산화막(31)을 형성한다.
이어, 제2도 (b) 및 제3도 (b)에서와 같이, 감광막(도면에 도시되지 않음) 패턴을 마스크로 이용하여 소자격리 영역의 필드 산화막(31)을 선택적으로 제거하여 제2차 활성영역(32-2)을 패터닝한다.
이렇게 함으로서, 굴곡부를 갖지 않는 제1차 활성영역(32-1)과 제2차 활성영역(32-2)의 조합으로 중앙부분이 구부러진 활성영역(32)의 패턴을 형성할 수 있다.
그리고 제2도 (c) 및 제3도 (c)에서와 같이, 도핑된 다결정 실리콘막 또는 다결정 실리콘막+실리사이드막의 적층막을 절연막상에 형성하고 선택적으로 식각하여 워드라인(33)을 형성한다.
이어, 상기 워드라인(33)을 마스크로 하여 반도체 기판(30)과 반대도전형(본 발명의 실시예에서는 n+형)의 불순물을 이온주입하고 800∼1000℃로 열처리하여 불순물 확산영역(32a)(32b)(32c)을 형성한다.
그리고 제2도 (d) 및 제3도 (d)에서와 같이, 실리콘 산화막 등의 절연막(34a)을 화학기상 증착(Chemical Vapor Deposition)법으로 증착하고 선택적으로 식각하여 비트라인(36)을 제2차 활성영역(32-2)에 접속시키기 위한 비트라인 콘택홀(35)을 형성한다.
이어, 제2도 (e) 및 제3도 (e)에서와 같이, 도핑된 다결정 실리콘막과 실리사이드 또는 금속막과의 적층막을 형성하고 선택적으로 식각하여 워드라인(33)에 수직한 방향으로 비트라인(36)의 패턴을 형성한다.
그리고 제2도 (f) 및 제3도 (f)에서와 같이, 절연막(34b)을 증착하고 선택적으로 식각하여 축전기와 축전전극을 제1차 활성영역(32-1)에 접속시키기 위한 축전전극 콘택홀(37)을 형성한다.
이어, 도면에 도시하지 않았지만, 후공정으로 축전전극, 유전체막, 대향 전극을 차례로 형성하여 메모리 셀의 축전기를 형성한다.
이때 축전전극과 대향전극의 물질로서는 도핑된 다결정 실린콘막이나, 텅스텐과 같은 금속막, TiN과 같은 금속 화합물을 적용할 수 있으며, 유전체막의 물질로서는 실리콘 산화막과 실리콘 질화막의 적층막이나 Ta2O5등과 같은 고유전율을 가지는 산화막을 적용할 수 있다.
그리고 첨부된 도면을 참고하여 본 발명의 제2실시예에 따른 패턴형성에 대하여 설명하면 다음과 같다.
제4도 (a) 내지 (f)는 본 발명의 제2실시예에 따른 패턴형성 과정을 나타낸 레이아웃도이고, 제5도 (a) 내지 (f)는 제4도의 B-B'선에 따른 패턴형성 방법을 나타낸 공정도이다.
본 발명의 제2 실시예는 활성영역의 패턴을 형성함에 있어서, 제1차 활성영역(32-1)의 패턴을 형성하고 다른층으로서 워드라인의 패턴을 형성한 다음에 제2차 활성영역(32-1)의 패턴을 형성하여 조합하는 것을 나타낸 것이다.
먼저, 제4도 (a) 및 제5도 (a)에서와 같이, 단결정 실리콘 등의 반도체 기판(30)에 산화 방지막(초기 산화막+실리콘 질화막의 적층막)패턴(도면에 도시되지 않음)으로 제1차 활성영역(32-1)의 패턴을 형성하고, LOCOS 공정을 실시하여 소자 격리 영역에 필드 산화막(31)을 형성한다.
이어, 제4도 (b) 및 제5도 (b)에서와 같이, 도핑된 다결정 실리콘막 또는 다결정 실리콘막+실리사이드막의 적층막을 절연막상에 형성하고 선택적으로 식각하여 워드라인(33)을 형성한다.
그리고 제4도 (c) 및 제5도 (c)에서와 같이, 감광막(도면에 도시되지 않음) 패턴을 마스크로 이용하여 소자격리 영역의 필드 산화막(31)을 선택적으로 제거하여 제2차 활성영역(32-2)을 패터닝한다.
이어, 상기 워드라인(33)을 마스크로 하여 반도체 기판(30)과 반대도전형 (본 발명의 실시예에서는 n+형)의 불순물을 이온주입하여 800∼1000℃로 열처리하여 불순물 확산영역(32a)(32b)(32c)을 형성한다.
그리고, 제4도 (d) 및 제5도 (d)에서와 같이, 실리콘 산화막 등의 절연막(34a)을 화학기상 증착(Chemical Vapor Deposition)법으로 증착하고 선택적으로 식각하여 비트라인(36)을 제2차 활성영역(32-2)에 접속시키기 위한 비트라인 콘택홀(35)을 형성한다.
이어, 제4도 (e) 및 제5도 (e)에서와 같이, 도핑된 다결정 실리콘과 실리사이드 또는 금속막과의 적층막을 형성하고 선택적으로 식각하여 워드라인(33)에 수직방향으로 비트라인(36)의 패턴을 형성한다.
그리고 제4도 (f) 및 제5도 (f)에서와 같이, 절연막(34b)을 증착하고 선택적으로 식각하여 축전기의 축전전극을 제1차 활성영역(32-1)에 접속시키기 위한 축전전극 콘택홀(37)을 형성한다.
한편 제1 및 제2 실시예에 있어서는 비트라인을 커패시터 보다 먼저 형성하는 경우의 예를 나타내었으나 커패시터를 비트라인 보다 먼저 형성하는 경우에도 본 발명을 동일한 방식으로 적용할 수 있다.
즉, 제1차(제2차) 활성영역에 축전전극 콘택홀을 형성하고 축전전극, 유전체막, 대향전극을 차례대로 형성하여 축전기를 먼저 형성한 다음 제2차(또는 제1차) 활성영역에 비트라인 콘택홀을 형성하고 비트라인을 형성하는 순서를 적용할 수 있다.
그리고 첨부된 도면을 참고하여 본 발명의 제3 실시예에 따른 패턴형성에 대하여 설명하면 다음과 같다.
제6도 (a) 내지 (e)는 본 발명의 제3 실시예에 따른 패턴형성 과정을 나타낸 레이아웃도이고, 제7도 (a) 내지 (e)는 제6도의 C-C'선에 따른 패턴형성 방법을 나타낸 공정단면도이다.
본 발명의 제3 실시예에 따른 반도체 소자의 패턴형성은 워드라인 및 비트라인에 대하여 임의의 각도 (θ)로 기울어진 활성영역의 패턴을 형성하고, 축전기의 축전전극을 활성영역에 접속시키기 위한 접속구멍을 설치하여 드러난 반도체 기판의 영역에 불순물 이온의 확산층을 형성하므로서 활성영역의 연장된 패턴을 형성하는 방법으로서 구부러진 활성영역의 패턴을 정확히 형성할 수 있는 동시에 제1, 제2 실시예에서와는 달라 마스크의 사용횟수를 줄일 수 있다. 즉, 공정이 단순화된다.
여기서 임의의 각도 (θ)는 0≤θ90° 범위를 포함하며, 바람직하게는 30°≤θ ≤60°인 것을 포함한다.
먼저, 제6도 (a) 및 제7도 (a)에서와 같이, 단결정 실리콘 등의 반도체 기판(30)에 산화 방지막(초기 산화막+실리콘 질화막과의 적층막) 패턴(도면에 도시되지 않음)으로 임의의 각도로 기울어진 제1차 활성영역(32-1)의 패턴을 형성하고, LOCOS 공정을 실시하여 소자격리 영역에 필드 산화막(31)을 형성한다.
이어, 제6도 (b) 및 제7도 (b)에서와 같이, 도핑된 다결정 실리콘막 또는 다결정 실리콘막+실리사이드막의 적층막을 절연막상에 형성하고 선택적으로 식각하여 워드라인(33)을 형성한다.
그리고 상기 워드라인(33)을 마스크로 하여 반도체 기판(30)과 반대도전형 (본 발명의 실시예에서는 n+형)의 불순물을 이온주입하고 800∼1000℃로 열처리하여 불순물 확산영역(32a)(32b)(32c)을 형성한다.
이어, 제6도 (c) 및 제7도 (c)에서와 같이, 실리콘 산화막 등의 절연막(34a)을 화학기상 증학(Chemical Vapor Deposition)법으로 증착하고 선택적으로 식각하여 비트라인(36)을 제2차 활성영역(32-2)에 접속시키기 위한 비트라인 콘택홀(35)을 형성한다.
그리고 제6도 (d) 및 제7도 (d)에서와 같이, 도핑된 다결정 실리콘막과 실리사이드 또는 금속막과의 적층막을 형성하고 선택적으로 식각하여 워드라인(33)에 수직한 방향으로 비트라인(36)의 패턴을 형성한다.
이어, 제6도 (e) 및 제7도 (e)에서와 같이, 절연막(34b)을 증착하고 선택적으로 식각하여 축전전극 콘택홀(37)을 형성한다.
이때 축전전극 콘택홀(37)이 형성되는 부분은 제1차 활성영역(32-1)의 일부분과 상기 제1차 활성영역(32-1)에서 어느 정도의 굴곡을 갖고 확대된 범위를 포함한다. 즉, 확대된 범위의 필드 산화막(31)을 제거한다.
그리고 상기 축전전극 콘택홀(37)에 반도체 기판(30)과 반대도전형의 불순물 이온주입 공정을 한 후에 열처리를 통하여 확산시키게 된다.
그리고 첨부된 도면을 참고하여 본 발명의 제4 실시예에 따른 패턴형성에 대하여 설명하면 다음과 같다.
제8도 (a) 내지 (e)는 본 발명의 제4 실시예에 따른 패턴형성 과정을 나타낸 레이아웃도이고, 제9도 (a) 내지 (e)는 제8도의 D-D'선에 따른 패턴형성 방법을 나타낸 공정단면도이다.
본 발명의 제4 실시예에 따른 패턴형성은 활성영역의 패턴이 수직으로 연결된 조합패턴으로 구성되는 것이다.
즉, 비트라인에 평행으로 되는 활성영역의 패턴을 형성하고 비트라인을 활성영역에 접속시키기 위한 콘택홀을 형성할 때 드러난 기판의 영역에 선택적으로 불순물 이온의 확산층을 형성하므로서 활성영역의 연장된 패턴을 형성하는 것이다.
먼저, 제8도 (a) 및 제9도 (a)에서와 같이, 단결정 실리콘 등의 반도체 기판(30)에 비트라인(후공정에서 형성되는)에 평행이고, 워드라인(후공정에서 형성되는)에 수직으로 제2차 활성영역(32-2)의 패턴을 형성하고, LOCOS 공정을 실시하여 소자격리 영역에 필드 산화막(3l)을 형성한다.
이어, 제8도 (b) 및 제9도 (b)에서와 같이, 도핑된 다결정 실리콘막 또는 다결정 실리콘막+실리사이드막의 적층막을 절연막상에 형성하고 선택적으로 식각하여 워드라인(33)을 형성한다.
그리고 상기 워드라인(33)을 마스크로 하여 반도체 기판(30)과 반대도전형(본 발명의 실시예에서는 n+형)의 불순물을 이온주입하고 900∼1000℃로 열처리하여 불순물 확산영역(32a)(32b)(32c)(32d)을 형성한다.
이어, 제8도 (c) 및 제9도 (c)에서와 같이, 실리콘 산화막 등의 절연막(34a)을 화학기상 증착(Chemical Vapor Deposition)법으로 증착하고 선택적으로 식각하여 비트라인(36)을 접속시키기 위한 비트라인 콘택홀(35)을 형성한다.
이때, 비트라인 콘택홀(35)의 형성범위는 상기 제2차 활성영역(32-2)의 일부영역만을 포함하고 형성된다.
왜냐하면 상기 비트라인 콘택홀(35)에 반도체 기판(30)과 반대도전형의 불순물을 이온주입하고 열처리 공정을 실시하여 형성된 불순물 확산영역(제2차 활성영역 이외의 영역)이 제1 활성영역(32-1)에 연결되기 때문이다.
그리고 제8도 (d) 및 제9도 (d)에서와 같이, 도핑된 다결정 실리콘막과 실리사이드 또는 금속막과의 적층막을 형성하고 선택적으로 식각하여 워드라인(33)에 평행한 방향으로 비트라인(36)의 패턴을 형성한다.
이때, 비트라인(36)의 패턴은 비트라인 콘택홀(35)에 부분적으로 중첩된다.
이어, 제8도 (e) 및 제9도 (e)에서와 같이, 절연막(34b)을 증착하고 제2 활성영역(32-2)상이 절연막(34b)(34a)을 선택적으로 식각하여 축전기의 축전전극을 접속시키기 위한 축전전극 콘택홀(37)을 형성한다.
상기와 같은 본 발명의 제4 실시예에 따른 패턴형성에 있어서는 수직으로 구부러진 부분를 갖는 활성영역의 패턴을 형성할 수 있는 동시에 비트 라인의 접속을 위한 비트라인 콘택홀이 제2 활성영역과 비트라인에 부분적으로 중첩되게 형성되므로 메모리 셀의 집적도를 개선할 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 반도체 소자의 제조방법에 있어서는 굴곡부분을 갖는 패턴을 형성함에 있어서, 굴곡부분을 포함하지 않는 직선적인 둘 이상의 패턴의 조합으로 형성하므로서 패턴의 왜곡을 방지할 수 있다.
그리고 이때의 패턴조합은 연속적으로 형성하거나 중간에 다른 패턴을 형성하고 비연속적으로 형성하는 방법을 포함하므로 공정의 적용성이 개선된다.
또한 본 발명의 제4 실시예의 경우에는 비트라인의 접속을 위한 비트라인 콘택홀을 비트 라인에 부분적으로 중첩되게 구성하여 메모리 셀의 집적도를 개선할 수 있다.

Claims (24)

  1. 제1 도전형 반도체 기판에 필드 산화막을 형성하여 제1 활성영역을 분리 패터닝 하는 공정과, 상기 제1 활성영역 사이의 필드 산화막을 제거하여 제2 활성영역을 패터닝하는 공정과, 상기 제1 활성영역상에 수직방향으로 워드라인을 형성하는 공정과, 상기 워드라인을 마스크로 하여 제2 도전형 불순물을 이온주입하여 상기 제1, 제2 활성영역에 제2 도전형의 불순물 확산영역을 형성하는 공정과, 전면에 제1 절연막을 증착하고 제2 활성영역상에 제1 콘택홀을 형성하는 공정과, 상기 제1 콘택홀을 통해 제2 활성영역의 불순물 확산영역에 콘택되도록 비트라인을 형성하는 공정과, 전면에 제2 절연막을 증착하고 제1 활성영역에 워드라인이 겹치지 않은 부분에 제2 콘택홀을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 제1 활성영역은 직선형태로 패터닝 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 제2 활성영역은 직선형태로 패터닝하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 제2 활성영역은 제1 활성영역에 양단 일부분이 겹쳐지도록 패터닝 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항 또는 제4항에 있어서, 서로 일부분이 중첩되어 형성되는 제1, 2 활성영역의 조합패턴은 굴곡 부분을 갖도록 패터닝하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서, 비트라인은 상기 워드라인에 수직한 방향으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1 도전형 반도체 기판에 필드 산화막을 형성하여 제1 활성영역을 분리 패터닝하는 공정과, 상기 각각의 제1 활성영역 상에 수직방향으로 워드라인을 형성하는 공정과, 상기 서로 분리된 제1 활성영역 사이의 필드 산화막을 제거하여 제2 활성영역을 패터닝 하는 공정과, 상기 워드라인을 마스크로 하여 제2 도전형 불순물을 이온주입하여 상기 제1, 제2 활성영역에 제2 도전형의 불순물 확산영역을 형성하는 공정과, 전면에 제1 절연막을 증착하고 제2 활성영역 상에 제1 콘택홀을 형성하는 공정과, 상기 제1 콘택홀을 통해 제2 활성영역의 불순물 확산 영역에 콘택되도록 비트 라인을 형성하는 공정과, 전면에 제2 절연막을 증착하고 제1 활성영역의 워드 라인에 겹치지 않은 부분에 제2 콘택홀을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서, 제1 활성영역은 직선형태로 패터닝 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제7항에 있어서, 제2 활성영역은 직선형태로 패터닝 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제7항에 있어서, 제2 활성영역은 제1 활성영역에 양단 일부분이 겹쳐지도록 패터닝 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제7항 또는 제10항에 있어서, 서로 일부분이 중첩되어 형성되는 제1, 2 활성영역의 조합패턴은 굴곡부분을 갖도록 패터닝하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제7항에 있어서, 비트라인은 상기 워드라인에 수직한 방향으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제7항에 있어서, 제2 활성영역의 패터닝 시에 감광막 패턴 이외에 워드라인을 자기정렬 마스크로 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제1도전형 반도체 기판에 필드 산화막을 형성하여 임의의 각도로 기울어지게 제1 활성영역을 패터닝 하는 공정과, 상기 제1 활성영역에 교차되도록 워드라인을 형성하는 공정과, 상기 워드라인을 마스크로하여 제2 도전형 불순물을 이온주입하여 제1 활성영역에 제2 도전형의 불순물 확산영역을 형성하는 공정과, 전면에 제1 절연막을 증착하고 상기 워드라인의 교차되지 않은 제1 활성영역의 중앙부 상측의 제1 절연막을 선택적으로 제거하여 제1 콘택홀을 형성하는 공정과, 상기 제1 콘택홀을 통해 제2 활성영역의 불순물 확산영역에 콘택되도록 비트라인을 형성하는 공정과, 전면에 제2 절연막을 증착하고 선택적으로 식각하여 필드 산화막을 포함하는 양단부에 제2 콘택홀을 형성하여 제2 활성영역을 패터닝 하는 공정과, 상기 제2 활성영역에 제2도전형의 불순물 확산 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제14항에 있어서, 제1 활성영역은 직선형태로 패터닝 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제14항에 있어서, 제2 활성영역은 직선형태로 패터닝하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제14항에 있어서, 서로 일부분이 중첩되어 형성되는 제1, 2 활성영역의 조합패턴은 굴곡부분을 갖도록 패터닝 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제14항에 있어서, 비트라인은 상기 워드라인에 수직한 방향으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제14항에 있어서, 임의의 각도는 0° 이상 90° 미만의 범위를 갖으면서 바람직하게는 30°∼60。 범위를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제1 도전형 반도체 기판에 필드 산화막을 형성하여 제1 활성영역을 패터닝 하는 공정과, 상기 제1 활성영역 상에 워드라인을 형성하는 공정과, 상기 워드라인을 마스크로 해서 제2 도전형의 불순물을 이온주입하여 제1 활성영역에 불순물 확산영역을 형성하는 공정과, 전면에 제1 절연막을 증착하고 선택적으로 식각하여 필드 산화막을 포함하는 부분에 제1 콘택홀을 형성하여 제2 활성영역을 패터닝 하는 공정과, 상기 제2 활성영역에 제2 도전형의 불순물 확산영역을 형성하는 공정과, 전면에 제2 절연막을 증착하고 선택적으로 식각하여 제1 활성영역의 양단에 제2 콘택홀을 형성하는 공정과, 상기 제2 콘택홀을 통해 상기 워드라인에 평행하게 비트라인을 형성하는 공정을 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  21. 제20항에 있어서, 제1 활성영역은 직선형태로 패터닝 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 제20항에 있어서, 제2 활성영역은 직선형태로 패터닝 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 제20항에 있어서, 서로 일부분이 중첩되어 형성되는 제1, 제2 활성영역의 조합패턴은 수직 형태의 굴곡부분을 갖도록 패터닝 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  24. 제20항에 있어서, 비트라인은 제1 활성영역에 수평한 방향으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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