JPH07169759A - 半導体装置の製造方法と半導体装置 - Google Patents
半導体装置の製造方法と半導体装置Info
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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Abstract
(57)【要約】
【目的】 微細な素子分離が可能なＬＯＣＯＳ技術を提
供することである。 【構成】 酸化膜を備えた半導体基板表面に比較的厚い
第１の窒化膜のパターンを形成する工程と、第１の窒化
膜をマスクとして酸化膜をウェットエッチする工程と、
第１の酸化膜下のアンダーエッチ部を窒化領域で埋め、
前記半導体基板表面の露出した部分に前記第１の窒化膜
よりも薄い第２の窒化膜を形成する工程と、露出されて
いる第２の窒化膜を全て乾燥酸素雰囲気中で熱酸化し、
少なくとも前記半導体基板表面のうち前記第１の窒化膜
で覆われていない領域に、酸化膜を形成する工程と、前
記第１の窒化膜に覆われていない前記半導体基板表面
に、前工程の酸化温度よりも低温で、熱酸化によりフィ
ールド酸化膜を形成する工程とを含む。
供することである。 【構成】 酸化膜を備えた半導体基板表面に比較的厚い
第１の窒化膜のパターンを形成する工程と、第１の窒化
膜をマスクとして酸化膜をウェットエッチする工程と、
第１の酸化膜下のアンダーエッチ部を窒化領域で埋め、
前記半導体基板表面の露出した部分に前記第１の窒化膜
よりも薄い第２の窒化膜を形成する工程と、露出されて
いる第２の窒化膜を全て乾燥酸素雰囲気中で熱酸化し、
少なくとも前記半導体基板表面のうち前記第１の窒化膜
で覆われていない領域に、酸化膜を形成する工程と、前
記第１の窒化膜に覆われていない前記半導体基板表面
に、前工程の酸化温度よりも低温で、熱酸化によりフィ
ールド酸化膜を形成する工程とを含む。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
及び半導体装置に関し、特に、微細パターンを有し、ジ
ャンクションリークに敏感なダイナミックＲＡＭ等の素
子分離のためのフィールド酸化膜の作製技術に関する。
及び半導体装置に関し、特に、微細パターンを有し、ジ
ャンクションリークに敏感なダイナミックＲＡＭ等の素
子分離のためのフィールド酸化膜の作製技術に関する。
【０００２】
【従来の技術】素子分離技術としては、ＬＯＣＯＳ（lo
cal oxidation of silicon）法が広く用いられている。
しかし、素子の微細化の進展と共に様々な問題が深刻化
している。例えば、酸化時のマスクとして使用するＳｉ
Ｎ膜のパターニングのためのドレイエッチング時にシリ
コン基板表面に損傷を与えること、及びＳｉＮ膜端部で
フィールド酸化膜がＳｉＮ膜下に入り込みバーズビーク
と呼ばれる部分を能動領域内に形成すること等の問題が
ある。
cal oxidation of silicon）法が広く用いられている。
しかし、素子の微細化の進展と共に様々な問題が深刻化
している。例えば、酸化時のマスクとして使用するＳｉ
Ｎ膜のパターニングのためのドレイエッチング時にシリ
コン基板表面に損傷を与えること、及びＳｉＮ膜端部で
フィールド酸化膜がＳｉＮ膜下に入り込みバーズビーク
と呼ばれる部分を能動領域内に形成すること等の問題が
ある。
【０００３】上記問題を解決するために提案されたＳｉ
3 Ｎ4 膜−クラッド−ＬＯＣＯＳ法（ＮＣＬ法）（1993
Symposium on VLSI Technology Dig. Tech. Papers,pp
139-140 ）は、簡便でかつ有効な方法である。
3 Ｎ4 膜−クラッド−ＬＯＣＯＳ法（ＮＣＬ法）（1993
Symposium on VLSI Technology Dig. Tech. Papers,pp
139-140 ）は、簡便でかつ有効な方法である。
【０００４】図７は、ＮＣＬ法によるフィールド酸化膜
作製方法を示す。図７（Ａ）に示すようにシリコン基板
１００の表面に厚さ約１５０Åの歪み吸収用ＳｉＯ2 膜
１０１が形成されている。ＳｉＯ2 膜１０１上には、後
の工程で半導体装置が形成されるべき部分に１４００Å
〜２０００ÅのＳｉＮ膜１０２が形成されている。Ｓｉ
Ｎ膜は、減圧ＣＶＤ法等により形成され、リアクティブ
イオンエッチング（ＲＩＥ）によりパターニングされ
る。
作製方法を示す。図７（Ａ）に示すようにシリコン基板
１００の表面に厚さ約１５０Åの歪み吸収用ＳｉＯ2 膜
１０１が形成されている。ＳｉＯ2 膜１０１上には、後
の工程で半導体装置が形成されるべき部分に１４００Å
〜２０００ÅのＳｉＮ膜１０２が形成されている。Ｓｉ
Ｎ膜は、減圧ＣＶＤ法等により形成され、リアクティブ
イオンエッチング（ＲＩＥ）によりパターニングされ
る。
【０００５】図７（Ｂ）に示すように、ＳｉＮ膜１０２
をマスクとして、弗酸でＳｉＯ2 膜１０１を選択的にエ
ッチングする。このとき、ＳｉＮ膜１０２の端部でＳｉ
Ｏ2膜１０１がアンダーエッチされ、空洞１０３が形成
される。空洞１０３上には、ＳｉＮ膜の庇１０２ａが形
成されている。
をマスクとして、弗酸でＳｉＯ2 膜１０１を選択的にエ
ッチングする。このとき、ＳｉＮ膜１０２の端部でＳｉ
Ｏ2膜１０１がアンダーエッチされ、空洞１０３が形成
される。空洞１０３上には、ＳｉＮ膜の庇１０２ａが形
成されている。
【０００６】図７（Ｃ）に示すように、露出したシリコ
ン基板１００表面を熱酸化し、膜厚約５５ÅのＳｉＯ2
膜１０４を形成する。このとき、ＳｉＮ膜１０２表面も
わずかに酸化されＳｉＯ2 膜が形成される。
ン基板１００表面を熱酸化し、膜厚約５５ÅのＳｉＯ2
膜１０４を形成する。このとき、ＳｉＮ膜１０２表面も
わずかに酸化されＳｉＯ2 膜が形成される。
【０００７】図７（Ｄ）に示すように、ＳｉＯ2 膜１０
４上に膜厚約１００ÅのＳｉＮ膜１０５を減圧ＣＶＤ法
等で堆積する。このとき、ＳｉＮ膜は露出した表面にほ
ぼ等方的に成長するため、空洞１０３はＳｉＮ膜１０５
で埋められる。なお、後にｎチャネルＭＯＳＦＥＴを作
製する部分には、ＳｉＮ膜１０２をマスクとしてボロン
等の不純物をイオン注入しチャネルストップ層１０８を
形成する。
４上に膜厚約１００ÅのＳｉＮ膜１０５を減圧ＣＶＤ法
等で堆積する。このとき、ＳｉＮ膜は露出した表面にほ
ぼ等方的に成長するため、空洞１０３はＳｉＮ膜１０５
で埋められる。なお、後にｎチャネルＭＯＳＦＥＴを作
製する部分には、ＳｉＮ膜１０２をマスクとしてボロン
等の不純物をイオン注入しチャネルストップ層１０８を
形成する。
【０００８】図７（Ｅ）に示すように、約１０００℃で
ウェット酸化し、膜厚約５０００Åのフィールド酸化膜
１０６を形成する。このとき、ＳｉＮ膜１０５の表面か
ら酸化が進み、シリコン基板１００表面のＳｉＮ膜１０
５が全て酸化された後に、シリコン基板１００表面が酸
化され、フィールド酸化膜が形成される。また、ＳｉＮ
膜１０２表面のＳｉＮ膜１０５も同時に酸化され、Ｓｉ
Ｏ2 膜１０４と一体化してＳｉＯ2 膜１０７が形成され
る。
ウェット酸化し、膜厚約５０００Åのフィールド酸化膜
１０６を形成する。このとき、ＳｉＮ膜１０５の表面か
ら酸化が進み、シリコン基板１００表面のＳｉＮ膜１０
５が全て酸化された後に、シリコン基板１００表面が酸
化され、フィールド酸化膜が形成される。また、ＳｉＮ
膜１０２表面のＳｉＮ膜１０５も同時に酸化され、Ｓｉ
Ｏ2 膜１０４と一体化してＳｉＯ2 膜１０７が形成され
る。
【０００９】ただし、ＳｉＮ膜１０５は空洞１０３を埋
め込んだ領域をさらに覆うように形成されており、Ｓｉ
Ｎ膜の酸化速度は、シリコンの酸化速度に比べて非常に
遅いため、空洞１０３内に形成されたＳｉＮ膜は酸化さ
れず、島状のＳｉＮ領域１０５ａが残る。
め込んだ領域をさらに覆うように形成されており、Ｓｉ
Ｎ膜の酸化速度は、シリコンの酸化速度に比べて非常に
遅いため、空洞１０３内に形成されたＳｉＮ膜は酸化さ
れず、島状のＳｉＮ領域１０５ａが残る。
【００１０】このように、ＮＣＬ法では、熱酸化のマス
クとして使用するＳｉＮ膜１０２の端部直下にＳｉＮ領
域１０５ａが形成されるため、その下のＳｉＯ2 膜を非
常に薄くできる。このため、ＳｉＮ膜１０２下への酸素
原子の侵入を制限でき、バーズビークの発生を抑制する
ことができる。
クとして使用するＳｉＮ膜１０２の端部直下にＳｉＮ領
域１０５ａが形成されるため、その下のＳｉＯ2 膜を非
常に薄くできる。このため、ＳｉＮ膜１０２下への酸素
原子の侵入を制限でき、バーズビークの発生を抑制する
ことができる。
【００１１】また、ＳｉＮ膜１０２をリアクティブイオ
ンエッチング（ＲＩＥ）で除去する際にも、その下に比
較的厚いＳｉＯ2 膜１０１が形成されているため、シリ
コン基板１００表面を損傷することが少ない。
ンエッチング（ＲＩＥ）で除去する際にも、その下に比
較的厚いＳｉＯ2 膜１０１が形成されているため、シリ
コン基板１００表面を損傷することが少ない。
【００１２】
【発明が解決しようとする課題】以上説明したように、
ＮＣＬ法はフィールド酸化膜のバーズビークの発生及び
シリコン基板表面の損傷を抑える点で有効な方法であ
る。
ＮＣＬ法はフィールド酸化膜のバーズビークの発生及び
シリコン基板表面の損傷を抑える点で有効な方法であ
る。
【００１３】しかし、フィールド酸化膜形成の際に、酸
化すべきシリコン基板表面に薄いＳｉＮ膜１０５が形成
されているため、このＳｉＮ膜を全て酸化した後、シリ
コン基板の酸化が進行する。ＳｉＮ膜の酸化速度は非常
に遅くかつ温度依存性が高い。
化すべきシリコン基板表面に薄いＳｉＮ膜１０５が形成
されているため、このＳｉＮ膜を全て酸化した後、シリ
コン基板の酸化が進行する。ＳｉＮ膜の酸化速度は非常
に遅くかつ温度依存性が高い。
【００１４】このため、実用的な時間内にＳｉＮ膜の全
てを酸化するには、少なくとも１０００℃以上の温度に
する必要がある。しかし、１０００℃以上の高温にする
と、図７（Ｄ）の工程で形成したチャネルストップ層１
０８の不純物の拡散が大きくなる。不純物がシリコン基
板表面に沿って拡散すると、ＭＯＳＦＥＴのチャネル領
域の実効幅が狭くなるナローチャネル効果の影響が大き
くなる。
てを酸化するには、少なくとも１０００℃以上の温度に
する必要がある。しかし、１０００℃以上の高温にする
と、図７（Ｄ）の工程で形成したチャネルストップ層１
０８の不純物の拡散が大きくなる。不純物がシリコン基
板表面に沿って拡散すると、ＭＯＳＦＥＴのチャネル領
域の実効幅が狭くなるナローチャネル効果の影響が大き
くなる。
【００１５】また、酸化速度を速くするためにウェット
酸化法を使用すると、ＳｉＮ膜１０２、１０５中の窒素
原子と水分中の水素原子が反応してアンモニア（Ｎ
Ｈ3 ）を発生する。このアンモニア分子は、ＳｉＯ2 膜
１０１、１０４中を拡散してシリコン基板１００の表面
に至る。シリコン基板表面でアンモニア中の窒素原子が
シリコン基板と反応してＳｉＮを形成する。このＳｉＮ
は、ＳｉＯ2 膜１０１、１０４の下に形成されるため、
ＳｉＮ膜１０２、１０５ａをエッチングする工程では除
去されない。
酸化法を使用すると、ＳｉＮ膜１０２、１０５中の窒素
原子と水分中の水素原子が反応してアンモニア（Ｎ
Ｈ3 ）を発生する。このアンモニア分子は、ＳｉＯ2 膜
１０１、１０４中を拡散してシリコン基板１００の表面
に至る。シリコン基板表面でアンモニア中の窒素原子が
シリコン基板と反応してＳｉＮを形成する。このＳｉＮ
は、ＳｉＯ2 膜１０１、１０４の下に形成されるため、
ＳｉＮ膜１０２、１０５ａをエッチングする工程では除
去されない。
【００１６】後のゲート酸化膜形成工程において、この
ＳｉＮが酸化遮蔽マスクとして働くため、フィールド酸
化膜との境界近傍に熱酸化されないホワイトリボンと呼
ばれる帯状の領域が残る。これは、ゲート酸化膜の耐圧
劣化につながり、素子特性を悪化させる。
ＳｉＮが酸化遮蔽マスクとして働くため、フィールド酸
化膜との境界近傍に熱酸化されないホワイトリボンと呼
ばれる帯状の領域が残る。これは、ゲート酸化膜の耐圧
劣化につながり、素子特性を悪化させる。
【００１７】本発明の目的は、微細な素子分離が可能な
ＬＯＣＯＳ技術、及びＬＯＣＯＳ技術を利用した半導体
装置を提供することである。
ＬＯＣＯＳ技術、及びＬＯＣＯＳ技術を利用した半導体
装置を提供することである。
【００１８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板（１）表面に第１の酸化膜（２）
を形成し、その表面に所定の形状にパターニングした第
１の窒化膜（３）を形成する第１工程と、前記第１の窒
化膜をマスクとして前記第１の酸化膜を等方的にエッチ
ングし、前記半導体基板表面の一部を露出させるととも
に、前記第１の窒化膜の端部直下に空洞（１３）を形成
する第２工程と、少なくとも前記半導体基板の第１の窒
化膜外に露出した表面及び前記空洞の内面に前記第１の
酸化膜よりも薄い第２の酸化膜（４）を形成する第３工
程と、前記基板上に窒化膜を堆積することにより、少な
くとも前記第２の酸化膜の表面のうち前記空洞の内面以
外の部分に第２の窒化膜（５）を形成すると共に、前記
空洞の内部を窒化物で充填し窒化物領域（５ａ）を形成
する第４工程と、露出されている前記第２の窒化膜を乾
燥酸素雰囲気中で熱酸化し、前記第２の酸化膜を含む第
３の酸化膜（８）に変換する第５工程と、前記第５工程
の酸化温度よりも低温で、前記第１の窒化膜に覆われて
いない前記半導体基板表面を熱酸化し、フィールド酸化
膜（１２）を形成する第６工程とを含む。
造方法は、半導体基板（１）表面に第１の酸化膜（２）
を形成し、その表面に所定の形状にパターニングした第
１の窒化膜（３）を形成する第１工程と、前記第１の窒
化膜をマスクとして前記第１の酸化膜を等方的にエッチ
ングし、前記半導体基板表面の一部を露出させるととも
に、前記第１の窒化膜の端部直下に空洞（１３）を形成
する第２工程と、少なくとも前記半導体基板の第１の窒
化膜外に露出した表面及び前記空洞の内面に前記第１の
酸化膜よりも薄い第２の酸化膜（４）を形成する第３工
程と、前記基板上に窒化膜を堆積することにより、少な
くとも前記第２の酸化膜の表面のうち前記空洞の内面以
外の部分に第２の窒化膜（５）を形成すると共に、前記
空洞の内部を窒化物で充填し窒化物領域（５ａ）を形成
する第４工程と、露出されている前記第２の窒化膜を乾
燥酸素雰囲気中で熱酸化し、前記第２の酸化膜を含む第
３の酸化膜（８）に変換する第５工程と、前記第５工程
の酸化温度よりも低温で、前記第１の窒化膜に覆われて
いない前記半導体基板表面を熱酸化し、フィールド酸化
膜（１２）を形成する第６工程とを含む。
【００１９】前記第４工程と第５工程の間に、前記基板
表面の所定の領域を露出させるようにレジスト膜（６）
のパターンを形成し、前記第１の窒化膜を貫通して第１
の不純物をイオン注入する工程を含んでもよい。また、
前記第５工程は、さらに、前記第３の酸化膜形成後、前
記基板を所定時間、所定温度に維持し、前記第１の不純
物を前記半導体基板中に拡散させる拡散工程を含んでも
よい半導体装置の製造方法。
表面の所定の領域を露出させるようにレジスト膜（６）
のパターンを形成し、前記第１の窒化膜を貫通して第１
の不純物をイオン注入する工程を含んでもよい。また、
前記第５工程は、さらに、前記第３の酸化膜形成後、前
記基板を所定時間、所定温度に維持し、前記第１の不純
物を前記半導体基板中に拡散させる拡散工程を含んでも
よい半導体装置の製造方法。
【００２０】前記第５工程と第６工程の間に、さらに、
前記第３の酸化膜を除去する第３の酸化膜エッチング工
程と、露出した前記半導体基板表面に前記第３の酸化膜
よりも薄い第４の酸化膜（９）を形成する工程を含んで
もよい。
前記第３の酸化膜を除去する第３の酸化膜エッチング工
程と、露出した前記半導体基板表面に前記第３の酸化膜
よりも薄い第４の酸化膜（９）を形成する工程を含んで
もよい。
【００２１】さらに、前記第４の酸化膜を形成後、前記
第１の窒化膜をマスクとして所定の領域に不純物をイオ
ン注入しチャネルストップ層（１１）を形成する工程を
含んでもよい。
第１の窒化膜をマスクとして所定の領域に不純物をイオ
ン注入しチャネルストップ層（１１）を形成する工程を
含んでもよい。
【００２２】
【作用】半導体基板表面に比較的厚い窒化膜のパターン
が形成され、その他の領域に比較的薄い窒化膜が形成さ
れている場合に、比較的薄い窒化膜を高温で酸化し、そ
の後、厚い窒化膜をマスクとして比較的低い温度でフィ
ールド酸化膜を形成することにより、半導体基板を高温
にさらす時間を短縮できる。
が形成され、その他の領域に比較的薄い窒化膜が形成さ
れている場合に、比較的薄い窒化膜を高温で酸化し、そ
の後、厚い窒化膜をマスクとして比較的低い温度でフィ
ールド酸化膜を形成することにより、半導体基板を高温
にさらす時間を短縮できる。
【００２３】また、比較的薄い窒化膜を高温で酸化した
後、チャネルストップ層の不純物をイオン注入すること
により、チャネルストップ層の不純物注入後に高温にさ
らされることを防止することができる。このため、基板
表面に沿った横方向のチャネルストップ層の広がりを抑
制することができる。これにより、ナローチャネル効果
による素子特性の劣化を防止することができる。
後、チャネルストップ層の不純物をイオン注入すること
により、チャネルストップ層の不純物注入後に高温にさ
らされることを防止することができる。このため、基板
表面に沿った横方向のチャネルストップ層の広がりを抑
制することができる。これにより、ナローチャネル効果
による素子特性の劣化を防止することができる。
【００２４】また、比較的薄い窒化膜をドライ酸化する
ことにより、ホワイトリボンの発生を防止することがで
きる。
ことにより、ホワイトリボンの発生を防止することがで
きる。
【００２５】
【実施例】図１、図２を参照して本発明の実施例による
フィールド酸化膜の作製方法について説明する。
フィールド酸化膜の作製方法について説明する。
【００２６】図１（Ａ）に示すように、抵抗率約１０Ω
ｃｍのｎ型シリコン基板１を準備する。シリコン基板１
表面に熱酸化法で約２０ｎｍの酸化膜２を形成し、続い
てＣＶＤ法で約１５０ｎｍのＳｉＮ膜３を堆積する。次
に、通常のフォトリソグラフィ及びリアクティブイオン
エッチング（ＲＩＥ）により、ＳｉＮ膜３をパターニン
グする。
ｃｍのｎ型シリコン基板１を準備する。シリコン基板１
表面に熱酸化法で約２０ｎｍの酸化膜２を形成し、続い
てＣＶＤ法で約１５０ｎｍのＳｉＮ膜３を堆積する。次
に、通常のフォトリソグラフィ及びリアクティブイオン
エッチング（ＲＩＥ）により、ＳｉＮ膜３をパターニン
グする。
【００２７】なお、窒化シリコンの化学論的組成比は、
Ｓｉ3 Ｎ4 であるが、本実施例では必ずしもこの組成比
である必要はないため、ＳｉＮと表記する。このとき、
ＳｉＮ膜３の下のＳｉＯ2 膜２は、膜厚が約２０ｎｍと
比較的厚いため、ＳｉＮ膜のＲＩＥによるエッチング時
にシリコン基板１表面には損傷が生じない。
Ｓｉ3 Ｎ4 であるが、本実施例では必ずしもこの組成比
である必要はないため、ＳｉＮと表記する。このとき、
ＳｉＮ膜３の下のＳｉＯ2 膜２は、膜厚が約２０ｎｍと
比較的厚いため、ＳｉＮ膜のＲＩＥによるエッチング時
にシリコン基板１表面には損傷が生じない。
【００２８】なお、ＮＣＬ法以前の従来例では、バーズ
ビーク発生防止のため、ＳｉＮ膜３下のＳｉＯ2 膜の厚
さを５ｎｍ以下にする必要があった。このため、ＲＩＥ
によりＳｉＮ膜３をエッチングする際にＳｉＯ2 膜まで
エッチングされてしまい、シリコン基板１の表面の一部
が露出するのを防止し難かった。従って、ＲＩＥによる
シリコン基板１表面の損傷を避けることは困難であっ
た。
ビーク発生防止のため、ＳｉＮ膜３下のＳｉＯ2 膜の厚
さを５ｎｍ以下にする必要があった。このため、ＲＩＥ
によりＳｉＮ膜３をエッチングする際にＳｉＯ2 膜まで
エッチングされてしまい、シリコン基板１の表面の一部
が露出するのを防止し難かった。従って、ＲＩＥによる
シリコン基板１表面の損傷を避けることは困難であっ
た。
【００２９】本実施例では、ＳｉＯ2 膜の膜厚の下限
は、バーズビーク発生防止の必要性からくる制約を受け
ることがなくなった。従って、上述のとおり、シリコン
基板１表面の損傷を防止することができる。なお、Ｓｉ
Ｎ膜３のエッチング時にシリコン基板１表面に安定して
ＳｉＯ2 膜を残すためには、ＳｉＯ2 膜の膜厚は、１５
〜２０ｎｍ以上が好ましい。
は、バーズビーク発生防止の必要性からくる制約を受け
ることがなくなった。従って、上述のとおり、シリコン
基板１表面の損傷を防止することができる。なお、Ｓｉ
Ｎ膜３のエッチング時にシリコン基板１表面に安定して
ＳｉＯ2 膜を残すためには、ＳｉＯ2 膜の膜厚は、１５
〜２０ｎｍ以上が好ましい。
【００３０】図１（Ｂ）に示すように、Ｈ2 Ｏ：ＨＦ＝
１０：１の希釈弗酸水溶液に２分間浸し、ＳｉＯ2 膜２
を選択的にエッチングする。これにより、ＳｉＮ膜３で
覆われていない部分のシリコン基板表面が露出する。ま
た、ＳｉＯ2 膜２はＳｉＮ膜３の端部から横方向にもエ
ッチングされるため、ＳｉＮ膜３の下に空洞１３が形成
される。上記条件下では、この空洞の奥行きは約１００
ｎｍとなる。
１０：１の希釈弗酸水溶液に２分間浸し、ＳｉＯ2 膜２
を選択的にエッチングする。これにより、ＳｉＮ膜３で
覆われていない部分のシリコン基板表面が露出する。ま
た、ＳｉＯ2 膜２はＳｉＮ膜３の端部から横方向にもエ
ッチングされるため、ＳｉＮ膜３の下に空洞１３が形成
される。上記条件下では、この空洞の奥行きは約１００
ｎｍとなる。
【００３１】図１（Ｃ）に示すように、８５０℃で熱酸
化し、露出したシリコン基板１表面に膜厚５ｎｍのＳｉ
Ｏ2 膜４を形成する。このＳｉＯ2 膜４は、空洞１３内
のシリコン基板表面にも形成される。このため、空洞１
３部分の高さは、約１５ｎｍになる。また、ＳｉＮ膜３
表面にもわずかにＳｉＯ2 膜が形成される。
化し、露出したシリコン基板１表面に膜厚５ｎｍのＳｉ
Ｏ2 膜４を形成する。このＳｉＯ2 膜４は、空洞１３内
のシリコン基板表面にも形成される。このため、空洞１
３部分の高さは、約１５ｎｍになる。また、ＳｉＮ膜３
表面にもわずかにＳｉＯ2 膜が形成される。
【００３２】図１（Ｄ）に示すように、ＣＶＤ法によ
り、基板表面に膜厚約１０ｎｍのＳｉＮ膜を堆積する。
ＳｉＮ膜の膜厚は、空洞１３の高さ１５ｎｍの半分より
も少し大きくなるようにする。空洞内部では、上面と下
面から等方的にＳｉＮ膜が成長するため、空洞１３の内
部は、ＳｉＮで完全に充填され、ＳｉＮ領域５ａが形成
される。また、ＳｉＮ膜３の上面及び側面と、ＳｉＮ膜
３で覆われていないシリコン基板表面の領域はＳｉＮ膜
５が形成される。ＳｉＮ領域５ａは、ＳｉＮ膜５で覆わ
れた形状となる。
り、基板表面に膜厚約１０ｎｍのＳｉＮ膜を堆積する。
ＳｉＮ膜の膜厚は、空洞１３の高さ１５ｎｍの半分より
も少し大きくなるようにする。空洞内部では、上面と下
面から等方的にＳｉＮ膜が成長するため、空洞１３の内
部は、ＳｉＮで完全に充填され、ＳｉＮ領域５ａが形成
される。また、ＳｉＮ膜３の上面及び側面と、ＳｉＮ膜
３で覆われていないシリコン基板表面の領域はＳｉＮ膜
５が形成される。ＳｉＮ領域５ａは、ＳｉＮ膜５で覆わ
れた形状となる。
【００３３】なお、ＳｉＮ膜５の厚さは、後に図２
（Ａ）で説明するＳｉＮ膜５の酸化工程における酸化時
間との関係から、２０ｎｍ以下とすることが好ましい。
従って、ＳｉＮ領域５ａの厚さは４０ｎｍ以下となる。
このため、ＳｉＯ2 膜２の厚さを４０ｎｍ以下とするこ
とが好ましい。
（Ａ）で説明するＳｉＮ膜５の酸化工程における酸化時
間との関係から、２０ｎｍ以下とすることが好ましい。
従って、ＳｉＮ領域５ａの厚さは４０ｎｍ以下となる。
このため、ＳｉＯ2 膜２の厚さを４０ｎｍ以下とするこ
とが好ましい。
【００３４】図１（Ｅ）に示すように、ｐ型ウェル形成
領域を露出するようにレジスト膜６のパターンを形成す
る。次に、ＳｉＮ膜３を貫通するエネルギ、例えば１５
０ｋｅＶでボロンを１×１０13ｃｍ-2イオン注入し、ボ
ロン注入領域７ａを形成する。本実施例では、ｎ型基板
にｐ型ウェルを形成する場合について説明するが、必要
に応じてツインウェル等にしてもよい。
領域を露出するようにレジスト膜６のパターンを形成す
る。次に、ＳｉＮ膜３を貫通するエネルギ、例えば１５
０ｋｅＶでボロンを１×１０13ｃｍ-2イオン注入し、ボ
ロン注入領域７ａを形成する。本実施例では、ｎ型基板
にｐ型ウェルを形成する場合について説明するが、必要
に応じてツインウェル等にしてもよい。
【００３５】図２（Ａ）に示すように、酸素プラズマ中
でアッシングすることによりレジスト膜６を除去した
後、表面酸化及びボロンの拡散を行う。まず、基板を高
温拡散炉に入れ、１２００℃に加熱する。最初の３０分
は、拡散炉に乾燥酸素を導入し、その後１５０分間乾燥
窒素を導入する。
でアッシングすることによりレジスト膜６を除去した
後、表面酸化及びボロンの拡散を行う。まず、基板を高
温拡散炉に入れ、１２００℃に加熱する。最初の３０分
は、拡散炉に乾燥酸素を導入し、その後１５０分間乾燥
窒素を導入する。
【００３６】最初の３０分間で表面のＳｉＮ膜５は完全
に酸化されて酸化膜に変換され、ＳｉＮ膜５の下に形成
されていたＳｉＯ2 膜４と一体になってＳｉＯ2 膜８が
形成される。ＳｉＮ膜５が酸化されたＳｉＯ2 膜と元の
ＳｉＯ2 膜４との総膜厚は約２０ｎｍであるが、その下
のシリコン基板１表面が酸化され、さらに厚いＳｉＯ 2
膜８が形成される場合もある。
に酸化されて酸化膜に変換され、ＳｉＮ膜５の下に形成
されていたＳｉＯ2 膜４と一体になってＳｉＯ2 膜８が
形成される。ＳｉＮ膜５が酸化されたＳｉＯ2 膜と元の
ＳｉＯ2 膜４との総膜厚は約２０ｎｍであるが、その下
のシリコン基板１表面が酸化され、さらに厚いＳｉＯ 2
膜８が形成される場合もある。
【００３７】このとき、ＳｉＮ膜の酸化速度は非常に遅
いため、空洞１３内に充填されたＳｉＮ領域５ａは酸化
されない。また、合計１８０分間高温にさらされるた
め、図１（Ｅ）の工程でイオン注入したボロンが拡散
し、ｐ型ウェル７が形成される。
いため、空洞１３内に充填されたＳｉＮ領域５ａは酸化
されない。また、合計１８０分間高温にさらされるた
め、図１（Ｅ）の工程でイオン注入したボロンが拡散
し、ｐ型ウェル７が形成される。
【００３８】このように、ボロンを拡散しｐ型ウェルを
形成するための拡散工程において、最初の所定時間だけ
酸化性雰囲気にすることにより、工程増を伴うことなく
基板表面の薄いＳｉＮ膜を酸化することができる。
形成するための拡散工程において、最初の所定時間だけ
酸化性雰囲気にすることにより、工程増を伴うことなく
基板表面の薄いＳｉＮ膜を酸化することができる。
【００３９】図２（Ｂ）に示すようにボロンをイオン注
入しチャネルストップ層を形成する。まず、前工程で形
成されたＳｉＯ2 膜８を弗酸水溶液でエッチングし除去
する。次いで、露出したシリコン基板１表面に膜厚１０
ｎｍの熱酸化膜９を形成する。一旦ＳｉＯ2 膜８を除去
し、再度酸化膜９を形成するのは、ボロンを選択性良く
イオン注入するために、イオン注入すべき領域表面のＳ
ｉＯ2 膜の膜厚を精密に制御する必要があるためであ
る。
入しチャネルストップ層を形成する。まず、前工程で形
成されたＳｉＯ2 膜８を弗酸水溶液でエッチングし除去
する。次いで、露出したシリコン基板１表面に膜厚１０
ｎｍの熱酸化膜９を形成する。一旦ＳｉＯ2 膜８を除去
し、再度酸化膜９を形成するのは、ボロンを選択性良く
イオン注入するために、イオン注入すべき領域表面のＳ
ｉＯ2 膜の膜厚を精密に制御する必要があるためであ
る。
【００４０】チャネルストップ層を形成すべき領域が露
出するようにレジスト膜１０のパターンを形成する。レ
ジスト膜１０とＳｉＮ膜３をマスクとして１８ｋｅＶで
ボロンを５×１０13ｃｍ-2イオン注入し、ボロン注入領
域１１ａを形成する。
出するようにレジスト膜１０のパターンを形成する。レ
ジスト膜１０とＳｉＮ膜３をマスクとして１８ｋｅＶで
ボロンを５×１０13ｃｍ-2イオン注入し、ボロン注入領
域１１ａを形成する。
【００４１】図２（Ｃ）に示すように、レジスト膜１０
を酸素プラズマ中でアッシングして除去し、約９００℃
でウェット酸化して膜厚３５０ｎｍのフィールド酸化膜
１２を形成する。このとき、シリコン基板表面のフィー
ルド酸化膜を形成すべき部分にはＳｉＮ膜が形成されて
いないため、比較的低温で所望の厚さのフィールド酸化
膜を形成することができる。このとき、ボロン注入領域
１１ａ中のボロンが拡散し、チャネルストップ層１１を
形成するが、比較的低温でフィールド酸化膜を形成する
ため、チャネルストップ層１１中の不純物の拡散距離は
短い。
を酸素プラズマ中でアッシングして除去し、約９００℃
でウェット酸化して膜厚３５０ｎｍのフィールド酸化膜
１２を形成する。このとき、シリコン基板表面のフィー
ルド酸化膜を形成すべき部分にはＳｉＮ膜が形成されて
いないため、比較的低温で所望の厚さのフィールド酸化
膜を形成することができる。このとき、ボロン注入領域
１１ａ中のボロンが拡散し、チャネルストップ層１１を
形成するが、比較的低温でフィールド酸化膜を形成する
ため、チャネルストップ層１１中の不純物の拡散距離は
短い。
【００４２】なお、ＳｉＮ膜３もわずかに酸化されるた
め、ＳｉＮ膜３表面のＳｉＯ2 膜９の膜厚が厚くなる
が、後工程に影響はない。次に、ＳｉＮ膜３等を除去し
て、ゲート絶縁膜、ゲート電極、ソース、ドレイン領域
等を形成してＭＯＳＦＥＴを形成する。
め、ＳｉＮ膜３表面のＳｉＯ2 膜９の膜厚が厚くなる
が、後工程に影響はない。次に、ＳｉＮ膜３等を除去し
て、ゲート絶縁膜、ゲート電極、ソース、ドレイン領域
等を形成してＭＯＳＦＥＴを形成する。
【００４３】図３は、フィールド酸化膜１２の端部近傍
の特徴的な部分を誇張して表した断面を示す。ＳｉＮ領
域５ａの下のシリコン基板１表面は、ＳｉＯ2 膜２を除
去後、図１（Ｃ）に示すように再度熱酸化して膜厚５ｎ
ｍのＳｉＯ2 膜４が形成される。シリコンの熱酸化膜
は、その厚さの半分強がシリコン中に入り込む形で形成
される。そのため、図１（Ｂ）に示すＳｉＯ2 膜２のエ
ッチング工程でＳｉＯ2膜２が残った部分と、ＳｉＯ2
膜２が除去されてＳｉＯ2 膜４が形成された部分との境
界には、シリコン基板１表面に数格子分の段差１４が発
生する。ＳｉＯ2膜４をさらに薄くしても少なくとも数
原子層分の段差は生じる。
の特徴的な部分を誇張して表した断面を示す。ＳｉＮ領
域５ａの下のシリコン基板１表面は、ＳｉＯ2 膜２を除
去後、図１（Ｃ）に示すように再度熱酸化して膜厚５ｎ
ｍのＳｉＯ2 膜４が形成される。シリコンの熱酸化膜
は、その厚さの半分強がシリコン中に入り込む形で形成
される。そのため、図１（Ｂ）に示すＳｉＯ2 膜２のエ
ッチング工程でＳｉＯ2膜２が残った部分と、ＳｉＯ2
膜２が除去されてＳｉＯ2 膜４が形成された部分との境
界には、シリコン基板１表面に数格子分の段差１４が発
生する。ＳｉＯ2膜４をさらに薄くしても少なくとも数
原子層分の段差は生じる。
【００４４】従って、ゲート絶縁膜形成のため、ＳｉＮ
膜３、ＳｉＯ2 膜２等を除去した時点で、シリコン基板
１表面にはフィールド酸化膜１２との境界部分の近傍に
段差１４が存在することになる。しかし、この段差は、
素子特性上悪影響はない。
膜３、ＳｉＯ2 膜２等を除去した時点で、シリコン基板
１表面にはフィールド酸化膜１２との境界部分の近傍に
段差１４が存在することになる。しかし、この段差は、
素子特性上悪影響はない。
【００４５】また、フィールド酸化膜を約９００℃とい
う比較的低温で形成するため、酸化過程においてフィー
ルド酸化膜は軟化していない。そのため、ＳｉＮ膜３の
端部の下に形成されたフィールド酸化膜がＳｉＮ膜３を
押し上げ酸素が透過しやすくするため、わずかにバーズ
ビーク１２ａが形成される。ただし、ＳｉＮ膜３の端部
には、ＳｉＮ領域５ａが残されており、その直下のＳｉ
Ｏ2 膜４は非常に薄いため、バーズビークは半導体装置
作製上問題になるほど大きくはならない。
う比較的低温で形成するため、酸化過程においてフィー
ルド酸化膜は軟化していない。そのため、ＳｉＮ膜３の
端部の下に形成されたフィールド酸化膜がＳｉＮ膜３を
押し上げ酸素が透過しやすくするため、わずかにバーズ
ビーク１２ａが形成される。ただし、ＳｉＮ膜３の端部
には、ＳｉＮ領域５ａが残されており、その直下のＳｉ
Ｏ2 膜４は非常に薄いため、バーズビークは半導体装置
作製上問題になるほど大きくはならない。
【００４６】図４は、１０００℃以上でフィールド酸化
膜を形成した場合と、９００℃以下で形成した場合のフ
ィールド酸化膜端部の形状を示す。なお、シリコン酸化
膜の軟化点は９５０℃付近である。図４（Ａ）、（Ｂ）
は、１０００℃以上で酸化した場合、図４（Ｃ）、
（Ｄ）は９００℃で酸化した場合を示す。また、図４
（Ａ）、（Ｃ）は、フィールド酸化膜端部近傍の断面
図、図４（Ｂ）、（Ｄ）はフィールド酸化膜端部近傍の
平面図を示す。
膜を形成した場合と、９００℃以下で形成した場合のフ
ィールド酸化膜端部の形状を示す。なお、シリコン酸化
膜の軟化点は９５０℃付近である。図４（Ａ）、（Ｂ）
は、１０００℃以上で酸化した場合、図４（Ｃ）、
（Ｄ）は９００℃で酸化した場合を示す。また、図４
（Ａ）、（Ｃ）は、フィールド酸化膜端部近傍の断面
図、図４（Ｂ）、（Ｄ）はフィールド酸化膜端部近傍の
平面図を示す。
【００４７】図４（Ａ）に示すように、１０００℃以上
で酸化を行う場合には、酸化過程ではＳｉＯ2 の軟化点
以上になっているため、ＳｉＮ膜２２ａ端部の下にもぐ
り込んで形成されたＳｉＯ2 膜２３ａはＳｉＮ膜２２ａ
を押し上げない。
で酸化を行う場合には、酸化過程ではＳｉＯ2 の軟化点
以上になっているため、ＳｉＮ膜２２ａ端部の下にもぐ
り込んで形成されたＳｉＯ2 膜２３ａはＳｉＮ膜２２ａ
を押し上げない。
【００４８】従って、図４（Ｂ）に示すように、ＳｉＮ
膜２２ａが長方形にパターニングして形成されている場
合、長辺部と短辺部からのフィールド酸化膜２３ａのも
ぐり込みの長さは、比較的差がない。例えば、短辺部の
長さＬ１が１μｍ、長辺部の長さＬ２が５μｍのとき、
膜厚約３５０ｎｍのフィールド酸化膜を形成すると、短
辺部からのもぐり込みの長さＤ１は、約０．２μｍ、長
辺部からのもぐり込みの長さＤ２は約０．０７〜０．１
μｍである。
膜２２ａが長方形にパターニングして形成されている場
合、長辺部と短辺部からのフィールド酸化膜２３ａのも
ぐり込みの長さは、比較的差がない。例えば、短辺部の
長さＬ１が１μｍ、長辺部の長さＬ２が５μｍのとき、
膜厚約３５０ｎｍのフィールド酸化膜を形成すると、短
辺部からのもぐり込みの長さＤ１は、約０．２μｍ、長
辺部からのもぐり込みの長さＤ２は約０．０７〜０．１
μｍである。
【００４９】図３に示す段差１４は、ＳｉＮ膜２２ａの
端部から約０．１μｍ内側に形成されるため、フィール
ド酸化膜２３ａの端部は段差１４とほぼ同じ位置かまた
は外側に位置する。
端部から約０．１μｍ内側に形成されるため、フィール
ド酸化膜２３ａの端部は段差１４とほぼ同じ位置かまた
は外側に位置する。
【００５０】図４（Ｃ）に示すように、９００℃で酸化
を行う場合には、酸化過程ではＳｉＯ2 が軟化していな
いため、上述のようにＳｉＮ膜２２ｂ端部の下にもぐり
込んだＳｉＯ2 膜２３ｂがＳｉＮ膜２２ｂを押し上げ
る。
を行う場合には、酸化過程ではＳｉＯ2 が軟化していな
いため、上述のようにＳｉＮ膜２２ｂ端部の下にもぐり
込んだＳｉＯ2 膜２３ｂがＳｉＮ膜２２ｂを押し上げ
る。
【００５１】従って、図４（Ｄ）に示すように、ＳｉＮ
膜２２ｂが長方形にパターニングして形成されている場
合、短辺部からのフィールド酸化膜２３ｂのもぐり込み
の長さＤ１は、長辺部からのもぐり込みの長さＤ２に比
較して長くなる。例えば、短辺部の長さＬ１が１μｍ、
長辺部の長さＬ２が５μｍのとき、膜厚約３５０ｎｍの
フィールド酸化膜を形成すると、長辺部からのもぐり込
みの長さＤ２が約０．０５μｍであるのに対し、短辺部
からのもぐり込みの長さＤ１は約０．５μｍである。
膜２２ｂが長方形にパターニングして形成されている場
合、短辺部からのフィールド酸化膜２３ｂのもぐり込み
の長さＤ１は、長辺部からのもぐり込みの長さＤ２に比
較して長くなる。例えば、短辺部の長さＬ１が１μｍ、
長辺部の長さＬ２が５μｍのとき、膜厚約３５０ｎｍの
フィールド酸化膜を形成すると、長辺部からのもぐり込
みの長さＤ２が約０．０５μｍであるのに対し、短辺部
からのもぐり込みの長さＤ１は約０．５μｍである。
【００５２】従って、この場合は、フィールド酸化膜２
３ｂの端部は、長辺部においては段差１４の外側に、短
辺部においては内側に位置する。なお、このもぐり込み
の長さは、矩形の一辺の長さ、フィールド酸化膜の厚さ
等によって変動するが、短辺の長さが約１μｍ程度、長
辺の長さが約５μｍ程度の場合には、短辺部からのもぐ
り込みの長さは、長辺部からのもぐり込みの長さの約５
倍以上である。
３ｂの端部は、長辺部においては段差１４の外側に、短
辺部においては内側に位置する。なお、このもぐり込み
の長さは、矩形の一辺の長さ、フィールド酸化膜の厚さ
等によって変動するが、短辺の長さが約１μｍ程度、長
辺の長さが約５μｍ程度の場合には、短辺部からのもぐ
り込みの長さは、長辺部からのもぐり込みの長さの約５
倍以上である。
【００５３】また、ＳｉＮ膜はフィールド酸化工程の後
除去するが、その痕跡は残る。ＳｉＮ膜痕跡からフィー
ルド酸化膜端部までの距離を測定し、矩形パターンの長
辺、短辺でそれらの比を算出することによりフィールド
酸化の温度を知ることができる。
除去するが、その痕跡は残る。ＳｉＮ膜痕跡からフィー
ルド酸化膜端部までの距離を測定し、矩形パターンの長
辺、短辺でそれらの比を算出することによりフィールド
酸化の温度を知ることができる。
【００５４】次に、本発明の実施例によるフィールド酸
化膜形成方法をＤＲＡＭに適用した例について説明す
る。図５はＤＲＡＭの平面図、図６は鎖線Ａ−Ａに沿う
断面図を示す。
化膜形成方法をＤＲＡＭに適用した例について説明す
る。図５はＤＲＡＭの平面図、図６は鎖線Ａ−Ａに沿う
断面図を示す。
【００５５】図６に示すように、ｐ形シリコン基板３０
の表面に、本発明の実施例による方法でフィールド酸化
膜３１が形成され、活性領域３２が画定されている。活
性領域３２には、ｎ+ 型のソース領域Ｓとドレイン領域
Ｄ、ゲート絶縁膜３５及びゲート絶縁膜３５上に設けら
れたゲート電極からなるｎチャネルＭＯＳトランジスタ
が形成されている。
の表面に、本発明の実施例による方法でフィールド酸化
膜３１が形成され、活性領域３２が画定されている。活
性領域３２には、ｎ+ 型のソース領域Ｓとドレイン領域
Ｄ、ゲート絶縁膜３５及びゲート絶縁膜３５上に設けら
れたゲート電極からなるｎチャネルＭＯＳトランジスタ
が形成されている。
【００５６】図５に示すように、ゲート電極は、図の上
下方向に延びるワードラインＷＬと一体化して形成され
ている。図６に示すように、ソース領域Ｓは、ワードラ
インＷＬを覆う絶縁膜３６及びゲート絶縁膜３５に形成
されたビットラインコンタクトホール３３を介して、図
５の左右方向に延びるビットラインＢＬに接続されてい
る。
下方向に延びるワードラインＷＬと一体化して形成され
ている。図６に示すように、ソース領域Ｓは、ワードラ
インＷＬを覆う絶縁膜３６及びゲート絶縁膜３５に形成
されたビットラインコンタクトホール３３を介して、図
５の左右方向に延びるビットラインＢＬに接続されてい
る。
【００５７】ビットラインＢＬ及び絶縁膜３６上には、
絶縁膜３７、３８が積層されている。ドレイン領域Ｄに
は、ゲート絶縁膜３５、絶縁膜３６、３７、３８に設け
られたストレージコンタクトホール３４を介してストレ
ージ電極３９が接続されている。ストレージ電極３９
は、ストレージコンタクトホール３４から上方に延びた
円筒状の軸部分、及び軸部分から基板表面と平行な平面
にほぼ沿うように張り出した３枚の羽根状部分から構成
される。
絶縁膜３７、３８が積層されている。ドレイン領域Ｄに
は、ゲート絶縁膜３５、絶縁膜３６、３７、３８に設け
られたストレージコンタクトホール３４を介してストレ
ージ電極３９が接続されている。ストレージ電極３９
は、ストレージコンタクトホール３４から上方に延びた
円筒状の軸部分、及び軸部分から基板表面と平行な平面
にほぼ沿うように張り出した３枚の羽根状部分から構成
される。
【００５８】ストレージ電極３９表面を覆うように誘電
体膜４１が形成され、誘電体膜４１表面上にはセルプレ
ート４０が形成されている。ストレージ電極３９を上記
のような構造にすることにより、ストレージ電極３９と
セルプレート４０との界面の面積を大きくすることがで
きる。これにより、ストレージ電極３９（すなわちドレ
イン領域Ｄ）とセルプレート４０との間の静電容量を大
きくすることができる。
体膜４１が形成され、誘電体膜４１表面上にはセルプレ
ート４０が形成されている。ストレージ電極３９を上記
のような構造にすることにより、ストレージ電極３９と
セルプレート４０との界面の面積を大きくすることがで
きる。これにより、ストレージ電極３９（すなわちドレ
イン領域Ｄ）とセルプレート４０との間の静電容量を大
きくすることができる。
【００５９】図５に示すように、ビットラインＢＬとワ
ードラインＷＬは、互いに直交するように格子状に形成
されている。また、活性領域は、一端がビットラインＢ
Ｌ下に位置し、他端がビットラインＢＬ下の一端とワー
ドラインＷＬを挟んで隣接する格子の隙間部分に位置す
るように形成される。従って、活性領域３２は、ビット
ラインＢＬ、ワードラインＷＬ双方に対して斜めの一組
の辺を有する平行四辺形を含むように形成される。
ードラインＷＬは、互いに直交するように格子状に形成
されている。また、活性領域は、一端がビットラインＢ
Ｌ下に位置し、他端がビットラインＢＬ下の一端とワー
ドラインＷＬを挟んで隣接する格子の隙間部分に位置す
るように形成される。従って、活性領域３２は、ビット
ラインＢＬ、ワードラインＷＬ双方に対して斜めの一組
の辺を有する平行四辺形を含むように形成される。
【００６０】また、図５に示すように２つの平行四辺形
を組み合わせた形状にしてもよい。このように、フィー
ルド酸化膜に囲まれた活性領域の形状は長方形に限ら
ず、平行四辺形またはそれらの組み合わせ、あるいはそ
の他の形状であってもよい。
を組み合わせた形状にしてもよい。このように、フィー
ルド酸化膜に囲まれた活性領域の形状は長方形に限ら
ず、平行四辺形またはそれらの組み合わせ、あるいはそ
の他の形状であってもよい。
【００６１】なお、図５、図６では、本発明の実施例に
よるフィールド酸化膜形成方法をＤＲＡＭに適用する場
合について説明したが、その他の半導体装置に適用する
こともできる。例えば、ＳＲＡＭ、論理ＩＣ等にも適用
可能である。
よるフィールド酸化膜形成方法をＤＲＡＭに適用する場
合について説明したが、その他の半導体装置に適用する
こともできる。例えば、ＳＲＡＭ、論理ＩＣ等にも適用
可能である。
【００６２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００６３】
【発明の効果】以上説明したように、本発明によれば、
実質的な工程増を伴うことなく、微細な素子分離が可能
になる。
実質的な工程増を伴うことなく、微細な素子分離が可能
になる。
【図１】本発明の実施例によるフィールド酸化膜作製方
法を説明するための基板断面図である。
法を説明するための基板断面図である。
【図２】本発明の実施例によるフィールド酸化膜作製方
法を説明するための基板断面図である。
法を説明するための基板断面図である。
【図３】本発明の実施例によって作製したフィールド酸
化膜端部の拡大断面図である。
化膜端部の拡大断面図である。
【図４】ＳｉＯ2 の軟化点以上及び軟化点以下で作製し
たフィールド酸化膜の端部の形状を説明するための、基
板断面図及び平面図である。
たフィールド酸化膜の端部の形状を説明するための、基
板断面図及び平面図である。
【図５】本発明の実施例によるフィールド酸化膜端作製
方法によって作製したＤＲＡＭの平面図である。
方法によって作製したＤＲＡＭの平面図である。
【図６】本発明の実施例によるフィールド酸化膜端作製
方法によって作製したＤＲＡＭの断面図である。
方法によって作製したＤＲＡＭの断面図である。
【図７】従来例によるフィールド酸化膜作製方法を説明
するための基板断面図である。
するための基板断面図である。
１ シリコン基板 ２ ＳｉＯ2 膜 ３ ＳｉＮ膜 ４ ＳｉＯ2 膜 ５ ＳｉＮ膜 ５ａ ＳｉＮ領域 ６ レジスト膜 ７ ｐ型ウェル ７ａ ボロン注入領域 ８、９ ＳｉＯ2 膜 １０ レジスト膜 １１ チャネルストップ層 １１ａ ボロン注入領域 １２ フィールド酸化膜 １２ａ バーズビーク １３ 空洞 １４ 段差 ２２ａ、２２ｂ ＳｉＮ膜 ２３ａ、２３ｂ フィールド酸化膜 ３０ シリコン基板 ３１ フィールド酸化膜 ３２ 活性領域 ３３ ビットラインコンタクトホール ３４ ストレージコンタクトホール ３５ ゲート絶縁膜 ３６、３７、３８ 絶縁膜 ３９ ストレージ電極 ４０ セルプレート ４１ 誘電体膜 １００ シリコン基板 １０１ ＳｉＯ2 膜 １０２ ＳｉＮ膜 １０２ａ 庇 １０３ 空洞 １０４ ＳｉＯ2 膜 １０５ ＳｉＮ膜 １０５ａ ＳｉＮ領域 １０６ フィールド酸化膜 １０７ ＳｉＯ2 膜 １０８ チャネルストップ層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/318 Ｍ 7352−4Ｍ 21/76 27/08 ３３１ Ｂ 9170−4Ｍ 21/8242 27/108 Ｈ０１Ｌ 21/76 Ｓ 7210−4Ｍ 27/10 ３２５ Ｓ
Claims (7)
- 【請求項１】 半導体基板（１）表面に第１の酸化膜
（２）を形成し、その表面に所定の形状にパターニング
した第１の窒化膜（３）を形成する第１工程と、 前記第１の窒化膜をマスクとして前記第１の酸化膜を等
方的にエッチングし、前記半導体基板表面の一部を露出
させるとともに、前記第１の窒化膜の端部直下に空洞
（１３）を形成する第２工程と、 少なくとも、前記半導体基板の第１の窒化膜外に露出し
た表面及び前記空洞の内面に前記第１の酸化膜よりも薄
い第２の酸化膜（４）を形成する第３工程と、 少なくとも、前記基板上に窒化膜を堆積することによ
り、前記第２の酸化膜の表面のうち前記空洞の内面以外
の部分に第２の窒化膜（５）を形成すると共に、前記空
洞の内部を窒化物で充填し窒化物領域（５ａ）を形成す
る第４工程と、 露出されている前記第２の窒化膜を乾燥酸素雰囲気中で
熱酸化し、前記第２の酸化膜を含む第３の酸化膜（８）
に変換する第５工程と、 前記第５工程の酸化温度よりも低温で、前記第１の窒化
膜に覆われていない前記半導体基板表面を熱酸化し、フ
ィールド酸化膜（１２）を形成する第６工程とを含む半
導体装置の製造方法。 - 【請求項２】 前記第４工程と第５工程の間に、前記基
板表面の所定の領域を露出させるようにレジスト膜
（６）のパターンを形成し、前記第１の窒化膜を貫通し
て第１の不純物をイオン注入する工程を含む請求項１記
載の半導体装置の製造方法。 - 【請求項３】 前記第５工程は、さらに、前記第３の酸
化膜形成後、前記基板を所定時間、所定温度に維持し、
前記第１の不純物を前記半導体基板中に拡散させる拡散
工程を含む請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記第５工程と第６工程の間に、さら
に、前記第３の酸化膜を除去する第３の酸化膜エッチン
グ工程と、 露出した前記半導体基板表面に前記第３の酸化膜よりも
薄い第４の酸化膜（９）を形成する工程を含む請求項１
〜３のいずれかに記載の半導体装置の製造方法。 - 【請求項５】 さらに、前記第４の酸化膜を形成後、前
記第１の窒化膜をマスクとして所定の領域に不純物をイ
オン注入しチャネルストップ層（１１）を形成する工程
を含む請求項４記載の半導体装置の製造方法。 - 【請求項６】 半導体基板表面のうちフィールド酸化膜
（１２）に囲まれた一方向に長い所定領域に半導体素子
を形成する半導体装置において、 前記半導体基板表面は前記所定領域の周辺部に、深さが
数原子層以上の段差（１４）を有し、 前記フィールド酸化膜と前記所定領域との境界線は、前
記所定領域の長軸方向では前記段差の外側であり、短軸
方向では内側である半導体装置。 - 【請求項７】 半導体基板表面のフィールド酸化膜に囲
まれた活性領域に半導体素子を形成する半導体装置にお
いて、 前記活性領域が長辺と短辺とを有し、 前記長辺におけるフィールド酸化用マスク痕跡からフィ
ールド酸化膜端部までの距離（Ｄ２）に対する前記短辺
におけるフィールド酸化用マスク痕跡からフィールド酸
化膜端部までの距離（Ｄ１）の比（Ｄ１／Ｄ２）が約５
以上である半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5313849A JPH07169759A (ja) | 1993-12-14 | 1993-12-14 | 半導体装置の製造方法と半導体装置 |
| US08/304,477 US5453397A (en) | 1993-12-14 | 1994-09-12 | Manufacture of semiconductor device with field oxide |
| US08/462,871 US5561314A (en) | 1993-12-14 | 1995-06-05 | Manufacture of semiconductor device with field oxide |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5313849A JPH07169759A (ja) | 1993-12-14 | 1993-12-14 | 半導体装置の製造方法と半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169759A true JPH07169759A (ja) | 1995-07-04 |
Family
ID=18046255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5313849A Withdrawn JPH07169759A (ja) | 1993-12-14 | 1993-12-14 | 半導体装置の製造方法と半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5453397A (ja) |
| JP (1) | JPH07169759A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897202A (ja) * | 1994-09-22 | 1996-04-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5612248A (en) * | 1995-10-11 | 1997-03-18 | Micron Technology, Inc. | Method for forming field oxide or other insulators during the formation of a semiconductor device |
| KR100198624B1 (ko) * | 1995-12-20 | 1999-06-15 | 구본준 | 반도체 소자의 제조방법 |
| KR100361763B1 (ko) * | 1995-12-22 | 2003-02-11 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막제조방법 |
| US6071793A (en) * | 1998-02-02 | 2000-06-06 | Chartered Semiconductor Manufacturing Ltd. | Locos mask for suppression of narrow space field oxide thinning and oxide punch through effect |
| DE19842704C2 (de) * | 1998-09-17 | 2002-03-28 | Infineon Technologies Ag | Herstellverfahren für einen Kondensator mit einem Hoch-epsilon-Dielektrikum oder einem Ferroelektrikum nach dem Fin-Stack-Prinzip unter Einsatz einer Negativform |
| US6054344A (en) * | 1998-10-30 | 2000-04-25 | Taiwan Semiconductor Manufacturing Company | OTP (open trigger path) latchup scheme using buried-diode for sub-quarter micron transistors |
| US6258641B1 (en) | 1999-02-05 | 2001-07-10 | Taiwan Semiconductor Manufacturing Company | OTP (open trigger path) latchup scheme using triple and buried well for sub-quarter micron transistors |
| US6818495B1 (en) * | 1999-06-04 | 2004-11-16 | Min-Hsiung Chiang | Method for forming high purity silicon oxide field oxide isolation region |
| US6352908B1 (en) * | 2000-03-03 | 2002-03-05 | Mosel Vitelic, Inc. | Method for reducing nitride residue in a LOCOS isolation area |
| US6541295B1 (en) * | 2002-05-20 | 2003-04-01 | The United States As Represented By The Secretary Of The Air Force | Method of fabricating a whispering gallery mode resonator using CVD EPI and a bonded silicon wafer |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4295266A (en) * | 1980-06-30 | 1981-10-20 | Rca Corporation | Method of manufacturing bulk CMOS integrated circuits |
| US5214304A (en) * | 1988-02-17 | 1993-05-25 | Fujitsu Limited | Semiconductor device |
| US5151381A (en) * | 1989-11-15 | 1992-09-29 | Advanced Micro Devices, Inc. | Method for local oxidation of silicon employing two oxidation steps |
| EP0518418A1 (en) * | 1991-06-10 | 1992-12-16 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device whereby field oxide regions are formed in a surface of a silicon body through oxidation |
| US5369052A (en) * | 1993-12-06 | 1994-11-29 | Motorola, Inc. | Method of forming dual field oxide isolation |
-
1993
- 1993-12-14 JP JP5313849A patent/JPH07169759A/ja not_active Withdrawn
-
1994
- 1994-09-12 US US08/304,477 patent/US5453397A/en not_active Expired - Fee Related
-
1995
- 1995-06-05 US US08/462,871 patent/US5561314A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5453397A (en) | 1995-09-26 |
| US5561314A (en) | 1996-10-01 |
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|---|---|---|---|
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