JPS6150371A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPS6150371A JPS6150371A JP17273184A JP17273184A JPS6150371A JP S6150371 A JPS6150371 A JP S6150371A JP 17273184 A JP17273184 A JP 17273184A JP 17273184 A JP17273184 A JP 17273184A JP S6150371 A JPS6150371 A JP S6150371A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置及びその製造方法に関し、特に
ＥＰＲＯＭデバイスに使用されるものである。
ＥＰＲＯＭデバイスに使用されるものである。
一般に、ＥＰＲＯＭデバイスにおいては、セルトランジ
スタのフローティングゲートは第１層の多結晶シリコン
膜で、コントロールゲートは第２層の多結晶シリコン膜
で、また周辺トランジスタのゲート電極は第２層の多結
晶シリコン膜でそれ１ ぞれ構成されている
。このようなＥＰＲＯＭデバイスの高速化を図るために
は、従来第２図（ａ）〜（ｆ）に示すような方法により
セルｉ・ランジスタのコントロールゲート（ワードライ
ン）及び周辺トランジスタのゲート電極の表面領域をセ
ルファラインで金属シリサイド膜に変換することにより
、これらを低抵抗化する手法が採用されている。
スタのフローティングゲートは第１層の多結晶シリコン
膜で、コントロールゲートは第２層の多結晶シリコン膜
で、また周辺トランジスタのゲート電極は第２層の多結
晶シリコン膜でそれ１ ぞれ構成されている
。このようなＥＰＲＯＭデバイスの高速化を図るために
は、従来第２図（ａ）〜（ｆ）に示すような方法により
セルｉ・ランジスタのコントロールゲート（ワードライ
ン）及び周辺トランジスタのゲート電極の表面領域をセ
ルファラインで金属シリサイド膜に変換することにより
、これらを低抵抗化する手法が採用されている。
なお、第２図（ａ）〜（ｆ）においては左側にメモリセ
ル部を右側に周辺部をそれぞれ示す。
ル部を右側に周辺部をそれぞれ示す。
まず、Ｐ−シリコン基板１表面に図示しないフィールド
酸化膜を形成した後、熱酸化を行ない、セルトランジス
タの第１のゲート酸化膜どなる熱酸化膜２を形成し、更
に全面にフローティングゲートとなる第１の多結晶シリ
コン１１３を堆積する。
酸化膜を形成した後、熱酸化を行ない、セルトランジス
タの第１のゲート酸化膜どなる熱酸化膜２を形成し、更
に全面にフローティングゲートとなる第１の多結晶シリ
コン１１３を堆積する。
次に、周辺部の第１の多結晶シリコン族３及び熱酸化膜
２を選択的に順次エツチングする（第２図（ａ）図示）
。つづいて、熱酸化を行ない、周辺トランジスタのゲー
ト酸化膜となる熱酸化ｌＩ４を形成する。これと同時に
メモリセル部の第１の多結晶シリコン膜３の表面も酸化
され、セルトランジスタの第２のゲート酸化膜となる多
結晶シリコン酸化１１５が形成される。つづいて、全面
にセルトランジスタのコントロールゲート及び周辺トラ
ンジスタのゲート電極となる第２の多結晶シリコン族６
を堆積し、更に全面に窒化シリコン膜７を堆積する（同
図（ｂ）図示）。つづいて、周辺トランジスタ領域の窒
化シリコン膜７及び第２の多結晶シリコン膜６を選択的
に順次パターニングして周辺トランジスタのゲート電極
８及びその上の窒化シリコン膜パターン９を形成する（
同図（Ｃ）図示）。つづいて、メモリセル部の窒化シリ
コン膜７、第２の多結晶シリコン膜６、多結晶シリコン
酸化！！！５及び第１の多結晶シリコン膜３を選択的に
順次パターニングして７０−ティングゲート１０、第２
のゲート酸化ＩＩ！１１、コントロールゲート１２及び
その上の窒化シリコン躾パターン１３を形成する（同図
（ｄ）図示）。つづいて、ＡＳをイオン注入する。つづ
いて、熱酸化を行ない、メモリセル部の７０−テイング
グート１０１コントロールゲート１２及び周辺部のゲー
ト電極８の露出面に熱酸化膜１４を形成するとともにＮ
＋型ソース、ドレイン領域１５．１６．１７．１８を形
成する（同図（ｅ）図示）。つづいて、窒化シリコン膜
パターン９及び１３をエツチングした後、全面にＴｉを
堆積し、熱処理を行なうことによりセルトランジスタの
コントロールゲート１２及び周辺トランジスタのゲート
電極８の表面領域をＴｉ３ｉ２膜１９．１９に変換する
（同図（ｆ）図示）。
２を選択的に順次エツチングする（第２図（ａ）図示）
。つづいて、熱酸化を行ない、周辺トランジスタのゲー
ト酸化膜となる熱酸化ｌＩ４を形成する。これと同時に
メモリセル部の第１の多結晶シリコン膜３の表面も酸化
され、セルトランジスタの第２のゲート酸化膜となる多
結晶シリコン酸化１１５が形成される。つづいて、全面
にセルトランジスタのコントロールゲート及び周辺トラ
ンジスタのゲート電極となる第２の多結晶シリコン族６
を堆積し、更に全面に窒化シリコン膜７を堆積する（同
図（ｂ）図示）。つづいて、周辺トランジスタ領域の窒
化シリコン膜７及び第２の多結晶シリコン膜６を選択的
に順次パターニングして周辺トランジスタのゲート電極
８及びその上の窒化シリコン膜パターン９を形成する（
同図（Ｃ）図示）。つづいて、メモリセル部の窒化シリ
コン膜７、第２の多結晶シリコン膜６、多結晶シリコン
酸化！！！５及び第１の多結晶シリコン膜３を選択的に
順次パターニングして７０−ティングゲート１０、第２
のゲート酸化ＩＩ！１１、コントロールゲート１２及び
その上の窒化シリコン躾パターン１３を形成する（同図
（ｄ）図示）。つづいて、ＡＳをイオン注入する。つづ
いて、熱酸化を行ない、メモリセル部の７０−テイング
グート１０１コントロールゲート１２及び周辺部のゲー
ト電極８の露出面に熱酸化膜１４を形成するとともにＮ
＋型ソース、ドレイン領域１５．１６．１７．１８を形
成する（同図（ｅ）図示）。つづいて、窒化シリコン膜
パターン９及び１３をエツチングした後、全面にＴｉを
堆積し、熱処理を行なうことによりセルトランジスタの
コントロールゲート１２及び周辺トランジスタのゲート
電極８の表面領域をＴｉ３ｉ２膜１９．１９に変換する
（同図（ｆ）図示）。
このようにしてセルトランジスタのコン］・ロールゲー
ト（ワードライン）及び周辺トランジスタのゲート電極
を低抵抗化することができ、ＥＰＲＯＭの高速化を達成
することができる。
ト（ワードライン）及び周辺トランジスタのゲート電極
を低抵抗化することができ、ＥＰＲＯＭの高速化を達成
することができる。
上述した従来の方法では、セルトランジスタのコントロ
ールゲート及び周辺トランジスタのゲート電極を第２層
の多結晶シリコン膜で形成しているので、第２図（ｂ）
の工程で周辺トランジスタのゲート酸化膜４を形成する
際、セルトランジスタのフローティングゲートとなる第
１の多結晶シリコン膜３表面に第２のゲート酸化膜とな
る多結晶シリコン酸化膜５が同時に形成される。このた
め、多結晶シリコン酸化膜５の膜厚を独立して制御する
ことができず、メモリセルの書込み特性、保持特性を任
意の特性に設計することが極めて困対となる。
ールゲート及び周辺トランジスタのゲート電極を第２層
の多結晶シリコン膜で形成しているので、第２図（ｂ）
の工程で周辺トランジスタのゲート酸化膜４を形成する
際、セルトランジスタのフローティングゲートとなる第
１の多結晶シリコン膜３表面に第２のゲート酸化膜とな
る多結晶シリコン酸化膜５が同時に形成される。このた
め、多結晶シリコン酸化膜５の膜厚を独立して制御する
ことができず、メモリセルの書込み特性、保持特性を任
意の特性に設計することが極めて困対となる。
Ｃ発明の目的〕
本発明は上記事情に鑑みてなされたものであり、高速動
作が可能で、しかもセル特性を任意に設計することので
きる高性能のＥＰＲＯＭ等の半導体記憶装置及びそのよ
うな半導体記憶装置を簡便に製造し得る方法を提供しよ
うとするものである。
作が可能で、しかもセル特性を任意に設計することので
きる高性能のＥＰＲＯＭ等の半導体記憶装置及びそのよ
うな半導体記憶装置を簡便に製造し得る方法を提供しよ
うとするものである。
本願第１の発明の半導体記憶装置は、第１導電型の半導
体基体上に第１のゲート酸化膜、フローティングゲート
、第２のゲート酸化膜及びコントロールゲートを順次積
層して形成し、これら積層体の両側方の基体表面に第２
導電型のソース、ドレイン領域を形成したメモリセル部
と、基体上にゲート酸化膜を介してゲート電極を形成し
、該グｉ ｌ”電極０両側方″）基体表面″
″第２導電型ｏ″−ス、ドレイン領域を形成した周辺部
とを有する半導体記憶装置において、前記コントロール
ゲートを第２の非単結晶シリコン膜で、前記周辺部のゲ
ート電極を第１の非単結晶シリコン膜でそれぞれ形成す
るとともにこれらの表面領域を金属シリサイド膜に変換
したことを特徴とするものである。
体基体上に第１のゲート酸化膜、フローティングゲート
、第２のゲート酸化膜及びコントロールゲートを順次積
層して形成し、これら積層体の両側方の基体表面に第２
導電型のソース、ドレイン領域を形成したメモリセル部
と、基体上にゲート酸化膜を介してゲート電極を形成し
、該グｉ ｌ”電極０両側方″）基体表面″
″第２導電型ｏ″−ス、ドレイン領域を形成した周辺部
とを有する半導体記憶装置において、前記コントロール
ゲートを第２の非単結晶シリコン膜で、前記周辺部のゲ
ート電極を第１の非単結晶シリコン膜でそれぞれ形成す
るとともにこれらの表面領域を金属シリサイド膜に変換
したことを特徴とするものである。
このような半導体記憶装置によれば、周辺トランジスタ
のゲート酸化膜とセルトランジスタの第２のゲート酸化
膜とがそれぞれ独立して形成されるので、セル特性を任
意に設計することができる。
のゲート酸化膜とセルトランジスタの第２のゲート酸化
膜とがそれぞれ独立して形成されるので、セル特性を任
意に設計することができる。
また、本願第２の発明の半導体記憶装置の製造方法は、
第１導電型の半導体基体上に第１の酸化膜、第１の非単
結晶シリコン膜及び第１の窒化膜を順次堆積する工程と
、メモリセル部の前記第１の窒化膜を選択的に除去する
工程と、メモリセル部で露出している前記第１の非単結
晶シリコン膜の表面に第２の酸化膜を形成する工程と、
全面に第２の非単結晶シリコン膜及び第２の窒化膜を順
次堆積する工程と、周辺部の第２の窒化膜及び第２の非
単結晶シリコン躾を選択的に除去する工程と、周辺部の
第１の窒化膜及び第１の非単結晶シリコン膜を選択的に
順次パターニングして周辺トランジスタのゲート電極及
びその上の第１の窒化シリコン膜パターンを形成する工
程と、メモリセル部の第２の窒化膜、第２の非単結晶シ
リコン膜、第２の酸化膜及び第１の非単結晶シリコン膜
を選択的に順次パターニングしてフローティングゲート
、第２のゲート酸化膜、コントロールゲート及びその上
の第２の窒化膜パターンを形成する工程と、第２導電型
の不純物をイオン注入することにより第２導電型のソー
ス、ドレイン領域を形成する工程と、前記フローティン
グゲート、コントロールゲート及び周辺トランジスタの
ゲート電極の露出面に熱酸化膜を形成する工程と、前記
第１及び第２の窒化膜パターンを除去する工程と、全面
に金属を堆積した後、熱処理を行なうことによりコント
ロールゲート及び周辺トランジスタのゲート電極の表面
領域を金属シリサイド膜に変換する工程とを具備したこ
とを特徴とするものである。
第１導電型の半導体基体上に第１の酸化膜、第１の非単
結晶シリコン膜及び第１の窒化膜を順次堆積する工程と
、メモリセル部の前記第１の窒化膜を選択的に除去する
工程と、メモリセル部で露出している前記第１の非単結
晶シリコン膜の表面に第２の酸化膜を形成する工程と、
全面に第２の非単結晶シリコン膜及び第２の窒化膜を順
次堆積する工程と、周辺部の第２の窒化膜及び第２の非
単結晶シリコン躾を選択的に除去する工程と、周辺部の
第１の窒化膜及び第１の非単結晶シリコン膜を選択的に
順次パターニングして周辺トランジスタのゲート電極及
びその上の第１の窒化シリコン膜パターンを形成する工
程と、メモリセル部の第２の窒化膜、第２の非単結晶シ
リコン膜、第２の酸化膜及び第１の非単結晶シリコン膜
を選択的に順次パターニングしてフローティングゲート
、第２のゲート酸化膜、コントロールゲート及びその上
の第２の窒化膜パターンを形成する工程と、第２導電型
の不純物をイオン注入することにより第２導電型のソー
ス、ドレイン領域を形成する工程と、前記フローティン
グゲート、コントロールゲート及び周辺トランジスタの
ゲート電極の露出面に熱酸化膜を形成する工程と、前記
第１及び第２の窒化膜パターンを除去する工程と、全面
に金属を堆積した後、熱処理を行なうことによりコント
ロールゲート及び周辺トランジスタのゲート電極の表面
領域を金属シリサイド膜に変換する工程とを具備したこ
とを特徴とするものである。
このような方法によれば、極めて簡便な工程で本願第１
の発明の半導体記憶装置を製造することができる。
の発明の半導体記憶装置を製造することができる。
以下、本発明の実施例を第１図（ａ）〜（ｆ）を参照し
て説明する。なお、第１図（ａ）〜（ｆ）においては左
側にはメモリセル部を、右側には周辺部をそれぞれ示す
。
て説明する。なお、第１図（ａ）〜（ｆ）においては左
側にはメモリセル部を、右側には周辺部をそれぞれ示す
。
まず、比抵抗１０Ω−αのＰ−型シリコン基板２１上に
膜厚３００人のセルトランジスタの第１のゲート酸化膜
及び周辺トランジスタのゲート酸化膜となる熱酸化ｊｌ
ｌ（第１の酸化膜）２２を形成した後、全面にセルトラ
ンジスタのフローティングゲート及び周辺トランジスタ
のゲート電極となる膜厚０．４譚の第１の多結晶シリコ
ン８２３を堆積し、例えばＰＯＣｃ！、３を拡散源とし
て第１の多結晶シリコン１！２３にリンをドープする。
膜厚３００人のセルトランジスタの第１のゲート酸化膜
及び周辺トランジスタのゲート酸化膜となる熱酸化ｊｌ
ｌ（第１の酸化膜）２２を形成した後、全面にセルトラ
ンジスタのフローティングゲート及び周辺トランジスタ
のゲート電極となる膜厚０．４譚の第１の多結晶シリコ
ン８２３を堆積し、例えばＰＯＣｃ！、３を拡散源とし
て第１の多結晶シリコン１！２３にリンをドープする。
次に、全面に膜厚ｏ、ｉ ７ｇの第１の窒化シリコン膜
２４を堆積した後、周辺部にホトレジストパターン２５
を形成し、これをマスクとしてＣＤＥ法によりメモリセ
ル部の第１の窒化シリコン２４を選択的にエツチングす
る（第１図（ａ）図示）。つづいて、前記ホトレジスト
パターン２５を除去した後、セル間の分離を行なうため
に第１の多結晶シリコン膜２３の一部を選択的にエツチ
ングする。つづいて、熱酸化を行ない、メモリセル部で
露出してい、る第１の多結晶シリコン１Ｉ２３の表面に
膜厚４００人の多結晶シリコン酸化膜（第２の酸化膜）
２６を形成する。つづいて、全面にセルトランジスタの
コントロールゲートとなる膜厚０．４譚の第２の多結晶
シリコン膜２７及び膜厚０．１ｕｒｒの第２の窒化シリ
コン膜２８を順次堆積する。つづいて、メモリセル部に
ホトレジストパターン２９を形成した後、これをマスク
としてＣＤＥ法により周辺部で露出している第２の窒化
シリコン＠２８及び第２の多結晶シリコン膜２７を選択
的に順次エツチングする（同図（ｂ）図示）。
２４を堆積した後、周辺部にホトレジストパターン２５
を形成し、これをマスクとしてＣＤＥ法によりメモリセ
ル部の第１の窒化シリコン２４を選択的にエツチングす
る（第１図（ａ）図示）。つづいて、前記ホトレジスト
パターン２５を除去した後、セル間の分離を行なうため
に第１の多結晶シリコン膜２３の一部を選択的にエツチ
ングする。つづいて、熱酸化を行ない、メモリセル部で
露出してい、る第１の多結晶シリコン１Ｉ２３の表面に
膜厚４００人の多結晶シリコン酸化膜（第２の酸化膜）
２６を形成する。つづいて、全面にセルトランジスタの
コントロールゲートとなる膜厚０．４譚の第２の多結晶
シリコン膜２７及び膜厚０．１ｕｒｒの第２の窒化シリ
コン膜２８を順次堆積する。つづいて、メモリセル部に
ホトレジストパターン２９を形成した後、これをマスク
としてＣＤＥ法により周辺部で露出している第２の窒化
シリコン＠２８及び第２の多結晶シリコン膜２７を選択
的に順次エツチングする（同図（ｂ）図示）。
次いで、前記ホトレジストパターン２９を除去した後、
周辺部の一部及びメモリセル部にホトレジストパターン
３ｏを形成する。つづいて、このホトレジストパターン
３０をマスクとしてＲＩＥｌ 法により周辺部
で露出している第１の窒化シリコン躾２４及び第１の多
結晶シリコン躾２３をパターニングし、周辺トランジス
タのゲート電極３１及びその上の第１の窒化シリコン躾
パターン３２を形成する（同図（Ｃ）図示）。つづいて
、前記ホトレジストパターン３０を除去する。つづいて
、メモリセル部の一部及び周辺部にホトレジストパター
ン３３を形成した後、これをマスクとしてＲＩＥ法によ
りメモリセル部で露出している第２の窒化シリコン膜２
８、第２の多結晶シリコンｌ１Ｉ２７、多結晶シリコン
酸化１Ｉ２６及び第１の多結晶シリコン１１１２３を順
次パターニングし、７０−ティングゲート３４、第２の
ゲート酸化１Ｉ３５、コントロールゲート３６及びその
上の第２の窒化シリコン膜パターン３７を形成する（同
図（ｄ）図示）。
周辺部の一部及びメモリセル部にホトレジストパターン
３ｏを形成する。つづいて、このホトレジストパターン
３０をマスクとしてＲＩＥｌ 法により周辺部
で露出している第１の窒化シリコン躾２４及び第１の多
結晶シリコン躾２３をパターニングし、周辺トランジス
タのゲート電極３１及びその上の第１の窒化シリコン躾
パターン３２を形成する（同図（Ｃ）図示）。つづいて
、前記ホトレジストパターン３０を除去する。つづいて
、メモリセル部の一部及び周辺部にホトレジストパター
ン３３を形成した後、これをマスクとしてＲＩＥ法によ
りメモリセル部で露出している第２の窒化シリコン膜２
８、第２の多結晶シリコンｌ１Ｉ２７、多結晶シリコン
酸化１Ｉ２６及び第１の多結晶シリコン１１１２３を順
次パターニングし、７０−ティングゲート３４、第２の
ゲート酸化１Ｉ３５、コントロールゲート３６及びその
上の第２の窒化シリコン膜パターン３７を形成する（同
図（ｄ）図示）。
次いで、前記ホトレジストパターン３３を除去した後、
ＡＳを加速エネルギー９０ｋｅｖ、ドーズ量３Ｘ１０”
Ｃ属くの条件でイオン注入する。つづいて、酸素雰囲気
中で熱処理を行なうことによりセルトランジスタのフロ
ーティングゲート３４、コントロールゲート３６及び周
辺トランジスタのゲート電極３１の露出面に熱酸化ｌｌ
３８を形成する。これと同時にＡＳを拡散させてρ５−
４０Ω／口のＮ＋型ソース、ドレイン領域３９．４０．
４１．４２を形成する（同図（ｅ）図示）。つづいて、
ホットリン酸中に浸すことにより第１及び第２の窒化シ
リコン膜パターン３２．３７を除去する。つづいて、全
面に膜厚７００人のＴｉ膜を蒸着した後、８００℃で熱
処理を行なうことによりセルトランジスタのコントロー
ルゲート３６及び周辺トランジスタのゲート電極３１の
表面領域をＴｉＳｉ２１４３に変換し、未反応のＴｉを
エツチングする。つづいて、全面に膜厚１．ＯｐのＣＶ
ＤＩ化１１４４を堆積した後、コンタクトホールを開孔
する。つづいて、全面に膜厚０，８ ｔｎのＡβ−８ｉ
膜を蒸着した後パターニングして配線４５、・・・を形
成し、Ｅ Ｐ Ｒ’ ＯＭデバイスを製造する（同図（
ｆ）図示）６ しかして本発明によれば、ＥＰＲｉＯＭデバイスのセル
トランジスタのフローティングゲート及び周辺トランジ
スタのゲート電極を第１層の多結晶シリコン膜で形成し
、セルトランジスタのコントロールゲートを第２層の多
結晶シリコン躾で形成し、第１図（ｂ）の工程で周辺部
において第１の多結晶シリコン躾２３上に第１の窒化シ
リコン膜２４を形成した状態でセルトランジスタの第２
のゲート酸化膜となる多結晶シリコン酸化膜２６を形成
しているので、セルトランジスタの第２のゲート酸化膜
の膜厚を独立して制御することができ、メモリセルの書
込み特性、保持特性を任意の特性に制御することができ
る。しかも、従来と同様にセルトランジスタのコントロ
ールゲート３６及び周辺トランジスタのゲート電極３１
の表面領域を金属シリサイド族に変換できるため、高速
化が容易に達成できる。
ＡＳを加速エネルギー９０ｋｅｖ、ドーズ量３Ｘ１０”
Ｃ属くの条件でイオン注入する。つづいて、酸素雰囲気
中で熱処理を行なうことによりセルトランジスタのフロ
ーティングゲート３４、コントロールゲート３６及び周
辺トランジスタのゲート電極３１の露出面に熱酸化ｌｌ
３８を形成する。これと同時にＡＳを拡散させてρ５−
４０Ω／口のＮ＋型ソース、ドレイン領域３９．４０．
４１．４２を形成する（同図（ｅ）図示）。つづいて、
ホットリン酸中に浸すことにより第１及び第２の窒化シ
リコン膜パターン３２．３７を除去する。つづいて、全
面に膜厚７００人のＴｉ膜を蒸着した後、８００℃で熱
処理を行なうことによりセルトランジスタのコントロー
ルゲート３６及び周辺トランジスタのゲート電極３１の
表面領域をＴｉＳｉ２１４３に変換し、未反応のＴｉを
エツチングする。つづいて、全面に膜厚１．ＯｐのＣＶ
ＤＩ化１１４４を堆積した後、コンタクトホールを開孔
する。つづいて、全面に膜厚０，８ ｔｎのＡβ−８ｉ
膜を蒸着した後パターニングして配線４５、・・・を形
成し、Ｅ Ｐ Ｒ’ ＯＭデバイスを製造する（同図（
ｆ）図示）６ しかして本発明によれば、ＥＰＲｉＯＭデバイスのセル
トランジスタのフローティングゲート及び周辺トランジ
スタのゲート電極を第１層の多結晶シリコン膜で形成し
、セルトランジスタのコントロールゲートを第２層の多
結晶シリコン躾で形成し、第１図（ｂ）の工程で周辺部
において第１の多結晶シリコン躾２３上に第１の窒化シ
リコン膜２４を形成した状態でセルトランジスタの第２
のゲート酸化膜となる多結晶シリコン酸化膜２６を形成
しているので、セルトランジスタの第２のゲート酸化膜
の膜厚を独立して制御することができ、メモリセルの書
込み特性、保持特性を任意の特性に制御することができ
る。しかも、従来と同様にセルトランジスタのコントロ
ールゲート３６及び周辺トランジスタのゲート電極３１
の表面領域を金属シリサイド族に変換できるため、高速
化が容易に達成できる。
なお、上記実施例では第１図（ａ）の工程でメモリセル
部に堆積された第１の窒化シリコン膜２４をＣＤＥ法に
よりエツチングしているが、第１の窒化シリコン膜２４
上に酸化膜を堆積しておき、ホトレジストパターンをマ
スクとしてまずこの酸化膜をエツチングし、ホトレジス
トパターンを除去した後、ホットリン酸溶液中に浸して
第１の窒化シリコン膜２４を除去してもよい。このよう
にすれば、ＣＤＥ法によるエツチング時に第１の窒化シ
リコン膜２４下の第１の多結晶シリコン膜２３が同時に
エツチングされるというおそれは全くなくなる。
部に堆積された第１の窒化シリコン膜２４をＣＤＥ法に
よりエツチングしているが、第１の窒化シリコン膜２４
上に酸化膜を堆積しておき、ホトレジストパターンをマ
スクとしてまずこの酸化膜をエツチングし、ホトレジス
トパターンを除去した後、ホットリン酸溶液中に浸して
第１の窒化シリコン膜２４を除去してもよい。このよう
にすれば、ＣＤＥ法によるエツチング時に第１の窒化シ
リコン膜２４下の第１の多結晶シリコン膜２３が同時に
エツチングされるというおそれは全くなくなる。
また、上記実施例では第１図（ｂ）の工程でメモリセル
部において、第１の多結晶シリコン膜２３上に熱酸化に
より多結晶シリコン酸化１１２６を形成したが、多結晶
シリコン酸化膜２６の代わりにＣＶＤ＠化膿もしくは窒
化シリコン膜又はこれらの膜を組合わせた絶縁膜を堆積
してもよい。
部において、第１の多結晶シリコン膜２３上に熱酸化に
より多結晶シリコン酸化１１２６を形成したが、多結晶
シリコン酸化膜２６の代わりにＣＶＤ＠化膿もしくは窒
化シリコン膜又はこれらの膜を組合わせた絶縁膜を堆積
してもよい。
また、上記実施例では第１図（ｅ）の工程で熱酸化膜２
２（第１の酸化ｌＩ）を残存した状態でＡＳのイオン注
入を行なっているが、Ａｓをイオン注入する前に熱酸化
膜２２をエツチングし、イオン注入後に基板２１上に新
たに熱酸化膜を形成し１ てもよい。
２（第１の酸化ｌＩ）を残存した状態でＡＳのイオン注
入を行なっているが、Ａｓをイオン注入する前に熱酸化
膜２２をエツチングし、イオン注入後に基板２１上に新
たに熱酸化膜を形成し１ てもよい。
更に、上記実施例では周辺トランジスタとじてＰ−をシ
リコン基板２１にＮＭＯ８を形成したが、予めＰ−型シ
リコン基板２１にＮ型拡散層を形成しておき、ＡＳの代
わりにＢをイオン注入して１ＭＯ８を形成してもよい。
リコン基板２１にＮＭＯ８を形成したが、予めＰ−型シ
リコン基板２１にＮ型拡散層を形成しておき、ＡＳの代
わりにＢをイオン注入して１ＭＯ８を形成してもよい。
（発明の効果〕
以上詳述した如く本発明によれば、高速動作が可能で、
しかもセル特性を任意に設計することのできる高性能の
ＥＰＲＯＭセルなどの半導体記憶装置及びそのような半
導体記憶装置を簡便に製造し得る方法を提供できるもの
である。
しかもセル特性を任意に設計することのできる高性能の
ＥＰＲＯＭセルなどの半導体記憶装置及びそのような半
導体記憶装置を簡便に製造し得る方法を提供できるもの
である。
第１図（ａ）〜（ｆ）は本発明の実施例におけるＥＰＲ
ＯＭデバイスを得るための製造方法を示す断面図、第２
図（ａ）〜・（ｆ）は従来のＥＰＲＯＭデバイスを得る
ための製造方法を示す断面図である。 ２１・・・Ｐ−型シリコン基板、２２・・・熱酸化膜（
第１の酸化膜）、２３・・・第１の多結晶シリコン膜、
２４・・・第１の窒化シリコン族、２５．２９．３０．
３３・・・ホトレジストパターン、２６・・・多結晶シ
リコン酸化Ｉ！（第２の酸化Ｉｍ）、２７・・・第２の
多結晶シリコン膜、２８・・・第２の窒化シリコンよ、
３１−１！１３！１ｈ５）９ユ、。ヶー、□、３２（・
・・第１の窒化シリコン膜パターン、３４・・・フロー
ティングゲート、３５・・・第２のゲート酸化膜、３６
・・・コントロールゲート、３７・・・第２の窒化シリ
コン膜パターン、３８・・・熱酸化膜、３９．４０．４
Ｌ４２°°°ゝ゛型Ｖ−２，ド″′ｌ域−４３＜ｙ・・
・ＴｉＳｉ２膜、４４・・・ＣＶＤ酸化膜、４５・・・
配線。 出願人代理人 弁理士 鈴江武彦 （Ｃ 第１図 第１図 第２図
ＯＭデバイスを得るための製造方法を示す断面図、第２
図（ａ）〜・（ｆ）は従来のＥＰＲＯＭデバイスを得る
ための製造方法を示す断面図である。 ２１・・・Ｐ−型シリコン基板、２２・・・熱酸化膜（
第１の酸化膜）、２３・・・第１の多結晶シリコン膜、
２４・・・第１の窒化シリコン族、２５．２９．３０．
３３・・・ホトレジストパターン、２６・・・多結晶シ
リコン酸化Ｉ！（第２の酸化Ｉｍ）、２７・・・第２の
多結晶シリコン膜、２８・・・第２の窒化シリコンよ、
３１−１！１３！１ｈ５）９ユ、。ヶー、□、３２（・
・・第１の窒化シリコン膜パターン、３４・・・フロー
ティングゲート、３５・・・第２のゲート酸化膜、３６
・・・コントロールゲート、３７・・・第２の窒化シリ
コン膜パターン、３８・・・熱酸化膜、３９．４０．４
Ｌ４２°°°ゝ゛型Ｖ−２，ド″′ｌ域−４３＜ｙ・・
・ＴｉＳｉ２膜、４４・・・ＣＶＤ酸化膜、４５・・・
配線。 出願人代理人 弁理士 鈴江武彦 （Ｃ 第１図 第１図 第２図
Claims (2)
- （１）第１導電型の半導体基体上に第１のゲート酸化膜
、フローティングゲート、第２のゲート酸化膜及びコン
トロールゲートを順次積層して形成し、これら積層体の
両側方の基体表面に第２導電型のソース、ドレイン領域
を形成したメモリセル部と、基体上にゲート酸化膜を介
してゲート電極を形成し、該ゲート電極の両側方の基体
表面に第２導電型のソース、ドレイン領域を形成した周
辺部とを有する半導体記憶装置において、前記コントロ
ールゲートを第２の非単結晶シリコン膜で、前記周辺部
のゲート電極を第１の非単結晶シリコン膜でそれぞれ形
成するとともにこれらの表面領域を金属シリサイド膜に
変換したことを特徴とする半導体記憶装置。 - （２）第１導電型の半導体基体上に第１の酸化膜、第１
の非単結晶シリコン膜及び第１の窒化膜を順次堆積する
工程と、メモリセル部の前記第１の窒化膜を選択的に除
去する工程と、メモリセル部で露出している前記第１の
非単結晶シリコン膜の表面に第２の酸化膜を形成する工
程と、全面に第２の非単結晶シリコン膜及び第２の窒化
膜を順次堆積する工程と、周辺部の第２の窒化膜及び第
２の非単結晶シリコン膜を選択的に除去する工程と、周
辺部の第１の窒化膜及び第１の非単結晶シリコン膜を選
択的に順次パターニングして周辺トランジスタのゲート
電極及びその上の第１の窒化シリコン膜パターンを形成
する工程と、メモリセル部の第２の窒化膜、第２の非単
結晶シリコン膜、第２の酸化膜及び第１の非単結晶シリ
コン膜を選択的に順次パターニングしてフローティング
ゲート、第２のゲート酸化膜、コントロールゲート及び
その上の第２の窒化膜パターンを形成する工程と、第２
導電型の不純物をイオン注入することにより第２導電型
のソース、ドレイン領域を形成する工程と、前記フロー
ティングゲート、コントロールゲート及び周辺トランジ
スタのゲート電極の露出面に熱酸化膜を形成する工程と
、前記第１及び第２の窒化膜パターンを除去する工程と
、全面に金属を堆積した後、熱処理を行なうことにより
コントロールゲート及び周辺トランジスタのゲート電極
の表面領域を金属シリサイド膜に変換する工程とを具備
したことを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17273184A JPS6150371A (ja) | 1984-08-20 | 1984-08-20 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17273184A JPS6150371A (ja) | 1984-08-20 | 1984-08-20 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6150371A true JPS6150371A (ja) | 1986-03-12 |
Family
ID=15947271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17273184A Pending JPS6150371A (ja) | 1984-08-20 | 1984-08-20 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6150371A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63186478A (ja) * | 1987-01-29 | 1988-08-02 | Fujitsu Ltd | Ｅｐｒｏｍセル |
| JPS6463204A (en) * | 1987-09-01 | 1989-03-09 | Murata Manufacturing Co | Grain boundary insulation type semiconductor porcelain element assembly |
| JPS6476773A (en) * | 1987-09-17 | 1989-03-22 | Mitsubishi Electric Corp | Nonvolatile semiconductor memory device |
| EP0542575A2 (en) * | 1991-11-14 | 1993-05-19 | Fujitsu Limited | Method for fabricating a semiconductor memory device having a floating gate with improved insulation film quality |
-
1984
- 1984-08-20 JP JP17273184A patent/JPS6150371A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63186478A (ja) * | 1987-01-29 | 1988-08-02 | Fujitsu Ltd | Ｅｐｒｏｍセル |
| JPS6463204A (en) * | 1987-09-01 | 1989-03-09 | Murata Manufacturing Co | Grain boundary insulation type semiconductor porcelain element assembly |
| JPS6476773A (en) * | 1987-09-17 | 1989-03-22 | Mitsubishi Electric Corp | Nonvolatile semiconductor memory device |
| EP0542575A2 (en) * | 1991-11-14 | 1993-05-19 | Fujitsu Limited | Method for fabricating a semiconductor memory device having a floating gate with improved insulation film quality |
| US5497018A (en) * | 1991-11-14 | 1996-03-05 | Fujitsu Limited | Semiconductor memory device having a floating gate with improved insulation film quality |
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