JPS63186478A - Ｅｐｒｏｍセル - Google Patents
ＥｐｒｏｍセルInfo
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- JPS63186478A JPS63186478A JP62018996A JP1899687A JPS63186478A JP S63186478 A JPS63186478 A JP S63186478A JP 62018996 A JP62018996 A JP 62018996A JP 1899687 A JP1899687 A JP 1899687A JP S63186478 A JPS63186478 A JP S63186478A
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Links
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- 229920005591 polysilicon Polymers 0.000 claims abstract description 27
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ポリサイド構造のコントロールゲート即ちワード線を有
するＥＰＲＯＭセルにおいて、フローティングゲートの
厚みをワード線を構成する下層ポリシリコン層の厚み以
下にしてフローティングゲート段差部における該ワード
線を構成する上層シリサイド層のカバレージを改善し、
これによって該シリサイド層の切断及び膜厚減少による
ワード線抵抗の増大を防止して動作速度の向上を図った
ＥＰＲＯＭセル。
するＥＰＲＯＭセルにおいて、フローティングゲートの
厚みをワード線を構成する下層ポリシリコン層の厚み以
下にしてフローティングゲート段差部における該ワード
線を構成する上層シリサイド層のカバレージを改善し、
これによって該シリサイド層の切断及び膜厚減少による
ワード線抵抗の増大を防止して動作速度の向上を図った
ＥＰＲＯＭセル。
〔産業上の利用分野］
本発明はＥＰＲＯＭ即ち電気的書込みが可能な半導体メ
モリセルの構造に係り、特にワード線抵抗を減少して動
作速度の向上を図ったポリサイドゲート構造のＥＰＲＯ
Ｍセルの改良に関する。
モリセルの構造に係り、特にワード線抵抗を減少して動
作速度の向上を図ったポリサイドゲート構造のＥＰＲＯ
Ｍセルの改良に関する。
情報規模が拡大されてＥＰＲＯＭセルも極度に高集積化
されて来ている。
されて来ている。
そしてこれに伴って素子の微細化高密度化が進んでワー
ド線、ビット線等の配線幅が縮小されており、且つチッ
プも大型化されて配線長も長大化されつつある。
ド線、ビット線等の配線幅が縮小されており、且つチッ
プも大型化されて配線長も長大化されつつある。
かかる状況においてワード線抵抗の増大による動作速度
の低下を防止する手段として、従来のポリシリコンに比
べて１７１０以下の低抵抗が得られ且つフローティング
ゲートとコントロールゲート間の誘電体膜を劣化せしめ
ないポリサイドをワード線即ちコントロールゲートに用
いたＥＦＲＯＭセルが提案されている。
の低下を防止する手段として、従来のポリシリコンに比
べて１７１０以下の低抵抗が得られ且つフローティング
ゲートとコントロールゲート間の誘電体膜を劣化せしめ
ないポリサイドをワード線即ちコントロールゲートに用
いたＥＦＲＯＭセルが提案されている。
しかし従来のポリサイドワード線を用いたＥＰＲＯＭセ
ルにおいては、フローティングゲートによる段差部のカ
ハレージ不良に起因するワード線抵抗の増大やばらつき
を生ずるという問題があり、その改善が要望されている
。
ルにおいては、フローティングゲートによる段差部のカ
ハレージ不良に起因するワード線抵抗の増大やばらつき
を生ずるという問題があり、その改善が要望されている
。
第３図はＥＰＲＯＭセルの要部を示す平面図であり、図
中、Ｆａｘはフィールド酸化膜、Ｓはソース領域、Ｄは
ドレイン領域、ＰＧはフローティングゲート、ＣＧはコ
ントロールゲート、礼はワード線、ＢＬはビット線、Ｃ
Ｉ（はコンタクトホール、Ｖｓｓは拡散層による接地線
を示す。
中、Ｆａｘはフィールド酸化膜、Ｓはソース領域、Ｄは
ドレイン領域、ＰＧはフローティングゲート、ＣＧはコ
ントロールゲート、礼はワード線、ＢＬはビット線、Ｃ
Ｉ（はコンタクトホール、Ｖｓｓは拡散層による接地線
を示す。
かかるＥＰＲＯＭセルは、そのＡ−Ａ矢視断面を示す第
４図のように、例えばｐ型シリコン基板（Ｐｓｕｂ）の
フィールド酸化膜（Ｆａｘ）で画定された領域上に厚さ
３００〜５００人程度の第１のゲート酸化膜（Ｇｏｘ＋
）を介して、単位セル毎に分割され、コントロールゲー
ト（ＣＧ）に自己整合するフローティングゲート（ＦＧ
）が配設され、その上部に厚さ３００〜５００人程度の
第２のゲート酸化膜（ＧＯＸ２）を介して一方向に並ぶ
単位セルを共通に接続するコントロールゲー） （ＣＧ
）即ちワードｖＡ（ＷＬ）が延在形成されてなっている
。
４図のように、例えばｐ型シリコン基板（Ｐｓｕｂ）の
フィールド酸化膜（Ｆａｘ）で画定された領域上に厚さ
３００〜５００人程度の第１のゲート酸化膜（Ｇｏｘ＋
）を介して、単位セル毎に分割され、コントロールゲー
ト（ＣＧ）に自己整合するフローティングゲート（ＦＧ
）が配設され、その上部に厚さ３００〜５００人程度の
第２のゲート酸化膜（ＧＯＸ２）を介して一方向に並ぶ
単位セルを共通に接続するコントロールゲー） （ＣＧ
）即ちワードｖＡ（ＷＬ）が延在形成されてなっている
。
そして従来のワード線（礼）にポリサイドを用いたＥＰ
ＲＯＭセルにおいては、フローティングゲート（ＦＧ）
を構成する第１のポリシリコン層（ｐｓ＋）は３０００
Å以上の厚さを有し、ワード線（礼）を構成する下敷き
ポリシリコン（ＰＳｚ）において、シリサイド例えばタ
ングステンシリサイド（ＷＳｉｚ）層（ＷＳ）からのタ
ングステン（讐）の拡散を阻止して第２のゲート酸化膜
（ＧＯＸ２）の劣化を防止するのに必要な厚さとして採
用されている厚さである２０００人より厚く形成されて
いた。
ＲＯＭセルにおいては、フローティングゲート（ＦＧ）
を構成する第１のポリシリコン層（ｐｓ＋）は３０００
Å以上の厚さを有し、ワード線（礼）を構成する下敷き
ポリシリコン（ＰＳｚ）において、シリサイド例えばタ
ングステンシリサイド（ＷＳｉｚ）層（ＷＳ）からのタ
ングステン（讐）の拡散を阻止して第２のゲート酸化膜
（ＧＯＸ２）の劣化を防止するのに必要な厚さとして採
用されている厚さである２０００人より厚く形成されて
いた。
そのためフローティングゲート（ＦＧ）端面上を覆って
形成される下敷きポリシリコン即ち第２のポリシリコン
Ｎ （ＰＳ、）の上面に生ずる段差が大きくなって、該
第２のポリシリコン層（ＰＳ２）上にスパッタリング法
等によって被着される厚さ２０００人程度ＯＨＳｉｘ層
（−３）のカバレージが悪くなり、第５図にその段差部
の断面を拡大して示すように、該段差部においてＷＳｉ
ｚ層（ＷＳ）に極端に膜厚の薄い部分子Ａを生じ、時に
はこの部分でＷＳｉｚ層（ＷＳ）が切断されて、ワード
線抵抗が本来の抵抗値の５倍以上の大きな値までばらつ
くという問題を生ずる。
形成される下敷きポリシリコン即ち第２のポリシリコン
Ｎ （ＰＳ、）の上面に生ずる段差が大きくなって、該
第２のポリシリコン層（ＰＳ２）上にスパッタリング法
等によって被着される厚さ２０００人程度ＯＨＳｉｘ層
（−３）のカバレージが悪くなり、第５図にその段差部
の断面を拡大して示すように、該段差部においてＷＳｉ
ｚ層（ＷＳ）に極端に膜厚の薄い部分子Ａを生じ、時に
はこの部分でＷＳｉｚ層（ＷＳ）が切断されて、ワード
線抵抗が本来の抵抗値の５倍以上の大きな値までばらつ
くという問題を生ずる。
本発明が解決しようとする問題点は、上記のように従来
のポリサイド・ワード線を用いたＥＰＲＯＭセルにおい
て、ワード線抵抗が５倍以上の大きな値までばらつき、
これに伴って動作速度の低下やばらつきを生じていたこ
とである。
のポリサイド・ワード線を用いたＥＰＲＯＭセルにおい
て、ワード線抵抗が５倍以上の大きな値までばらつき、
これに伴って動作速度の低下やばらつきを生じていたこ
とである。
上記問題点は、ポリサイドよりなるコントロールゲート
を有し、フローティングゲートの膜厚が該ポリサイド・
コントロールゲートを構成する下敷きポリシリコン層よ
り薄く形成されてなる本発明によるＥＰＲＯＭセルによ
って解決される。
を有し、フローティングゲートの膜厚が該ポリサイド・
コントロールゲートを構成する下敷きポリシリコン層よ
り薄く形成されてなる本発明によるＥＰＲＯＭセルによ
って解決される。
即ち本発明のＥＰＲＯＭセルにおいては、フローティン
グゲートの厚さをポリサイド・コントロールゲートの下
敷きポリシリコン層の厚さ以下に形成することによって
該フローティングゲート端部を覆う該下敷きポリシリコ
ン層の段差部を斜面上に形成し、その上に形成されるシ
リサイド層のカバレージを向上させて上記段差部上の膜
厚を平坦部とほぼ等しく確保して、ポリサイド・コント
ロールゲート即ちポリサイド・ワード線の配線抵抗の増
大及びばらつきを防止する。
グゲートの厚さをポリサイド・コントロールゲートの下
敷きポリシリコン層の厚さ以下に形成することによって
該フローティングゲート端部を覆う該下敷きポリシリコ
ン層の段差部を斜面上に形成し、その上に形成されるシ
リサイド層のカバレージを向上させて上記段差部上の膜
厚を平坦部とほぼ等しく確保して、ポリサイド・コント
ロールゲート即ちポリサイド・ワード線の配線抵抗の増
大及びばらつきを防止する。
以下本発明を、図示実施例により具体的に説明する。
第１図は本発明に係る：ＦＲＯＭセルの一実施例の要部
を示す模式側断面図で、第２図は同じくワード線の段着
部断面を拡大して示す顕微鏡写真の模写図である。
を示す模式側断面図で、第２図は同じくワード線の段着
部断面を拡大して示す顕微鏡写真の模写図である。
全図を通じ同一対象物は同一符合で示す。
本発明に係るＥＰＲＯＭセルの平面構造は第３図と同様
である。
である。
そしてそのワード％７１（ＷＬ）に沿う側断面を示した
のが第１図である。
のが第１図である。
図において、１はｐ型シリコン基板（Ｐｓｕｂ）、２は
フィールド酸化膜（Ｆａｘ） 、３は熱酸化により形成
された厚さ３００〜５００人程度の第１必要−ト酸化膜
（Ｇｏｘ＋）、４は厚さ２０００Å以下例えば１５００
〜２０００人の第１のポリシリコンＮ（ＰＳ、）よりな
るフローティングゲート（ＦＧ）、５は熱酸化により形
成された厚さ３００〜５００人程度の第２必要−ト酸化
膜（ＧＯＸ２）、６はＣＶＤ法で形成された厚さ２００
０Å以上の第２のポリシリコン（ＰＳ２）よりなるポリ
サイドコントロールゲート（ＣＧ）即ちポリサイドワー
ド線（ＷＬ）の下敷きポリシリコン層、７はスパッタリ
ング法等により厚さ２０００人程度必要成された上記ポ
リサイドワード線（礼）の上層タングステンシリサイド
（ＷＳｉｚ）層（ｗＳ）を示す。
フィールド酸化膜（Ｆａｘ） 、３は熱酸化により形成
された厚さ３００〜５００人程度の第１必要−ト酸化膜
（Ｇｏｘ＋）、４は厚さ２０００Å以下例えば１５００
〜２０００人の第１のポリシリコンＮ（ＰＳ、）よりな
るフローティングゲート（ＦＧ）、５は熱酸化により形
成された厚さ３００〜５００人程度の第２必要−ト酸化
膜（ＧＯＸ２）、６はＣＶＤ法で形成された厚さ２００
０Å以上の第２のポリシリコン（ＰＳ２）よりなるポリ
サイドコントロールゲート（ＣＧ）即ちポリサイドワー
ド線（ＷＬ）の下敷きポリシリコン層、７はスパッタリ
ング法等により厚さ２０００人程度必要成された上記ポ
リサイドワード線（礼）の上層タングステンシリサイド
（ＷＳｉｚ）層（ｗＳ）を示す。
上記図面の説明から明らかなように本発明に係るＥＰＲ
ＯＭセルにおいては、フローティングゲート４の厚さｄ
ｌがポリサイドコントロールゲート（ＣＧ）の下敷きポ
リシリコン層６の厚さｄ２以下、即ち ｄ＋≦ｄ２に形
成される。但し電荷蓄積機能を完全に果たすためには、
フローティングゲート４の厚さは少なくとも１０００人
程度必要である。
ＯＭセルにおいては、フローティングゲート４の厚さｄ
ｌがポリサイドコントロールゲート（ＣＧ）の下敷きポ
リシリコン層６の厚さｄ２以下、即ち ｄ＋≦ｄ２に形
成される。但し電荷蓄積機能を完全に果たすためには、
フローティングゲート４の厚さは少なくとも１０００人
程度必要である。
このようにフローティングゲート４形成面に、フローテ
ィング４の側面に形成される段差と同等以上の厚さを有
するコントロールゲー） （ＣＧ）の下敷きポリシリコ
ン層６を気相成長させた際には段差部８を覆う下敷きポ
リシリコン層６の上面は図示のように緩やかな斜面状に
形成される。
ィング４の側面に形成される段差と同等以上の厚さを有
するコントロールゲー） （ＣＧ）の下敷きポリシリコ
ン層６を気相成長させた際には段差部８を覆う下敷きポ
リシリコン層６の上面は図示のように緩やかな斜面状に
形成される。
そのため、該下敷きポリシリコン層６上にステップカバ
レージの悪いスパッタリング法等によって被着される一
５ｉｚＪｉ７は、フローティングゲート側面の段差部８
上においてもほぼ一様な厚さに被着される。
レージの悪いスパッタリング法等によって被着される一
５ｉｚＪｉ７は、フローティングゲート側面の段差部８
上においてもほぼ一様な厚さに被着される。
第２図はこの段差部８の断面を研磨手段によって表出し
て観察した顕微鏡写真を模写した図で、この図からコン
トロールゲート（ＣＧ）の上層ｗｓｉｚｉＪ７が、フロ
ーティングゲート４側面の段差部上においてもほぼ一様
な厚さに形成されている状態が検知され、この部分で切
断や極端な抵抗増大が生じないことが明瞭に認識される
。
て観察した顕微鏡写真を模写した図で、この図からコン
トロールゲート（ＣＧ）の上層ｗｓｉｚｉＪ７が、フロ
ーティングゲート４側面の段差部上においてもほぼ一様
な厚さに形成されている状態が検知され、この部分で切
断や極端な抵抗増大が生じないことが明瞭に認識される
。
なお本発明はコントロールゲー） （ＣＧ）の上層シリ
サイド層にモリブデンシリサイド（ＭｏＳｉｚ） 、チ
タンシリサイド（ＴｉＳｉｚ）等を用いる際にも勿論を
効である。
サイド層にモリブデンシリサイド（ＭｏＳｉｚ） 、チ
タンシリサイド（ＴｉＳｉｚ）等を用いる際にも勿論を
効である。
〔発明の効果〕
以上説明のように本発明によれば、ポリサイド構造のコ
ントロールゲート即ちワード線を用いる高集積度ＥＦＲ
ＯＭのワード線抵抗の増大、及びばらつきが防止される
ので、その高速化及び性能の均一化が図れる。
ントロールゲート即ちワード線を用いる高集積度ＥＦＲ
ＯＭのワード線抵抗の増大、及びばらつきが防止される
ので、その高速化及び性能の均一化が図れる。
第１図は本発明の一実施例に係るＥＰＲＯＭセルの模式
側断面図、 第２図は発明の一実施例における段差部断面の顕微鏡写
真の模写図、 第５図は従来の段差部の模式断面図 である。 図において、 １はｐ型シリコン基板（Ｐｓｕｂ）・ ２はフィールド酸化膜（Ｆａｘ）、 ３は第１のゲート酸化膜（Ｇｏｘ＋）、４はフローティ
ングゲート（ＦＧ）、 ５は第２ゲート酸化膜（Ｇｏｘｚ）、 ６は下敷きポリシリコン層（ｐｓ２）、７は上層ＷＳｉ
ｚ層（−３） ８は段差部、 ｄｌはフローティングゲートの厚さ、 ｄｌは下敷きポリシリコン層の厚さ を示す。
側断面図、 第２図は発明の一実施例における段差部断面の顕微鏡写
真の模写図、 第５図は従来の段差部の模式断面図 である。 図において、 １はｐ型シリコン基板（Ｐｓｕｂ）・ ２はフィールド酸化膜（Ｆａｘ）、 ３は第１のゲート酸化膜（Ｇｏｘ＋）、４はフローティ
ングゲート（ＦＧ）、 ５は第２ゲート酸化膜（Ｇｏｘｚ）、 ６は下敷きポリシリコン層（ｐｓ２）、７は上層ＷＳｉ
ｚ層（−３） ８は段差部、 ｄｌはフローティングゲートの厚さ、 ｄｌは下敷きポリシリコン層の厚さ を示す。
Claims (1)
- ポリサイドよりなるコントロールゲートを有し、フロ
ーティングゲートの膜厚が該ポリサイドコントロールゲ
ートを構成する下層ポリシリコン層より薄く形成されて
なることを特徴とするＥＰＲＯＭセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62018996A JPS63186478A (ja) | 1987-01-29 | 1987-01-29 | Ｅｐｒｏｍセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62018996A JPS63186478A (ja) | 1987-01-29 | 1987-01-29 | Ｅｐｒｏｍセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63186478A true JPS63186478A (ja) | 1988-08-02 |
Family
ID=11987170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62018996A Pending JPS63186478A (ja) | 1987-01-29 | 1987-01-29 | Ｅｐｒｏｍセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63186478A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0368097A2 (en) * | 1988-11-10 | 1990-05-16 | Texas Instruments Incorporated | A cross-point contact-free floating-gate memory array with silicided buried bitlines |
| JPH02263440A (ja) * | 1989-03-14 | 1990-10-26 | Toshiba Corp | 半導体装置 |
| JPH03240275A (ja) * | 1990-02-19 | 1991-10-25 | Toshiba Corp | 不揮発性半導体装置 |
| JPH0473972A (ja) * | 1990-07-16 | 1992-03-09 | Fujitsu Ltd | 半導体装置の製造方法 |
| US6235583B1 (en) | 1998-09-18 | 2001-05-22 | Nec Corporation | Non-volatile semiconductor memory and fabricating method therefor |
| US8247290B2 (en) | 2007-06-28 | 2012-08-21 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109783A (en) * | 1978-02-16 | 1979-08-28 | Nec Corp | Manufacture of semiconductor device |
| JPS6150371A (ja) * | 1984-08-20 | 1986-03-12 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
-
1987
- 1987-01-29 JP JP62018996A patent/JPS63186478A/ja active Pending
Patent Citations (2)
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| US8247290B2 (en) | 2007-06-28 | 2012-08-21 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing thereof |
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