JP3762584B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
【０００２】
本発明は不揮発性半導体記憶装置とロジック半導体装置を有する混載半導体集積回路装置およびその製造方法に関し、特に不揮発メモリセルとシリサイド形成されたロジックトランジスタとを同一基板上に有する半導体集積回路装置に関する。
【０００３】
不揮発性半導体記憶装置にはＥＰＲＯＭやフラッシュＥＰＲＯＭなどがあり、ロジック半導体装置にはＭＰＵ，ＭＣＵなどがあるが、従来より、不揮発性半導体記憶装置とロジック半導体装置とは、それぞれ異なったプロセスにより、別々に製造するのが通例であった。
【０００４】
これに対し、近年では、かかる不揮発性半導体記憶装置とロジック半導体装置とを、同一の基板上に併設する混載半導体集積回路装置の研究開発が急速に進んでいる。
【０００５】
一般に高速動作を要求されるロジック半導体装置では、微細化と配線遅延の軽減のため、シリサイドパターンの採用、およびポリサイド構造の採用が進んでいる。そこで、このようなロジック半導体装置に不揮発性半導体記憶装置を併設した混載半導体集積回路装置では、製造工程を共通化するために不揮発性半導体記憶装置においてもシリサイドパターンの形成が必要となる。しかし、不揮発性半導体記憶装置のメモリセルトランジスタは一般に半導体基板上に第１ゲート絶縁膜（トンネル絶縁膜）、フローティングゲート電極、第２ゲート絶縁膜、コントロールゲート電極を積層した多層ゲート電極構造を有しており、複雑な製造工程で製造される。
【従来の技術】
【０００６】
以下、従来技術による、不揮発性半導体記憶装置とロジック半導体装置について、簡単に説明する。
【０００７】
図１および図２（Ａ），（Ｂ）は、従来のＮＯＲ型フラッシュメモリの構成を示す。ただし、図１は前記フラッシュメモリの平面図を、図２（Ａ）および（Ｂ）は、図１中のラインＡ−Ａ’およびＢ−Ｂ’に沿った断面図を示す。
【０００８】
最初に図２（Ａ）を参照するに、従来のＮＯＲ型フラッシュメモリはｐ型Ｓｉ基板２１上の素子分離絶縁膜２２Ａにより画成された活性領域上に形成されており、前記活性領域上には、前記Ｓｉ基板２１の表面に形成されたトンネル酸化膜２２Ｂと、前記トンネル酸化膜２２Ｂ上に形成されたポリシリコンフローティングゲート電極２３と、前記ポリシリコンフローティングゲート電極２３を覆う絶縁膜２４と、前記絶縁膜２４上に形成されたポリシリコン膜２５と、前記ポリシリコン膜２５上に形成されたＷＳｉ膜２６と、前記ＷＳｉ膜２６上に形成されたポリシリコン膜２７と、前記ポリシリコン膜２７上に形成されたＳｉＯ膜２８とよりなる積層構造が形成される。このうち、前記ポリシリコン膜２５，ＷＳｉ膜２６およびポリシリコン膜２７は制御電極を形成する。
【０００９】
前記積層構造は、図２（Ｂ）の断面図に示すようにパターニングされて積層ゲート電極構造Ｇ１を形成するが、前記積層ゲート電極構造Ｇ１は前記Ｓｉ基板２１上において図１の平面図に示すように平行に延在し、複数のワード線ＷＬを形成する。さらに、図１の平面図に示すように前記素子分離絶縁膜２２Ａは、前記Ｓｉ基板２１上を前記ワード線ＷＬの延在方向に略直交する方向に相互に平行に延在する帯状のパターンを形成し、図２（Ａ）の断面図よりわかるように、前記ワード線ＷＬは、前記素子分離絶縁膜２２Ａとの交差部において前記素子分離絶縁膜２２Ａを覆って延在する。
【００１０】
図２（Ｂ）の断面図に示すように、前記Ｓｉ基板２１中にはｎ型拡散領域２１Ａおよび２１Ｂが前記積層ゲート電極構造Ｇ１の両側に、前記積層ゲート電極構造Ｇを自己整合マスクとして形成され、さらに前記積層ゲート電極構造Ｇ１の両側には側壁酸化膜２９が形成される。かかる側壁酸化膜２９は、前記Ｓｉ基板２１上に前記積層ゲート電極構造Ｇ１を覆うようにＳｉＯ２膜を堆積し、これをＲＩＥ法によりエッチバックすることで形成される。さらに前記拡散領域２１Ａをレジストパターンで保護しながら実行することにより、前記一対の積層ゲート電極構造Ｇ１の、互いに対向する側壁酸化膜２９の間の部分において前記素子分離絶縁膜２４もエッチバックされ、その結果図１に示す共通ソースライン２１Ｃに対応して、Ｓｉ基板２１が露出される。そこで、かかるＳｉ基板２１の露出部にｎ型不純物元素を高濃度イオン注入することにより、前記ソースライン２１Ｃに対応して導電性領域が形成される。
【００１１】
これに対し、図３は典型的な従来のロジック半導体装置の構成を示す。
【００１２】
図３を参照するに、ロジック半導体装置は例えばｐ型のＳｉ基板３１上の素子分離絶縁膜３２Ａにより画成された活性領域上に形成されており、前記活性領域上には、前記Ｓｉ基板３１の表面に形成されたゲート酸化膜３２Ｂと、前記ゲート酸化膜３２Ｂ上に形成されたポリシリコンゲート電極３３と、前記ポリシリコンゲート電極３３上に形成されたＷＳｉ膜３４とを含み、前記ゲート酸化膜３２，前記ポリシリコンゲート電極３３，およびＷＳｉ膜３４はゲート電極構造Ｇ２を形成する。
【００１３】
さらに、前記Ｓｉ基板３１中には前記ゲート電極構造Ｇ２の両側に、ｎ−型３１Ａおよび３１Ｂが、前記ゲート電極構造Ｇ２を自己整合マスクに形成されており、さらに前記ゲート電極構造Ｇ２の両側壁面上には側壁酸化膜３５が形成される。さらに、前記Ｓｉ基板３１中には、前記ゲート電極構造Ｇ２および前記側壁酸化膜３５を自己整合マスクにｎ＋型拡散領域３１Ｃおよび３１Ｄが、それぞれ前記ｎ−型拡散領域３１Ａおよび３１Ｂと部分的に重複するように形成される。
【００１４】
さらに、図３のロジック半導体装置では、前記拡散領域３１Ｃ，３１Ｄの露出表面上に、低抵抗のＴｉＳｉ層３５Ｅおよび３１Ｆが、それぞれ形成される。
【００１５】
図３のロジック半導体装置を図２（Ａ），（Ｂ）のＮＯＲ型フラッシュメモリと共に、共通のＳｉ基板２１上にモノリシックに形成しようとした場合、前記ポリシリコン制御電極２５を構成するポリシリコン膜と前記ポリシリコンゲート電極を構成するポリシリコン膜とが同一の工程で堆積され、また、ＷＳｉ膜２６とＷＳｉ膜３４も、同時に形成される。また、前記ゲート電極構造Ｇ１およびＧ２のパターニングも実質的に同時に実行され、側壁酸化膜２９を形成する工程と側壁酸化膜３５を形成する工程も、実質的に同時に実行される。また前記ソースライン２１Ｃを形成する工程と拡散領域３１Ｃ，３１Ｄを形成する工程が同時に実行される。ただし、前記ロジック半導体装置において前記拡散領域３１Ａ〜３１Ｄがｐ型である場合には、これらの拡散領域の形成は、フラッシュメモリにおいて対応する拡散領域２１Ａ，２１Ｂの形成工程とは別に行なわれる。
【発明が解決しようとする課題】
【００１６】
ところで、高集積化および微細化に対する要求が厳しいフラッシュメモリでは、一般的にメモリセルトランジスタに層３５Ｅあるいは３５ＦのようなＴｉＳｉ層が形成されることはなく、このためモノリシックに形成されるロジック半導体装置においては、図３のロジック半導体装置のようなＴｉＳｉ層３５Ｅ，３５Ｆは形成されない。また、これらのモノリシックに形成されるロジック半導体装置において、あえてＴｉＳｉ層３５Ｅ，３５Ｆを形成しようとする追加の工程が必要になり、製造工程が複雑になってしまう。一方、ロジック半導体装置においてＴｉＳｉ層３５Ｅ，３５Ｆを形成しない場合には、コンタクト抵抗が増大してしまい、所望の高速動作を実現することができない。
【００１７】
そこで、本発明は上記の課題を解決した新規で有用な半導体装置を提供することを概括的課題とする。
【００１８】
本発明のより具体的な課題は、不揮発性メモリとロジック半導体装置とを共通基板上に集積した半導体集積回路装置において、不揮発性メモリにおいては高い集積密度を実現し、一方ロジック半導体装置ではシリサイド層形成により拡散領域のコンタクト抵抗を最小化し、もって動作速度を最大化することにある。
【課題を解決するための手段】
【００１９】
本発明は上記の課題を、
第１および第２の領域を画成された基板と、
前記基板上の前記第１の領域に形成されたロジック半導体装置と、
前記基板上の前記第２の領域に形成された不揮発性半導体記憶装置とよりなる半導体集積回路装置において、
前記ロジック半導体装置は、前記第１の領域上にゲート絶縁膜を介して形成されたゲート電極と、前記第１の領域中、前記ゲート電極の両側に形成された一対の拡散領域と、前記一対の拡散領域の表面にそれぞれ形成されたシリサイド層とよりなり、
前記不揮発性半導体記憶装置は、前記第２の領域を第１の方向に互いに平行に連続的に延在し、各々第１および第２の側縁部で画成された複数の蓄積ゲート構造と、前記第２の領域を、前記第１の方向とは異なる第２の方向に、前記蓄積ゲート構造との交差部において前記蓄積ゲート構造を覆うように、互いに平行に延在する複数のワード線と、前記第２の領域中、前記蓄積ゲート構造で覆われた各々の領域内側において、前記蓄積ゲート構造の前記第１および第２の側縁部にそれぞれ接して延在する第１および第２の拡散領域とよりなり、
前記第２の領域においては前記基板表面のうち、一の蓄積ゲート構造とこれに隣接する蓄積ゲート構造の間の部分に前記素子分離絶縁膜が形成され、前記ワード線は、前記第１および第２の拡散領域に対して、素子分離絶縁膜により絶縁分離されており、前記基板を上面から見た場合、前記第２の領域はその全体が、前記蓄積ゲート構造および素子分離絶縁膜により覆われており、
前記蓄積ゲート構造は、前記交差部において前記基板表面上に形成された第１の酸化膜と、前記第１の酸化膜上に形成された窒化膜と、前記窒化膜上に形成された第２の酸化膜とを含み、一のワード線とこれに隣接するワード線との間において、少なくとも前記第１の酸化膜が前記第２の領域の前記基板表面を連続して覆い、
前記ゲート電極の表面および前記ワード線の表面には同一工程でシリサイド層が形成され、前記一対の拡散領域の表面にそれぞれ形成されたシリサイド層は、前記ゲート電極上のシリサイド層とは異なった別の工程で形成されてなることを特徴とする半導体集積回路装置により、解決する。
【００２０】
本発明の特徴によれば、ロジック半導体装置とＯＮＯ構造の不揮発性半導体記憶装置とを混載した半導体集積回路装置において、不揮発性半導体記憶装置の蓄積ゲート構造を、ワード線の延在方向に交叉する方向に連続的に形成しておくことで、ロジック半導体装置の拡散領域表面にシリサイド層を自己整合工程で形成する場合に、前記不揮発性半導体記憶装置において、隣接するワード線の間の領域にシリサイドが形成される問題が、特別なマスク工程を使うことなく回避される。また本発明の特徴によれば、前記ロジック半導体装置とＯＮＯ構造の不揮発性半導体記憶装置の双方において、シリサイド層を自己整合工程により、簡単に形成することが可能になる。また本発明の特徴によれば、必要に応じてワード線上のシリサイド層の組成を、ロジック半導体装置の拡散領域のシリサイド層の組成に対して異ならせることが可能である。
【発明の実施の形態】
【００２１】
［第１参考例］
図４（Ａ）は、本発明の第１参考例による混載半導体集積回路装置のうち、メモリセル領域の構成を示す平面図、図４（Ｂ），（Ｃ）は図４（Ａ）中、ラインＡ−Ａ’，Ｂ−Ｂ’に沿った断面図、さらに図５（Ｄ）は図４（Ａ）中、ラインＣ−Ｃ’に沿った断面図を示す。
【００２２】
図４（Ａ）〜（Ｃ）および図５（Ｄ）を参照するに、ｐ型Ｓｉ基板４１中には帯状に、素子分離構造を形成する複数のＳｉＯ２パターン４２Ａ，４２Ｂが、前記Ｓｉ基板４１の表面に相互に平行に延在し、前記Ｓｉ基板４１中には前記ＳｉＯ２パターン４２Ａの表面に沿ってｎ型拡散領域４１Ａが、また前記ＳｉＯ２パターン４２Ｂの表面に沿ってｎ型拡散領域４１Ｂが形成されている。
【００２３】
さらに、前記Ｓｉ基板４１上には、互いに隣り合ったＳｉＯ２パターン４２Ａと４２Ｂとの間の領域を覆うように、ＳｉＯ２膜４３ａ，ＳｉＮ膜４３ｂおよびＳｉＯ２膜４３ｃを積層したいわゆるＯＮＯ構造を有するゲート構造Ｇ３が、前記ＳｉＯ２パターン４２Ａ，４２Ｂの延在方向に、連続的に延在するように形成されている。また、前記Ｓｉ基板４１上には、前記ＯＮＯゲート構造Ｇ３の延在方向に略直交する方向に延在する複数のワード線ＷＬが、相互に平行に形成されており、前記ワード線ＷＬの各々は前記ＯＮＯゲート構造Ｇ３との交点において、図４（Ｂ），（Ｃ）に示すように前記ＯＮＯゲート構造Ｇ３を覆う。前記ワード線ＷＬの各々は、下側のポリシリコンパターン４４ａとその上に形成されたＷＳｉパターン４４ｂとより構成される。
【００２４】
また、図４（Ｃ）には、前記断面Ｂ−Ｂ’に沿って、拡散領域４１Ａと拡散領域４１Ｂとの間に、ｐ型のチャネルカット領域４１Ｃが形成されているのがわかる。
【００２５】
さらに図５（Ｄ）は図４（Ａ）中、ラインＣ−Ｃ’に沿った断面図を示す。
【００２６】
図５（Ｄ）を参照するに、本参考例の混載半導体集積回路装置では、メモリセル領域において前記ＯＮＯゲート構造Ｇ３が、前記Ｃ−Ｃ’方向に、連続して延在しているのがわかる。この特徴については、後で詳細に説明する。
【００２７】
図６（Ａ），（Ｂ）および図７は、前記ＯＮＯゲート構造Ｇ３を使った、いわゆるＯＮＯ構造の不揮発性半導体記憶装置の原理を説明する図である。このうち、図６（Ａ）はメモリセルアレイの概略を、また図６（Ｂ）はその等価回路図を示す。
【００２８】
図６（Ａ），（Ｂ）を参照するに、前記不揮発性半導体記憶装置では、ワード線ＷＬが第１の方向に互いに平行に延在し、ビット線ＢＬが前記第１の方向に交差する第２の方向に互いに平行に延在し、メモリセルトランジスタは、各々のビット線ＢＬと各々のワード線ＷＬとの交点に形成される。図４（Ａ）〜図５（Ｄ）との対応を見ると、ワード線ＷＬがポリシリコンパターン４４ａおよびその上のＷＳｉパターン４４ｂにより形成され、ビット線ＢＬが前記Ｃ−Ｃ’方向に延在する拡散領域４１Ａ，４１Ｂにより形成される。また、前記メモリセルトランジスタのチャネル領域は、各々のＯＮＯゲート構造Ｇ３とワード線ＷＬとの交点直下、前記拡散領域４１Ａと４１Ｂとの間の部分に形成される。
【００２９】
前記メモリセルトランジスタは、前記ワード線ＷＬに印加された制御電圧により前記チャネル領域を導通させ、チャネル領域中、ドレイン端近傍において形成されたホットエレクトロンを前記ＳｉＮ膜４３ｂに注入することで、書き込みを行なう。
【００３０】
図７（Ａ）〜（Ｄ）は、かかるＯＮＯ構造の不揮発半導体記憶装置への情報の書き込みを示す。このうち図７（Ａ）では以下の表１中の条件１において、前記拡散領域４１Ａに０Ｖを、また前記拡散領域４１Ｂに＋５Ｖを印加し、ワード線ＷＬに１０Ｖの電圧を印加した場合を示す。
【００３１】
【表１】
図７（Ａ）を参照するに、このような条件下では、ドレイン端近傍、すなわち拡散領域４１Ｂの近傍においてホットエレクトロン発生し、発生したホットエレクトロンは前記ＳｉＯ２膜４３ａをトンネリングしてＳｉＮ膜４３ｂ中に侵入し、保持される。
【００３２】
これに対し図７（Ｂ）では、以下の表１の条件２において、前記拡散領域４１Ａに＋５Ｖを、また前記拡散領域４１Ｂに０Ｖを印加し、ワード線ＷＬに１０Ｖの電圧を印加した場合を示す。
【００３３】
図７（Ｂ）を参照するに、このような条件下では、ドレイン端近傍、すなわち拡散領域４１Ａの近傍においてホットエレクトロン発生し、発生したホットエレクトロンは前記ＳｉＯ２膜４３ａをトンネリングしてＳｉＮ膜４３ｂ中に侵入し、保持される。
【００３４】
さらに、前記条件１での書き込みと条件２での書き込みを行なうことにより、図７（Ｃ）に示すようにＳｉＮ膜４３ｂ中の拡散領域４１Ａ近傍および拡散領域４１Ｂ近傍の２個所に電子が電荷として保持される状態が実現できる。また、図７（Ｄ）に示す、ＳｉＮ膜４３ｂ中に電荷が保持されない状態を合わせると、このようなＯＮＯ不揮発性半導体装置は２値の情報を保持することが可能になる。
【００３５】
このような不揮発性半導体記憶装置の読み出しおよび消去は、前記表１の条件３〜７に従って行われる。
【００３６】
すなわち、表１の条件３では拡散領域４１Ｂに＋１Ｖの電圧を、拡散領域４１Ａに０Ｖの電圧を印加し、さらにワード線ＷＬに＋３Ｖの読み出し電圧を印加した場合、図７（Ａ）に示すようなドレイン端近傍における電荷により、チャネルがオンオフされる。この場合図７（Ｂ）に示すソース端近傍における電荷の有無はチャネルのオンオフに関係しない。また前記表１の条件４は、前記条件３の逆の場合である。
【００３７】
さらに、図７（Ａ）の電荷は、表１の条件５において、前記ＳｉＯ２膜４３ａを通って前記拡散領域４１Ｂに脱出し、書き込み情報の消去がなされる。同様に、図７（Ｂ）の電荷は、表１の条件６において前記ＳｉＯ２膜４３ａを通って前記拡散領域４１Ａに脱出し、書き込み情報の消去がなされる。さらに、図７（Ｃ）の電荷は、表１の条件７において、前記拡散領域４１Ａおよび４１Ｂに脱出し、書き込み情報が消去される。
【００３８】
図８（Ａ）〜（Ｄ）および図９（Ｅ），（Ｆ）は、図４（Ａ）〜（Ｃ）の不揮発性半導体記憶装置とロジック半導体装置とを集積した混載半導体集積回路装置の製造工程を示す図である。
【００３９】
図８（Ａ）を参照するに、前記ｐ型Ｓｉ基板４１上にはロジック半導体装置を形成する領域Ａと不揮発性半導体装置を形成する領域Ｂとが画成され、さらに前記領域Ａにおいては２００〜６００ｎｍの深さに形成された素子分離溝４１Ｇを埋めるように、典型的にはＳｉＯ２よりなる素子分離絶縁膜４２Ｃ，４２Ｄが形成されている。
【００４０】
さらに、図８（Ｂ）の工程において前記Ｓｉ基板４１上に前記ＭＯＮＯＳゲート積層構造Ｇ３を構成する積層体が、前記領域Ａおよび領域Ｂを一様に覆うように形成される。より具体的には、前記Ｓｉ基板４１の表面を約９００℃で熱酸化して前記ＳｉＯ２膜４３ａが５〜１０ｎｍの厚さに形成され、その上に前記ＳｉＮ膜４３ｂをＣＶＤ法により、４〜１５ｎｍの厚さに形成する。さらに、前記ＳｉＮ膜４３ｂの表面を約１０００℃で熱酸化して、前記ＳｉＯ２膜４３ｃを４〜１０ｎｍの厚さに形成する。
【００４１】
図８（Ｂ）の工程では、さらにこのようにして形成されたＯＮＯ積層体上にレジストパターンを形成し、形成されたレジストパターンをマスクに、Ｂ＋等のｐ型不純物を１５〜３０°の角度で約６０ｋｅＶの加速電圧と２〜５×１０１３ｃｍ− 2程度のドーズ量で前記Ｓｉ基板４１中にイオン注入する。さらに、前記レジストパターンをマスクに前記ＯＮＯ積層体をドライエッチングすることにより前記領域Ｂにおいてゲート積層構造Ｇ３が形成される。この時、前記ＳｉＯ２膜４３ａを残してもよい。
【００４２】
次に、図８（Ｃ）の工程では、前記レジストパターンをマスクに、前記Ｓｉ基板４１中にＡｓ＋等のｎ型不純物を、４０〜８０ｋｅＶの加速電圧と３〜６×１０１５ｃｍ−２のドーズ量でイオン注入し、前記レジストパターンを剥離した後、約７００〜１０００℃で熱酸化することにより、前記隣接するＭＯＮＯＳ積層構造Ｇ３の間に前記素子分離膜４２Ａ，４２Ｂを、４０〜１５０ｎｍの厚さに形成する。かかる熱酸化の際に、先にイオン注入されたＡｓ＋は拡散し、前記素子分離膜４２Ａに沿って拡散領域４１Ａ，４１Ｂが形成される。
【００４３】
次に、図８（Ｃ）の工程において、前記ＯＮＯ積層体を前記領域Ａからエッチングにより除去し、さらに図８（Ｄ）の工程において前記領域Ａにおいて前記Ｓｉ基板上にゲート絶縁膜４５を約９００℃での熱酸化により５〜１８ｎｍの厚さに形成する。さらに、前記ゲート絶縁膜４５上にポリシリコン電極層４６ａを１００〜２００ｎｍの厚さに成長し、不純物であるＰを１×１０１５〜１×１０１６ ｃｍ −２ のドーズ量でイオン注入する。次に反射防止膜として作用するＳｉＮ膜４６ｐを５０〜１５０ｎｍの厚さに順次形成し、これをフォトリソグラフィー法によりパターンすることにより、前記領域Ａにロジック半導体装置のポリシリコンゲート電極を形成する。
【００４４】
その際、前記ポリシリコン電極層４６ａの堆積と同時に前記領域Ｂにおいてもポリシリコン膜４４ａの堆積を、同一のポリシリコン層が領域ＡからＢに連続して延在するように形成する堆積工程により行ない、さらに前記領域Ｂにおいて前記ポリシリコン膜４４ａ上に、前記領域Ａにおける前記ＳｉＮ膜４６ｐと同一のＳｉＮ膜４４ｐを反射防止膜として、前記ＳｉＮが前記領域ＡからＢに連続して延在するように形成する。さらに、このようにして形成されたＳｉＮ反射防止膜４４ｐを使って前記領域Ｂにおいても、前記領域Ａにおけるポリシリコン電極層４６ａのパターニングと同時に前記ポリシリコン膜４４ａのパターニングを行ない、前記ワード線ＷＬに対応するポリシリコンパターン４４ａを形成する。
【００４５】
図８（Ｄ）の工程では、さらに前記ポリシリコンゲート電極パターニング４６ａを自己整合マスクとして使い、前記ロジック半導体装置がｎ型ＭＯＳトランジスタの場合にはＡｓ＋を約６０ｋｅＶの加速電圧と２〜４×１０１５ｃｍ−２のドーズ量で、またｐ型ＭＯＳトランジスタである場合にはＢＦ２を約４０ｋｅＶの加速電圧と２〜５×１０１５ｃｍ−２のドーズ量でイオン注入することにより、前記Ｓｉ基板中に前記ポリシリコンゲート電極４６ａに隣接して拡散領域４１Ｄおよび４１Ｅが形成される。
【００４６】
また図８（Ｄ）の工程では、前記ポリシリコンゲート電極４４ａおよびその上のＳｉＮ反射防止膜４６ｐよりなる構造の両側壁面上に、ＣＶＤＳｉＯ２膜の堆積とエッチバックにより、側壁酸化膜４７が形成される。そこで、図示は省略するが、前記ポリシリコンゲート電極４６ａおよび側壁酸化膜４７を自己整合マスクにさらにｎ型あるいはｐ型の不純物元素をイオン注入することにより、前記領域Ａにおいて前記ロジック半導体装置を構成するＭＯＳトランジスタをＬＤＤ構造にする。また、前記領域Ｂに約３０ｋｅＶの加速電圧と１〜５×１０１３ｃｍ−２ドーズ量でイオン注入することにより、先に図４（Ｃ）で説明したチャネルカット領域４１Ｃを形成する。
【００４７】
本参考例ではさらに、図９（Ｅ）の工程において前記ＳｉＮ反射防止膜４６ｐおよび４４ｐをそれぞれ前記領域Ａおよび領域Ｂからエッチングにより除去し、得られた構造上にさらにＣｏ膜とＴｉＮ膜をスパッタリングにより、それぞれ８〜１５ｎｍと２０〜４０ｎｍの厚さに形成する。すなわち、図９（Ｅ）の工程においては、形成された前記Ｃｏ膜およびＴｉＮ膜は、いずれも領域Ａおよび領域Ｂを連続して一様に覆う。さらに、このようにＣｏ膜およびＴｉＮ膜を堆積された状態で、得られた構造に対して約５００℃での熱処理を施すことにより、前記ポリシリコンゲート電極４６ａ上に自己整合的にコバルトシリサイド（ＣｏｘＳｉｙ）層４６ｂが、また前記ポリシリコンパターン４４ａ上に自己整合的に別のコバルトシリサイド層４４ｂが形成される。前記ポリシリコンパターン４４ａおよびコバルトシリサイド層４４ｂは、前記ワード線ＷＬを形成する。また、かかるＣｏ膜の堆積および熱処理により、前記領域Ａにおいては拡散領域４１Ｄおよび４１Ｅの表面に、それぞれ薄いコバルトシリサイド領域４１ｄおよび４１ｅが形成される。図９（Ｅ）は、このようなコバルトシリサイド形成の後、未反応層をエッチバックした状態を示す。
【００４８】
図９（Ｅ）において、図示はしないが、前記ＳｉＮ反射防止膜４６ｐのみを前記領域Ａからエッチングによって除去し、前記ＳｉＮ反射防止膜４４ｐを前記領域Ｂに残した状態で、前記コバルトシリサイド形成を行うことで、領域Ａの前記ポリシリコンゲート電極４６ａ上に自己整合的にコバルトシリサイド層４６ｂが形成されるように構成することも可能である。
【００４９】
さらに、図９（Ｆ）の工程において図９（Ｅ）の構造上にＳｉＯ２膜４８をＣＶＤ法により５０〜１５０ｎｍの厚さに形成し、さらにその上にＢＰＳＧ等よりなる層間絶縁膜４９を４００〜１０００ｎｍの厚さに堆積する。
【００５０】
さらに、図９（Ｆ）の工程において前記層間絶縁膜４９を形成した後、前記層間絶縁膜４９中に必要なコンタクトホールを形成し、さらに前記層間絶縁膜４９上に様々な配線パターンを形成する。
【００５１】
本参考例においては、図９（Ｅ）の工程において、前記ロジック半導体装置の拡散領域４１Ｄ，４１Ｅ上にコバルトシリサイド領域４１ｄ，４１ｅが形成されため、コンタクト抵抗が低減され、前記ロジック半導体装置の動作速度が向上する。
【００５２】
一方、前記メモリセル領域Ｂにおいては、図９（Ｅ）の工程で形成されるコバルトシリサイドは、前記ワード線ＷＬ上に限定される。これは、図４（Ａ）〜（Ｃ）および図５（Ｄ）に示すように、本参考例のフラッシュメモリでは、図９（Ｅ）のＣｏ層の堆積工程において露出されるＳｉ領域が、前記ワードラインを構成するポリシリコンパターン４４ａだけであるためである。換言すると、図９（Ｅ）の工程において前記Ｃｏシリサイド領域４１ｄ，４１ｅ，４４ｂおよび４６ｂを自己整合的に形成した場合、その後からいずれかの領域において形成されたコバルトシリサイド層を除去したり、あるいはＣｏ層の堆積に先立ってシリサイド層形成が望ましくない部分にマスクパターンを施す等の工程が不要になる。これは、特に図５（Ｄ）の断面において、前記ゲート構造Ｇ３が、Ｃ−Ｃ’方向に連続して延在する構造になっていることに負うところが大きい。
【００５３】
より詳細に説明すると、従来のフラッシュメモリでは、隣接するメモリセルトランジスタ相互間の干渉の可能性を危惧して、図４（Ａ）の平面図において、隣接する一対のワード線ＷＬの間の領域において、前記ゲート構造をパターニングにより除去することが行なわれていた。この場合、前記隣接するワード線ＷＬ間の部分（本発明ではゲート構造Ｇ３により覆われている）においてはＳｉ基板４１の表面が露出するため、このような構造においてＣｏ膜を一様に堆積した場合には、前記隣接するワード線ＷＬの間の部分にもシリサイド膜が形成されてしまい、ワード線ＷＬが互いに短絡してしまう。従って、従来のフラッシュメモリを、シリサイド形成を必要とするロジック半導体装置とモノリシックに集積化しようとすると、前記隣接するワード線ＷＬの間のＳｉ基板露出部をマスクパターンで保護するか、あるいはシリサイド形成後に上記領域からシリサイドを選択的に除去する工程が必要であったが、これらの工程を行なった場合には、半導体装置の製造工程が非常に複雑になってしまう。
【００５４】
これに対し、本発明の発明者は、図４（Ａ）に示すように前記ゲート構造Ｇ３が前記ラインＣ−Ｃ’の方向に連続して延在している場合でも、危惧されている隣接するトランジスタ相互の干渉は生じないことを確認し、この発見に基づいて、図４（Ａ）に示す構造を発明したものである。本発明の結果、シリサイド領域を有する高速ロジック半導体装置と不揮発性半導体装置とを同一基板上にモノリシックに集積化した混載半導体集積回路装置を、簡単な工程で安価に製造することが可能になった。
【００５５】
なお、本参考例において、前記Ｃｏ層とＴｉＮ層の代わりにＴｉ層を５０〜１５０ｎｍの厚さに堆積してもよい。この場合には、前記コバルトシリサイドの代わりにチタンシリサイドが形成される。
【００５６】
なお、本参考例による混載半導体集積回路装置では、図１０（Ａ）に示すように、図４（Ａ）のＣ−Ｃ’断面図において、ワード線ＷＬとこれに隣り合ったワード線ＷＬとの間の部分において、前記ゲート構造Ｇ３の最上層４３ｃを除去することも可能である。このような場合でも、隣り合ったワード線の間の部分においてＳｉ基板４１が露出することはない。また、同様に、図１０（Ｂ）に示すように、隣り合ったワード線ＷＬの間の領域では、前記ゲート構造Ｇ３のうちの上側層４３ｂおよび４３ｃを除去することも可能である。
［実施例］
図１１（Ａ）〜１２（Ｇ）は、本発明の一実施例による混載半導体集積回路装置の構成を示す。ただし、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００５７】
図１１（Ａ）〜（Ｃ）までは、先に説明した図８（Ａ）〜（Ｃ）と同一の工程であり、図１１（Ｄ）の工程において、前記領域Ａのポリシリコンゲート電極４６ａを覆うように、また前記領域Ｂのポリシリコンワード線パターン４４ａを覆うように、同一のＷＳｉ層が、前記領域Ａでは上側ゲート電極４６ｂとして、また前記領域Ｂではワード線パターン４４ｂとして、１００〜１８０ｎｍの厚さに形成され、その上にＳｉＯＮ反射防止膜４６ｐが形成される。
【００５８】
図１１（Ｄ）の工程では、さらに前記領域Ａにおいて前記Ｓｉ基板４１中に前記ポリシリコンゲート電極４６ａおよびＷＳｉゲート電極４６ｂをマスクに、Ａｓ＋あるいはＢＦ２ ＋のイオン注入がなされ、拡散領域４１Ｄ，４１Ｅが形成される。また、前記領域Ｂに約３０ｋｅＶの加速電圧と１〜５×１０１３ｃｍ−２のドーズ量でイオン注入することにより、先に図４（Ｃ）で説明したチャネルカット領域４１Ｃを形成する。
【００５９】
次に、図１２（Ｅ）の工程において、領域Ａにおいて、前記ゲート酸化膜４５、ゲート電極４６ａ，４６ｂ、および反射防止膜４６ｐよりなるゲート電極構造の側壁面に側壁酸化膜４７が形成され、さらに図１２（Ｆ）の工程において、前記拡散領域４１Ｄ，４１Ｅの表面に、先の参考例と同様にしてコバルトシリサイド領域４１ｄ，４１ｅが、自己整合的に形成される。
【００６０】
さらに、図１２（Ｇ）の工程で、先の参考例と同様にして、ＣＶＤ−ＳｉＯ２膜４８および層間絶縁膜４９が形成される。
【００６１】
本実施例においても、図１３に示すように前記ゲート構造Ｇ３は図４（Ａ）のＣ−Ｃ’方向に連続的に延在しており、このため図１２（Ｆ）のコバルトシリサイド領域形成工程において、隣り合ったワード線ＷＬの間の部分を特にマスクしなくてもワード線ＷＬ同士がコバルトシリサイド層を介して短絡することはない。
【００６２】
本実施例においても、図１０（Ａ），（Ｂ）の変形例と同様に、図１３中、隣り合ったワード線ＷＬの間の領域においてＳｉＯ２膜４３ｃあるいはＳｉＮ膜４３ｂを除去することが可能である。
［第２参考例］
図１４は、本発明の第２参考例による混載半導体集積回路装置の構成を示す。ただし図１４中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００６３】
図１４の混載半導体集積回路装置は、先に説明した図９（Ｆ）の構成と類似しているが、Ｓｉ基板４１の代わりにＳｉＯ２基板４１０上にＳｉ単結晶層４１１を形成した、いわゆるＳＯＩ構造の基板を使っていることを特徴とする。
【００６４】
ＳＯＩ構造を使うことにより、半導体装置の動作速度が向上し、消費電力が低減する利点が得られる。
【００６５】
本参考例のその他の構成および特徴は先の第１参考例および実施例の説明から明らかであり、説明を省略する。
【発明の効果】
【００６６】
本発明の特徴によれば、ロジック半導体装置とＯＮＯ構造の不揮発性半導体記憶装置とを混載した半導体集積回路装置において、不揮発性半導体記憶装置の蓄積ゲート構造を、ワード線の延在方向に交叉する方向に連続的に形成しておくことで、ロジック半導体装置の拡散領域表面にシリサイド層を自己整合工程で形成する場合に、前記不揮発性半導体記憶装置において、隣接するワード線の間の領域にシリサイドが形成される問題が、特別なマスク工程を使うことなく回避される。また本発明によれば、必要に応じてワード線上のシリサイド層の組成を、ロジック半導体装置の拡散領域のシリサイド層の組成に対して異ならせることが可能である。
【図面の簡単な説明】
【図１】 従来のフラッシュメモリの構成を示す図（その１）である。
【図２】 （Ａ），（Ｂ）は、従来のフラッシュメモリの構成を示す図（その２）である。
【図３】 従来のロジック半導体装置の構成を示す図である。
【図４】 （Ａ）〜（Ｃ）は、本発明の第１参考例による半導体集積回路装置の一部を示す図（その１）である。
【図５】 （Ｄ）は、本発明の第１参考例による半導体集積回路装置の一部を示す図（その２）である。
【図６】 （Ａ），（Ｂ）は、ＯＮＯ構造の不揮発性半導体記憶装置の構成を説明する図である。
【図７】 （Ａ）〜（Ｄ）は、ＯＮＯ構造の不揮発性半導体記憶装置の原理を説明する図である。
【図８】 （Ａ）〜（Ｄ）は、本発明の第１参考例による半導体集積回路装置の製造工程を説明する図（その１）である。
【図９】 （Ｅ）〜（Ｆ）は、本発明の第１参考例による半導体集積回路装置の製造工程を説明する図（その２）である。
【図１０】 （Ａ），（Ｂ）は、本発明の第１参考例による半導体集積回路装置の変形例を示す図である。
【図１１】 （Ａ）〜（Ｄ）は、本発明の実施例による半導体集積回路装置の製造工程を説明する図（その１）である。
【図１２】 （Ｅ）〜（Ｇ）は、本発明の実施例による半導体集積回路装置の製造工程を説明する図（その２）である。
【図１３】 本発明の実施例による半導体集積回路装置の一断面を示す図である。
【図１４】 本発明の第２参考例による半導体集積回路装置の構成を示す図である。
【符号の説明】
２１，３１，４１ 基板
２１Ａ，２１Ｂ，３１Ａ〜３１Ｄ，４１Ａ，４１Ｂ 拡散領域
２１Ｃ ソースライン
２２Ａ，３２Ａ，４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ 素子分離絶縁膜
２２Ｂ，４５ ゲート絶縁膜
２３ フローティングゲート
２４ 絶縁膜
２５，２６ コントロールゲート
２７ 反射防止膜
２８，４８ ＳｉＯ２膜
２９，３５ 側壁絶縁膜
３１Ｅ，３１Ｆ，４１ｄ，４１ｅ 自己整合シリサイド層
３３，３４ ゲート電極
４２Ｇ 素子分離溝
４３ａ，４３ｃ ＳｉＯ２膜
４３ｂ ＳｉＮ膜
４４ａ ポリシリコンワード線
４４ｂ シリサイドワード線
４６ａ ポリシリコンゲート電極
４６ｂ シリサイドゲート電極
４６ｐ 反射防止膜（ＳｉＮ膜、ＳｉＯＮ膜）
４９ 層間絶縁膜
【発明の属する技術分野】
【０００２】
本発明は不揮発性半導体記憶装置とロジック半導体装置を有する混載半導体集積回路装置およびその製造方法に関し、特に不揮発メモリセルとシリサイド形成されたロジックトランジスタとを同一基板上に有する半導体集積回路装置に関する。
【０００３】
不揮発性半導体記憶装置にはＥＰＲＯＭやフラッシュＥＰＲＯＭなどがあり、ロジック半導体装置にはＭＰＵ，ＭＣＵなどがあるが、従来より、不揮発性半導体記憶装置とロジック半導体装置とは、それぞれ異なったプロセスにより、別々に製造するのが通例であった。
【０００４】
これに対し、近年では、かかる不揮発性半導体記憶装置とロジック半導体装置とを、同一の基板上に併設する混載半導体集積回路装置の研究開発が急速に進んでいる。
【０００５】
一般に高速動作を要求されるロジック半導体装置では、微細化と配線遅延の軽減のため、シリサイドパターンの採用、およびポリサイド構造の採用が進んでいる。そこで、このようなロジック半導体装置に不揮発性半導体記憶装置を併設した混載半導体集積回路装置では、製造工程を共通化するために不揮発性半導体記憶装置においてもシリサイドパターンの形成が必要となる。しかし、不揮発性半導体記憶装置のメモリセルトランジスタは一般に半導体基板上に第１ゲート絶縁膜（トンネル絶縁膜）、フローティングゲート電極、第２ゲート絶縁膜、コントロールゲート電極を積層した多層ゲート電極構造を有しており、複雑な製造工程で製造される。
【従来の技術】
【０００６】
以下、従来技術による、不揮発性半導体記憶装置とロジック半導体装置について、簡単に説明する。
【０００７】
図１および図２（Ａ），（Ｂ）は、従来のＮＯＲ型フラッシュメモリの構成を示す。ただし、図１は前記フラッシュメモリの平面図を、図２（Ａ）および（Ｂ）は、図１中のラインＡ−Ａ’およびＢ−Ｂ’に沿った断面図を示す。
【０００８】
最初に図２（Ａ）を参照するに、従来のＮＯＲ型フラッシュメモリはｐ型Ｓｉ基板２１上の素子分離絶縁膜２２Ａにより画成された活性領域上に形成されており、前記活性領域上には、前記Ｓｉ基板２１の表面に形成されたトンネル酸化膜２２Ｂと、前記トンネル酸化膜２２Ｂ上に形成されたポリシリコンフローティングゲート電極２３と、前記ポリシリコンフローティングゲート電極２３を覆う絶縁膜２４と、前記絶縁膜２４上に形成されたポリシリコン膜２５と、前記ポリシリコン膜２５上に形成されたＷＳｉ膜２６と、前記ＷＳｉ膜２６上に形成されたポリシリコン膜２７と、前記ポリシリコン膜２７上に形成されたＳｉＯ膜２８とよりなる積層構造が形成される。このうち、前記ポリシリコン膜２５，ＷＳｉ膜２６およびポリシリコン膜２７は制御電極を形成する。
【０００９】
前記積層構造は、図２（Ｂ）の断面図に示すようにパターニングされて積層ゲート電極構造Ｇ１を形成するが、前記積層ゲート電極構造Ｇ１は前記Ｓｉ基板２１上において図１の平面図に示すように平行に延在し、複数のワード線ＷＬを形成する。さらに、図１の平面図に示すように前記素子分離絶縁膜２２Ａは、前記Ｓｉ基板２１上を前記ワード線ＷＬの延在方向に略直交する方向に相互に平行に延在する帯状のパターンを形成し、図２（Ａ）の断面図よりわかるように、前記ワード線ＷＬは、前記素子分離絶縁膜２２Ａとの交差部において前記素子分離絶縁膜２２Ａを覆って延在する。
【００１０】
図２（Ｂ）の断面図に示すように、前記Ｓｉ基板２１中にはｎ型拡散領域２１Ａおよび２１Ｂが前記積層ゲート電極構造Ｇ１の両側に、前記積層ゲート電極構造Ｇを自己整合マスクとして形成され、さらに前記積層ゲート電極構造Ｇ１の両側には側壁酸化膜２９が形成される。かかる側壁酸化膜２９は、前記Ｓｉ基板２１上に前記積層ゲート電極構造Ｇ１を覆うようにＳｉＯ２膜を堆積し、これをＲＩＥ法によりエッチバックすることで形成される。さらに前記拡散領域２１Ａをレジストパターンで保護しながら実行することにより、前記一対の積層ゲート電極構造Ｇ１の、互いに対向する側壁酸化膜２９の間の部分において前記素子分離絶縁膜２４もエッチバックされ、その結果図１に示す共通ソースライン２１Ｃに対応して、Ｓｉ基板２１が露出される。そこで、かかるＳｉ基板２１の露出部にｎ型不純物元素を高濃度イオン注入することにより、前記ソースライン２１Ｃに対応して導電性領域が形成される。
【００１１】
これに対し、図３は典型的な従来のロジック半導体装置の構成を示す。
【００１２】
図３を参照するに、ロジック半導体装置は例えばｐ型のＳｉ基板３１上の素子分離絶縁膜３２Ａにより画成された活性領域上に形成されており、前記活性領域上には、前記Ｓｉ基板３１の表面に形成されたゲート酸化膜３２Ｂと、前記ゲート酸化膜３２Ｂ上に形成されたポリシリコンゲート電極３３と、前記ポリシリコンゲート電極３３上に形成されたＷＳｉ膜３４とを含み、前記ゲート酸化膜３２，前記ポリシリコンゲート電極３３，およびＷＳｉ膜３４はゲート電極構造Ｇ２を形成する。
【００１３】
さらに、前記Ｓｉ基板３１中には前記ゲート電極構造Ｇ２の両側に、ｎ−型３１Ａおよび３１Ｂが、前記ゲート電極構造Ｇ２を自己整合マスクに形成されており、さらに前記ゲート電極構造Ｇ２の両側壁面上には側壁酸化膜３５が形成される。さらに、前記Ｓｉ基板３１中には、前記ゲート電極構造Ｇ２および前記側壁酸化膜３５を自己整合マスクにｎ＋型拡散領域３１Ｃおよび３１Ｄが、それぞれ前記ｎ−型拡散領域３１Ａおよび３１Ｂと部分的に重複するように形成される。
【００１４】
さらに、図３のロジック半導体装置では、前記拡散領域３１Ｃ，３１Ｄの露出表面上に、低抵抗のＴｉＳｉ層３５Ｅおよび３１Ｆが、それぞれ形成される。
【００１５】
図３のロジック半導体装置を図２（Ａ），（Ｂ）のＮＯＲ型フラッシュメモリと共に、共通のＳｉ基板２１上にモノリシックに形成しようとした場合、前記ポリシリコン制御電極２５を構成するポリシリコン膜と前記ポリシリコンゲート電極を構成するポリシリコン膜とが同一の工程で堆積され、また、ＷＳｉ膜２６とＷＳｉ膜３４も、同時に形成される。また、前記ゲート電極構造Ｇ１およびＧ２のパターニングも実質的に同時に実行され、側壁酸化膜２９を形成する工程と側壁酸化膜３５を形成する工程も、実質的に同時に実行される。また前記ソースライン２１Ｃを形成する工程と拡散領域３１Ｃ，３１Ｄを形成する工程が同時に実行される。ただし、前記ロジック半導体装置において前記拡散領域３１Ａ〜３１Ｄがｐ型である場合には、これらの拡散領域の形成は、フラッシュメモリにおいて対応する拡散領域２１Ａ，２１Ｂの形成工程とは別に行なわれる。
【発明が解決しようとする課題】
【００１６】
ところで、高集積化および微細化に対する要求が厳しいフラッシュメモリでは、一般的にメモリセルトランジスタに層３５Ｅあるいは３５ＦのようなＴｉＳｉ層が形成されることはなく、このためモノリシックに形成されるロジック半導体装置においては、図３のロジック半導体装置のようなＴｉＳｉ層３５Ｅ，３５Ｆは形成されない。また、これらのモノリシックに形成されるロジック半導体装置において、あえてＴｉＳｉ層３５Ｅ，３５Ｆを形成しようとする追加の工程が必要になり、製造工程が複雑になってしまう。一方、ロジック半導体装置においてＴｉＳｉ層３５Ｅ，３５Ｆを形成しない場合には、コンタクト抵抗が増大してしまい、所望の高速動作を実現することができない。
【００１７】
そこで、本発明は上記の課題を解決した新規で有用な半導体装置を提供することを概括的課題とする。
【００１８】
本発明のより具体的な課題は、不揮発性メモリとロジック半導体装置とを共通基板上に集積した半導体集積回路装置において、不揮発性メモリにおいては高い集積密度を実現し、一方ロジック半導体装置ではシリサイド層形成により拡散領域のコンタクト抵抗を最小化し、もって動作速度を最大化することにある。
【課題を解決するための手段】
【００１９】
本発明は上記の課題を、
第１および第２の領域を画成された基板と、
前記基板上の前記第１の領域に形成されたロジック半導体装置と、
前記基板上の前記第２の領域に形成された不揮発性半導体記憶装置とよりなる半導体集積回路装置において、
前記ロジック半導体装置は、前記第１の領域上にゲート絶縁膜を介して形成されたゲート電極と、前記第１の領域中、前記ゲート電極の両側に形成された一対の拡散領域と、前記一対の拡散領域の表面にそれぞれ形成されたシリサイド層とよりなり、
前記不揮発性半導体記憶装置は、前記第２の領域を第１の方向に互いに平行に連続的に延在し、各々第１および第２の側縁部で画成された複数の蓄積ゲート構造と、前記第２の領域を、前記第１の方向とは異なる第２の方向に、前記蓄積ゲート構造との交差部において前記蓄積ゲート構造を覆うように、互いに平行に延在する複数のワード線と、前記第２の領域中、前記蓄積ゲート構造で覆われた各々の領域内側において、前記蓄積ゲート構造の前記第１および第２の側縁部にそれぞれ接して延在する第１および第２の拡散領域とよりなり、
前記第２の領域においては前記基板表面のうち、一の蓄積ゲート構造とこれに隣接する蓄積ゲート構造の間の部分に前記素子分離絶縁膜が形成され、前記ワード線は、前記第１および第２の拡散領域に対して、素子分離絶縁膜により絶縁分離されており、前記基板を上面から見た場合、前記第２の領域はその全体が、前記蓄積ゲート構造および素子分離絶縁膜により覆われており、
前記蓄積ゲート構造は、前記交差部において前記基板表面上に形成された第１の酸化膜と、前記第１の酸化膜上に形成された窒化膜と、前記窒化膜上に形成された第２の酸化膜とを含み、一のワード線とこれに隣接するワード線との間において、少なくとも前記第１の酸化膜が前記第２の領域の前記基板表面を連続して覆い、
前記ゲート電極の表面および前記ワード線の表面には同一工程でシリサイド層が形成され、前記一対の拡散領域の表面にそれぞれ形成されたシリサイド層は、前記ゲート電極上のシリサイド層とは異なった別の工程で形成されてなることを特徴とする半導体集積回路装置により、解決する。
【００２０】
本発明の特徴によれば、ロジック半導体装置とＯＮＯ構造の不揮発性半導体記憶装置とを混載した半導体集積回路装置において、不揮発性半導体記憶装置の蓄積ゲート構造を、ワード線の延在方向に交叉する方向に連続的に形成しておくことで、ロジック半導体装置の拡散領域表面にシリサイド層を自己整合工程で形成する場合に、前記不揮発性半導体記憶装置において、隣接するワード線の間の領域にシリサイドが形成される問題が、特別なマスク工程を使うことなく回避される。また本発明の特徴によれば、前記ロジック半導体装置とＯＮＯ構造の不揮発性半導体記憶装置の双方において、シリサイド層を自己整合工程により、簡単に形成することが可能になる。また本発明の特徴によれば、必要に応じてワード線上のシリサイド層の組成を、ロジック半導体装置の拡散領域のシリサイド層の組成に対して異ならせることが可能である。
【発明の実施の形態】
【００２１】
［第１参考例］
図４（Ａ）は、本発明の第１参考例による混載半導体集積回路装置のうち、メモリセル領域の構成を示す平面図、図４（Ｂ），（Ｃ）は図４（Ａ）中、ラインＡ−Ａ’，Ｂ−Ｂ’に沿った断面図、さらに図５（Ｄ）は図４（Ａ）中、ラインＣ−Ｃ’に沿った断面図を示す。
【００２２】
図４（Ａ）〜（Ｃ）および図５（Ｄ）を参照するに、ｐ型Ｓｉ基板４１中には帯状に、素子分離構造を形成する複数のＳｉＯ２パターン４２Ａ，４２Ｂが、前記Ｓｉ基板４１の表面に相互に平行に延在し、前記Ｓｉ基板４１中には前記ＳｉＯ２パターン４２Ａの表面に沿ってｎ型拡散領域４１Ａが、また前記ＳｉＯ２パターン４２Ｂの表面に沿ってｎ型拡散領域４１Ｂが形成されている。
【００２３】
さらに、前記Ｓｉ基板４１上には、互いに隣り合ったＳｉＯ２パターン４２Ａと４２Ｂとの間の領域を覆うように、ＳｉＯ２膜４３ａ，ＳｉＮ膜４３ｂおよびＳｉＯ２膜４３ｃを積層したいわゆるＯＮＯ構造を有するゲート構造Ｇ３が、前記ＳｉＯ２パターン４２Ａ，４２Ｂの延在方向に、連続的に延在するように形成されている。また、前記Ｓｉ基板４１上には、前記ＯＮＯゲート構造Ｇ３の延在方向に略直交する方向に延在する複数のワード線ＷＬが、相互に平行に形成されており、前記ワード線ＷＬの各々は前記ＯＮＯゲート構造Ｇ３との交点において、図４（Ｂ），（Ｃ）に示すように前記ＯＮＯゲート構造Ｇ３を覆う。前記ワード線ＷＬの各々は、下側のポリシリコンパターン４４ａとその上に形成されたＷＳｉパターン４４ｂとより構成される。
【００２４】
また、図４（Ｃ）には、前記断面Ｂ−Ｂ’に沿って、拡散領域４１Ａと拡散領域４１Ｂとの間に、ｐ型のチャネルカット領域４１Ｃが形成されているのがわかる。
【００２５】
さらに図５（Ｄ）は図４（Ａ）中、ラインＣ−Ｃ’に沿った断面図を示す。
【００２６】
図５（Ｄ）を参照するに、本参考例の混載半導体集積回路装置では、メモリセル領域において前記ＯＮＯゲート構造Ｇ３が、前記Ｃ−Ｃ’方向に、連続して延在しているのがわかる。この特徴については、後で詳細に説明する。
【００２７】
図６（Ａ），（Ｂ）および図７は、前記ＯＮＯゲート構造Ｇ３を使った、いわゆるＯＮＯ構造の不揮発性半導体記憶装置の原理を説明する図である。このうち、図６（Ａ）はメモリセルアレイの概略を、また図６（Ｂ）はその等価回路図を示す。
【００２８】
図６（Ａ），（Ｂ）を参照するに、前記不揮発性半導体記憶装置では、ワード線ＷＬが第１の方向に互いに平行に延在し、ビット線ＢＬが前記第１の方向に交差する第２の方向に互いに平行に延在し、メモリセルトランジスタは、各々のビット線ＢＬと各々のワード線ＷＬとの交点に形成される。図４（Ａ）〜図５（Ｄ）との対応を見ると、ワード線ＷＬがポリシリコンパターン４４ａおよびその上のＷＳｉパターン４４ｂにより形成され、ビット線ＢＬが前記Ｃ−Ｃ’方向に延在する拡散領域４１Ａ，４１Ｂにより形成される。また、前記メモリセルトランジスタのチャネル領域は、各々のＯＮＯゲート構造Ｇ３とワード線ＷＬとの交点直下、前記拡散領域４１Ａと４１Ｂとの間の部分に形成される。
【００２９】
前記メモリセルトランジスタは、前記ワード線ＷＬに印加された制御電圧により前記チャネル領域を導通させ、チャネル領域中、ドレイン端近傍において形成されたホットエレクトロンを前記ＳｉＮ膜４３ｂに注入することで、書き込みを行なう。
【００３０】
図７（Ａ）〜（Ｄ）は、かかるＯＮＯ構造の不揮発半導体記憶装置への情報の書き込みを示す。このうち図７（Ａ）では以下の表１中の条件１において、前記拡散領域４１Ａに０Ｖを、また前記拡散領域４１Ｂに＋５Ｖを印加し、ワード線ＷＬに１０Ｖの電圧を印加した場合を示す。
【００３１】
【表１】
【００３２】
これに対し図７（Ｂ）では、以下の表１の条件２において、前記拡散領域４１Ａに＋５Ｖを、また前記拡散領域４１Ｂに０Ｖを印加し、ワード線ＷＬに１０Ｖの電圧を印加した場合を示す。
【００３３】
図７（Ｂ）を参照するに、このような条件下では、ドレイン端近傍、すなわち拡散領域４１Ａの近傍においてホットエレクトロン発生し、発生したホットエレクトロンは前記ＳｉＯ２膜４３ａをトンネリングしてＳｉＮ膜４３ｂ中に侵入し、保持される。
【００３４】
さらに、前記条件１での書き込みと条件２での書き込みを行なうことにより、図７（Ｃ）に示すようにＳｉＮ膜４３ｂ中の拡散領域４１Ａ近傍および拡散領域４１Ｂ近傍の２個所に電子が電荷として保持される状態が実現できる。また、図７（Ｄ）に示す、ＳｉＮ膜４３ｂ中に電荷が保持されない状態を合わせると、このようなＯＮＯ不揮発性半導体装置は２値の情報を保持することが可能になる。
【００３５】
このような不揮発性半導体記憶装置の読み出しおよび消去は、前記表１の条件３〜７に従って行われる。
【００３６】
すなわち、表１の条件３では拡散領域４１Ｂに＋１Ｖの電圧を、拡散領域４１Ａに０Ｖの電圧を印加し、さらにワード線ＷＬに＋３Ｖの読み出し電圧を印加した場合、図７（Ａ）に示すようなドレイン端近傍における電荷により、チャネルがオンオフされる。この場合図７（Ｂ）に示すソース端近傍における電荷の有無はチャネルのオンオフに関係しない。また前記表１の条件４は、前記条件３の逆の場合である。
【００３７】
さらに、図７（Ａ）の電荷は、表１の条件５において、前記ＳｉＯ２膜４３ａを通って前記拡散領域４１Ｂに脱出し、書き込み情報の消去がなされる。同様に、図７（Ｂ）の電荷は、表１の条件６において前記ＳｉＯ２膜４３ａを通って前記拡散領域４１Ａに脱出し、書き込み情報の消去がなされる。さらに、図７（Ｃ）の電荷は、表１の条件７において、前記拡散領域４１Ａおよび４１Ｂに脱出し、書き込み情報が消去される。
【００３８】
図８（Ａ）〜（Ｄ）および図９（Ｅ），（Ｆ）は、図４（Ａ）〜（Ｃ）の不揮発性半導体記憶装置とロジック半導体装置とを集積した混載半導体集積回路装置の製造工程を示す図である。
【００３９】
図８（Ａ）を参照するに、前記ｐ型Ｓｉ基板４１上にはロジック半導体装置を形成する領域Ａと不揮発性半導体装置を形成する領域Ｂとが画成され、さらに前記領域Ａにおいては２００〜６００ｎｍの深さに形成された素子分離溝４１Ｇを埋めるように、典型的にはＳｉＯ２よりなる素子分離絶縁膜４２Ｃ，４２Ｄが形成されている。
【００４０】
さらに、図８（Ｂ）の工程において前記Ｓｉ基板４１上に前記ＭＯＮＯＳゲート積層構造Ｇ３を構成する積層体が、前記領域Ａおよび領域Ｂを一様に覆うように形成される。より具体的には、前記Ｓｉ基板４１の表面を約９００℃で熱酸化して前記ＳｉＯ２膜４３ａが５〜１０ｎｍの厚さに形成され、その上に前記ＳｉＮ膜４３ｂをＣＶＤ法により、４〜１５ｎｍの厚さに形成する。さらに、前記ＳｉＮ膜４３ｂの表面を約１０００℃で熱酸化して、前記ＳｉＯ２膜４３ｃを４〜１０ｎｍの厚さに形成する。
【００４１】
図８（Ｂ）の工程では、さらにこのようにして形成されたＯＮＯ積層体上にレジストパターンを形成し、形成されたレジストパターンをマスクに、Ｂ＋等のｐ型不純物を１５〜３０°の角度で約６０ｋｅＶの加速電圧と２〜５×１０１３ｃｍ− 2程度のドーズ量で前記Ｓｉ基板４１中にイオン注入する。さらに、前記レジストパターンをマスクに前記ＯＮＯ積層体をドライエッチングすることにより前記領域Ｂにおいてゲート積層構造Ｇ３が形成される。この時、前記ＳｉＯ２膜４３ａを残してもよい。
【００４２】
次に、図８（Ｃ）の工程では、前記レジストパターンをマスクに、前記Ｓｉ基板４１中にＡｓ＋等のｎ型不純物を、４０〜８０ｋｅＶの加速電圧と３〜６×１０１５ｃｍ−２のドーズ量でイオン注入し、前記レジストパターンを剥離した後、約７００〜１０００℃で熱酸化することにより、前記隣接するＭＯＮＯＳ積層構造Ｇ３の間に前記素子分離膜４２Ａ，４２Ｂを、４０〜１５０ｎｍの厚さに形成する。かかる熱酸化の際に、先にイオン注入されたＡｓ＋は拡散し、前記素子分離膜４２Ａに沿って拡散領域４１Ａ，４１Ｂが形成される。
【００４３】
次に、図８（Ｃ）の工程において、前記ＯＮＯ積層体を前記領域Ａからエッチングにより除去し、さらに図８（Ｄ）の工程において前記領域Ａにおいて前記Ｓｉ基板上にゲート絶縁膜４５を約９００℃での熱酸化により５〜１８ｎｍの厚さに形成する。さらに、前記ゲート絶縁膜４５上にポリシリコン電極層４６ａを１００〜２００ｎｍの厚さに成長し、不純物であるＰを１×１０１５〜１×１０１６ ｃｍ −２ のドーズ量でイオン注入する。次に反射防止膜として作用するＳｉＮ膜４６ｐを５０〜１５０ｎｍの厚さに順次形成し、これをフォトリソグラフィー法によりパターンすることにより、前記領域Ａにロジック半導体装置のポリシリコンゲート電極を形成する。
【００４４】
その際、前記ポリシリコン電極層４６ａの堆積と同時に前記領域Ｂにおいてもポリシリコン膜４４ａの堆積を、同一のポリシリコン層が領域ＡからＢに連続して延在するように形成する堆積工程により行ない、さらに前記領域Ｂにおいて前記ポリシリコン膜４４ａ上に、前記領域Ａにおける前記ＳｉＮ膜４６ｐと同一のＳｉＮ膜４４ｐを反射防止膜として、前記ＳｉＮが前記領域ＡからＢに連続して延在するように形成する。さらに、このようにして形成されたＳｉＮ反射防止膜４４ｐを使って前記領域Ｂにおいても、前記領域Ａにおけるポリシリコン電極層４６ａのパターニングと同時に前記ポリシリコン膜４４ａのパターニングを行ない、前記ワード線ＷＬに対応するポリシリコンパターン４４ａを形成する。
【００４５】
図８（Ｄ）の工程では、さらに前記ポリシリコンゲート電極パターニング４６ａを自己整合マスクとして使い、前記ロジック半導体装置がｎ型ＭＯＳトランジスタの場合にはＡｓ＋を約６０ｋｅＶの加速電圧と２〜４×１０１５ｃｍ−２のドーズ量で、またｐ型ＭＯＳトランジスタである場合にはＢＦ２を約４０ｋｅＶの加速電圧と２〜５×１０１５ｃｍ−２のドーズ量でイオン注入することにより、前記Ｓｉ基板中に前記ポリシリコンゲート電極４６ａに隣接して拡散領域４１Ｄおよび４１Ｅが形成される。
【００４６】
また図８（Ｄ）の工程では、前記ポリシリコンゲート電極４４ａおよびその上のＳｉＮ反射防止膜４６ｐよりなる構造の両側壁面上に、ＣＶＤＳｉＯ２膜の堆積とエッチバックにより、側壁酸化膜４７が形成される。そこで、図示は省略するが、前記ポリシリコンゲート電極４６ａおよび側壁酸化膜４７を自己整合マスクにさらにｎ型あるいはｐ型の不純物元素をイオン注入することにより、前記領域Ａにおいて前記ロジック半導体装置を構成するＭＯＳトランジスタをＬＤＤ構造にする。また、前記領域Ｂに約３０ｋｅＶの加速電圧と１〜５×１０１３ｃｍ−２ドーズ量でイオン注入することにより、先に図４（Ｃ）で説明したチャネルカット領域４１Ｃを形成する。
【００４７】
本参考例ではさらに、図９（Ｅ）の工程において前記ＳｉＮ反射防止膜４６ｐおよび４４ｐをそれぞれ前記領域Ａおよび領域Ｂからエッチングにより除去し、得られた構造上にさらにＣｏ膜とＴｉＮ膜をスパッタリングにより、それぞれ８〜１５ｎｍと２０〜４０ｎｍの厚さに形成する。すなわち、図９（Ｅ）の工程においては、形成された前記Ｃｏ膜およびＴｉＮ膜は、いずれも領域Ａおよび領域Ｂを連続して一様に覆う。さらに、このようにＣｏ膜およびＴｉＮ膜を堆積された状態で、得られた構造に対して約５００℃での熱処理を施すことにより、前記ポリシリコンゲート電極４６ａ上に自己整合的にコバルトシリサイド（ＣｏｘＳｉｙ）層４６ｂが、また前記ポリシリコンパターン４４ａ上に自己整合的に別のコバルトシリサイド層４４ｂが形成される。前記ポリシリコンパターン４４ａおよびコバルトシリサイド層４４ｂは、前記ワード線ＷＬを形成する。また、かかるＣｏ膜の堆積および熱処理により、前記領域Ａにおいては拡散領域４１Ｄおよび４１Ｅの表面に、それぞれ薄いコバルトシリサイド領域４１ｄおよび４１ｅが形成される。図９（Ｅ）は、このようなコバルトシリサイド形成の後、未反応層をエッチバックした状態を示す。
【００４８】
図９（Ｅ）において、図示はしないが、前記ＳｉＮ反射防止膜４６ｐのみを前記領域Ａからエッチングによって除去し、前記ＳｉＮ反射防止膜４４ｐを前記領域Ｂに残した状態で、前記コバルトシリサイド形成を行うことで、領域Ａの前記ポリシリコンゲート電極４６ａ上に自己整合的にコバルトシリサイド層４６ｂが形成されるように構成することも可能である。
【００４９】
さらに、図９（Ｆ）の工程において図９（Ｅ）の構造上にＳｉＯ２膜４８をＣＶＤ法により５０〜１５０ｎｍの厚さに形成し、さらにその上にＢＰＳＧ等よりなる層間絶縁膜４９を４００〜１０００ｎｍの厚さに堆積する。
【００５０】
さらに、図９（Ｆ）の工程において前記層間絶縁膜４９を形成した後、前記層間絶縁膜４９中に必要なコンタクトホールを形成し、さらに前記層間絶縁膜４９上に様々な配線パターンを形成する。
【００５１】
本参考例においては、図９（Ｅ）の工程において、前記ロジック半導体装置の拡散領域４１Ｄ，４１Ｅ上にコバルトシリサイド領域４１ｄ，４１ｅが形成されため、コンタクト抵抗が低減され、前記ロジック半導体装置の動作速度が向上する。
【００５２】
一方、前記メモリセル領域Ｂにおいては、図９（Ｅ）の工程で形成されるコバルトシリサイドは、前記ワード線ＷＬ上に限定される。これは、図４（Ａ）〜（Ｃ）および図５（Ｄ）に示すように、本参考例のフラッシュメモリでは、図９（Ｅ）のＣｏ層の堆積工程において露出されるＳｉ領域が、前記ワードラインを構成するポリシリコンパターン４４ａだけであるためである。換言すると、図９（Ｅ）の工程において前記Ｃｏシリサイド領域４１ｄ，４１ｅ，４４ｂおよび４６ｂを自己整合的に形成した場合、その後からいずれかの領域において形成されたコバルトシリサイド層を除去したり、あるいはＣｏ層の堆積に先立ってシリサイド層形成が望ましくない部分にマスクパターンを施す等の工程が不要になる。これは、特に図５（Ｄ）の断面において、前記ゲート構造Ｇ３が、Ｃ−Ｃ’方向に連続して延在する構造になっていることに負うところが大きい。
【００５３】
より詳細に説明すると、従来のフラッシュメモリでは、隣接するメモリセルトランジスタ相互間の干渉の可能性を危惧して、図４（Ａ）の平面図において、隣接する一対のワード線ＷＬの間の領域において、前記ゲート構造をパターニングにより除去することが行なわれていた。この場合、前記隣接するワード線ＷＬ間の部分（本発明ではゲート構造Ｇ３により覆われている）においてはＳｉ基板４１の表面が露出するため、このような構造においてＣｏ膜を一様に堆積した場合には、前記隣接するワード線ＷＬの間の部分にもシリサイド膜が形成されてしまい、ワード線ＷＬが互いに短絡してしまう。従って、従来のフラッシュメモリを、シリサイド形成を必要とするロジック半導体装置とモノリシックに集積化しようとすると、前記隣接するワード線ＷＬの間のＳｉ基板露出部をマスクパターンで保護するか、あるいはシリサイド形成後に上記領域からシリサイドを選択的に除去する工程が必要であったが、これらの工程を行なった場合には、半導体装置の製造工程が非常に複雑になってしまう。
【００５４】
これに対し、本発明の発明者は、図４（Ａ）に示すように前記ゲート構造Ｇ３が前記ラインＣ−Ｃ’の方向に連続して延在している場合でも、危惧されている隣接するトランジスタ相互の干渉は生じないことを確認し、この発見に基づいて、図４（Ａ）に示す構造を発明したものである。本発明の結果、シリサイド領域を有する高速ロジック半導体装置と不揮発性半導体装置とを同一基板上にモノリシックに集積化した混載半導体集積回路装置を、簡単な工程で安価に製造することが可能になった。
【００５５】
なお、本参考例において、前記Ｃｏ層とＴｉＮ層の代わりにＴｉ層を５０〜１５０ｎｍの厚さに堆積してもよい。この場合には、前記コバルトシリサイドの代わりにチタンシリサイドが形成される。
【００５６】
なお、本参考例による混載半導体集積回路装置では、図１０（Ａ）に示すように、図４（Ａ）のＣ−Ｃ’断面図において、ワード線ＷＬとこれに隣り合ったワード線ＷＬとの間の部分において、前記ゲート構造Ｇ３の最上層４３ｃを除去することも可能である。このような場合でも、隣り合ったワード線の間の部分においてＳｉ基板４１が露出することはない。また、同様に、図１０（Ｂ）に示すように、隣り合ったワード線ＷＬの間の領域では、前記ゲート構造Ｇ３のうちの上側層４３ｂおよび４３ｃを除去することも可能である。
［実施例］
図１１（Ａ）〜１２（Ｇ）は、本発明の一実施例による混載半導体集積回路装置の構成を示す。ただし、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００５７】
図１１（Ａ）〜（Ｃ）までは、先に説明した図８（Ａ）〜（Ｃ）と同一の工程であり、図１１（Ｄ）の工程において、前記領域Ａのポリシリコンゲート電極４６ａを覆うように、また前記領域Ｂのポリシリコンワード線パターン４４ａを覆うように、同一のＷＳｉ層が、前記領域Ａでは上側ゲート電極４６ｂとして、また前記領域Ｂではワード線パターン４４ｂとして、１００〜１８０ｎｍの厚さに形成され、その上にＳｉＯＮ反射防止膜４６ｐが形成される。
【００５８】
図１１（Ｄ）の工程では、さらに前記領域Ａにおいて前記Ｓｉ基板４１中に前記ポリシリコンゲート電極４６ａおよびＷＳｉゲート電極４６ｂをマスクに、Ａｓ＋あるいはＢＦ２ ＋のイオン注入がなされ、拡散領域４１Ｄ，４１Ｅが形成される。また、前記領域Ｂに約３０ｋｅＶの加速電圧と１〜５×１０１３ｃｍ−２のドーズ量でイオン注入することにより、先に図４（Ｃ）で説明したチャネルカット領域４１Ｃを形成する。
【００５９】
次に、図１２（Ｅ）の工程において、領域Ａにおいて、前記ゲート酸化膜４５、ゲート電極４６ａ，４６ｂ、および反射防止膜４６ｐよりなるゲート電極構造の側壁面に側壁酸化膜４７が形成され、さらに図１２（Ｆ）の工程において、前記拡散領域４１Ｄ，４１Ｅの表面に、先の参考例と同様にしてコバルトシリサイド領域４１ｄ，４１ｅが、自己整合的に形成される。
【００６０】
さらに、図１２（Ｇ）の工程で、先の参考例と同様にして、ＣＶＤ−ＳｉＯ２膜４８および層間絶縁膜４９が形成される。
【００６１】
本実施例においても、図１３に示すように前記ゲート構造Ｇ３は図４（Ａ）のＣ−Ｃ’方向に連続的に延在しており、このため図１２（Ｆ）のコバルトシリサイド領域形成工程において、隣り合ったワード線ＷＬの間の部分を特にマスクしなくてもワード線ＷＬ同士がコバルトシリサイド層を介して短絡することはない。
【００６２】
本実施例においても、図１０（Ａ），（Ｂ）の変形例と同様に、図１３中、隣り合ったワード線ＷＬの間の領域においてＳｉＯ２膜４３ｃあるいはＳｉＮ膜４３ｂを除去することが可能である。
［第２参考例］
図１４は、本発明の第２参考例による混載半導体集積回路装置の構成を示す。ただし図１４中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００６３】
図１４の混載半導体集積回路装置は、先に説明した図９（Ｆ）の構成と類似しているが、Ｓｉ基板４１の代わりにＳｉＯ２基板４１０上にＳｉ単結晶層４１１を形成した、いわゆるＳＯＩ構造の基板を使っていることを特徴とする。
【００６４】
ＳＯＩ構造を使うことにより、半導体装置の動作速度が向上し、消費電力が低減する利点が得られる。
【００６５】
本参考例のその他の構成および特徴は先の第１参考例および実施例の説明から明らかであり、説明を省略する。
【発明の効果】
【００６６】
本発明の特徴によれば、ロジック半導体装置とＯＮＯ構造の不揮発性半導体記憶装置とを混載した半導体集積回路装置において、不揮発性半導体記憶装置の蓄積ゲート構造を、ワード線の延在方向に交叉する方向に連続的に形成しておくことで、ロジック半導体装置の拡散領域表面にシリサイド層を自己整合工程で形成する場合に、前記不揮発性半導体記憶装置において、隣接するワード線の間の領域にシリサイドが形成される問題が、特別なマスク工程を使うことなく回避される。また本発明によれば、必要に応じてワード線上のシリサイド層の組成を、ロジック半導体装置の拡散領域のシリサイド層の組成に対して異ならせることが可能である。
【図面の簡単な説明】
【図１】 従来のフラッシュメモリの構成を示す図（その１）である。
【図２】 （Ａ），（Ｂ）は、従来のフラッシュメモリの構成を示す図（その２）である。
【図３】 従来のロジック半導体装置の構成を示す図である。
【図４】 （Ａ）〜（Ｃ）は、本発明の第１参考例による半導体集積回路装置の一部を示す図（その１）である。
【図５】 （Ｄ）は、本発明の第１参考例による半導体集積回路装置の一部を示す図（その２）である。
【図６】 （Ａ），（Ｂ）は、ＯＮＯ構造の不揮発性半導体記憶装置の構成を説明する図である。
【図７】 （Ａ）〜（Ｄ）は、ＯＮＯ構造の不揮発性半導体記憶装置の原理を説明する図である。
【図８】 （Ａ）〜（Ｄ）は、本発明の第１参考例による半導体集積回路装置の製造工程を説明する図（その１）である。
【図９】 （Ｅ）〜（Ｆ）は、本発明の第１参考例による半導体集積回路装置の製造工程を説明する図（その２）である。
【図１０】 （Ａ），（Ｂ）は、本発明の第１参考例による半導体集積回路装置の変形例を示す図である。
【図１１】 （Ａ）〜（Ｄ）は、本発明の実施例による半導体集積回路装置の製造工程を説明する図（その１）である。
【図１２】 （Ｅ）〜（Ｇ）は、本発明の実施例による半導体集積回路装置の製造工程を説明する図（その２）である。
【図１３】 本発明の実施例による半導体集積回路装置の一断面を示す図である。
【図１４】 本発明の第２参考例による半導体集積回路装置の構成を示す図である。
【符号の説明】
２１，３１，４１ 基板
２１Ａ，２１Ｂ，３１Ａ〜３１Ｄ，４１Ａ，４１Ｂ 拡散領域
２１Ｃ ソースライン
２２Ａ，３２Ａ，４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ 素子分離絶縁膜
２２Ｂ，４５ ゲート絶縁膜
２３ フローティングゲート
２４ 絶縁膜
２５，２６ コントロールゲート
２７ 反射防止膜
２８，４８ ＳｉＯ２膜
２９，３５ 側壁絶縁膜
３１Ｅ，３１Ｆ，４１ｄ，４１ｅ 自己整合シリサイド層
３３，３４ ゲート電極
４２Ｇ 素子分離溝
４３ａ，４３ｃ ＳｉＯ２膜
４３ｂ ＳｉＮ膜
４４ａ ポリシリコンワード線
４４ｂ シリサイドワード線
４６ａ ポリシリコンゲート電極
４６ｂ シリサイドゲート電極
４６ｐ 反射防止膜（ＳｉＮ膜、ＳｉＯＮ膜）
４９ 層間絶縁膜
Claims (1)
- 第１および第２の領域を画成された基板と、
前記基板上の前記第１の領域に形成されたロジック半導体装置と、
前記基板上の前記第２の領域に形成された不揮発性半導体記憶装置とよりなる半導体集積回路装置において、
前記ロジック半導体装置は、前記第１の領域上にゲート絶縁膜を介して形成されたゲート電極と、前記第１の領域中、前記ゲート電極の両側に形成された一対の拡散領域と、前記一対の拡散領域の表面にそれぞれ形成されたシリサイド層とよりなり、
前記不揮発性半導体記憶装置は、前記第２の領域を第１の方向に互いに平行に連続的に延在し、各々第１および第２の側縁部で画成された複数の蓄積ゲート構造と、前記第２の領域を、前記第１の方向とは異なる第２の方向に、前記蓄積ゲート構造との交差部において前記蓄積ゲート構造を覆うように、互いに平行に延在する複数のワード線と、前記第２の領域中、前記蓄積ゲート構造で覆われた各々の領域内側において、前記蓄積ゲート構造の前記第１および第２の側縁部にそれぞれ接して延在する第１および第２の拡散領域とよりなり、
前記第２の領域においては前記基板表面のうち、一の蓄積ゲート構造とこれに隣接する蓄積ゲート構造の間の部分に素子分離絶縁膜が形成され、前記ワード線は、前記第 1 および第２の拡散領域に対して、前記素子分離絶縁膜により絶縁分離されており、
前記基板を上面から見た場合、前記第２の領域はその全体が、前記蓄積ゲート構造および素子分離絶縁膜により覆われており、
前記蓄積ゲート構造は、前記交差部において前記基板表面上に形成された第１の酸化膜と、前記第１の酸化膜上に形成された窒化膜と、前記窒化膜上に形成された第２の酸化膜とを含み、一のワード線とこれに隣接するワード線との間において、少なくとも前記第 1 の酸化膜が前記第２の領域の前記基板表面を連続して覆い、
前記ゲート電極の表面および前記ワード線の表面には同一工程でシリサイド層が形成され、前記一対の拡散領域の表面にそれぞれ形成されたシリサイド層は、前記ゲート電極上のシリサイド層とは異なった別の工程で形成されてなることを特徴とする半導体集積回路装置。
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