JPH0473972A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0473972A JPH0473972A JP18883490A JP18883490A JPH0473972A JP H0473972 A JPH0473972 A JP H0473972A JP 18883490 A JP18883490 A JP 18883490A JP 18883490 A JP18883490 A JP 18883490A JP H0473972 A JPH0473972 A JP H0473972A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体装置の製法に係り、特に高融点金属含
有配線の低抵抗化に関し。
有配線の低抵抗化に関し。
配線の断線を防止する方法を提供することを目的とし。
シリコン（Ｓｉ）基板上にフィールド酸化膜（Ｓｔ（ｈ
）を形成し、該フィールドＳｉＯ□膜に囲まれた素子形
成領域上にゲーＬＳｉＯ□膜を形成する工程と、該ゲー
トＳｉＯ２膜上にフローティングゲート多結晶シリコン
膜（ポリＳｉ膜）を形成する工程と、該フローティング
ゲートポリＳｉ膜を覆って層間Ｓｉ０ｇ膜を形成する工
程と、該フローティングゲートポリＳｉ膜の段差を覆っ
て、該Ｓｉ基板上にワード線ポリＳｔ膜を該フローティ
ングゲートポリＳｉ膜の厚さに対して、同等またはそれ
以上の厚さに被覆する工程と。
）を形成し、該フィールドＳｉＯ□膜に囲まれた素子形
成領域上にゲーＬＳｉＯ□膜を形成する工程と、該ゲー
トＳｉＯ２膜上にフローティングゲート多結晶シリコン
膜（ポリＳｉ膜）を形成する工程と、該フローティング
ゲートポリＳｉ膜を覆って層間Ｓｉ０ｇ膜を形成する工
程と、該フローティングゲートポリＳｉ膜の段差を覆っ
て、該Ｓｉ基板上にワード線ポリＳｔ膜を該フローティ
ングゲートポリＳｉ膜の厚さに対して、同等またはそれ
以上の厚さに被覆する工程と。
該ワード線ポリＳｉ膜上にワード線導電膜を形成する工
程とを順次含むように構成する。
程とを順次含むように構成する。
本発明は、半導体装置の製法に係り、特に高融点金属含
有配線の低抵抗化に関する。
有配線の低抵抗化に関する。
近年、ＭＯ３半導体装置において、ＥＰ−ＲＯＭにおい
ても、他のＩＣ同様、高集積化、高速化が図られている
。
ても、他のＩＣ同様、高集積化、高速化が図られている
。
そのため、高融点金属シリサイド等の高融点金属含有配
線を使用するに際して、その配線抵抗の低抵抗化が要求
されている。
線を使用するに際して、その配線抵抗の低抵抗化が要求
されている。
図において、８はＳｉ基板、９はフィールドＳｉ０ｇ膜
、１０はゲート５ｉＯｔ膜、１１はフローティングゲー
トポリＳｉ膜、１２は層間５ｉＯ１膜、１３はワード線
ポリＳｉ膜、１４はワード線タングステンシリサイド（
ＷＳｉｚ）膜、１５はクランク（断線個所）である。
、１０はゲート５ｉＯｔ膜、１１はフローティングゲー
トポリＳｉ膜、１２は層間５ｉＯ１膜、１３はワード線
ポリＳｉ膜、１４はワード線タングステンシリサイド（
ＷＳｉｚ）膜、１５はクランク（断線個所）である。
第８図にＭＯＳ −ＥＰ−ＲＯＭのフローティンあるべ
きワード線の配線抵抗がＩＯＭΩから２００ＭΩと大き
く変化することがあった。
きワード線の配線抵抗がＩＯＭΩから２００ＭΩと大き
く変化することがあった。
これは、ＩＣのワード線の抵抗がウェハー内及びロフト
内で大きくばらつき、高抵抗箇所の不良解析の結果ワー
ド配線抵抗の高融点金属シリサイド（祁ｉｚ）膜が一層
目のワード線ポリＳｉ膜１３の配線のステップ部で断線
しているためであった。
内で大きくばらつき、高抵抗箇所の不良解析の結果ワー
ド配線抵抗の高融点金属シリサイド（祁ｉｚ）膜が一層
目のワード線ポリＳｉ膜１３の配線のステップ部で断線
しているためであった。
かかる断線が発生すると、ＩＣの高速化に大きな支障を
与え、最終試験での歩留りが大きく低下する。
与え、最終試験での歩留りが大きく低下する。
本発明は以上の点に鑑み、高融点金属シリサイド等の配
線の断線を防止して、抵抗を安定化して。
線の断線を防止して、抵抗を安定化して。
高速化を図ることを目的とする。
第１図は本発明の原理説明図兼一実施例の工程順模式断
面図である。
面図である。
図において、１はＳｉ基板、２はフィールド５ｉＯｚ膜
、３はゲー）ＳｉＯ□膜、４はフローティングゲートＳ
ｉＯ□膜、５は層間ＳｉＯ２膜、６はワード線ポリＳｉ
膜、７はワード線導電膜である。
、３はゲー）ＳｉＯ□膜、４はフローティングゲートＳ
ｉＯ□膜、５は層間ＳｉＯ２膜、６はワード線ポリＳｉ
膜、７はワード線導電膜である。
本発明では、１層目に使用している配線の膜厚さに対し
て、２層目に使用する配線の膜厚を常に厚くする。
て、２層目に使用する配線の膜厚を常に厚くする。
即ち１本発明の目的は、第１図（ａ）に示すように、Ｓ
ｉ基基板上上フィールドＳｉｎ、膜２を形成し。
ｉ基基板上上フィールドＳｉｎ、膜２を形成し。
該フィールド５ｔｏｚｌｌＩ２に囲まれた素子形成領域
上にゲート５ｉＯｔ膜３を形成する工程と。
上にゲート５ｉＯｔ膜３を形成する工程と。
第１図（ｂ）に示すように、該ゲー）ＳｔＯｚ膜３上に
フローティングゲートポリＳｉ膜４を形成する工程と。
フローティングゲートポリＳｉ膜４を形成する工程と。
第１図（Ｃ）に示すように、該フローティングゲートポ
リ５ｉＩＩ１４を覆って層間ＳｉＯ□膜５を形成する工
程と。
リ５ｉＩＩ１４を覆って層間ＳｉＯ□膜５を形成する工
程と。
第１図（ｄ）に示すように、該フローティングゲートポ
リＳｉ膜４の段差を覆って、該Ｓｉ基板１上にワード線
ポリＳｔ膜６を該フローティングゲートポリＳｉ膜４の
厚さに対して、同等またはそれ以上の厚さに被覆する工
程と。
リＳｉ膜４の段差を覆って、該Ｓｉ基板１上にワード線
ポリＳｔ膜６を該フローティングゲートポリＳｉ膜４の
厚さに対して、同等またはそれ以上の厚さに被覆する工
程と。
第１図（ｅ）に示すように、該ワード線ポリＳｉ膜６上
にワード線導電膜７を形成する工程とを順次含むことに
より達成される。
にワード線導電膜７を形成する工程とを順次含むことに
より達成される。
本発明では、第１図のように、フローティングゲートポ
リＳｉ膜の膜厚に対して、ワード線ポリＳｉ膜の膜厚に
対して、同等またはそれ以上の膜厚になるので、フロー
ティングゲートポリＳｉ膜のステップ部のカバレッジが
緩やかとなって、高融点金属シリサイド等の導電膜のス
テップ部での断線がな（なり、配線の低抵抗化が実現で
きる。
リＳｉ膜の膜厚に対して、ワード線ポリＳｉ膜の膜厚に
対して、同等またはそれ以上の膜厚になるので、フロー
ティングゲートポリＳｉ膜のステップ部のカバレッジが
緩やかとなって、高融点金属シリサイド等の導電膜のス
テップ部での断線がな（なり、配線の低抵抗化が実現で
きる。
第１図は本発明の一実施例の工程順模式断面図である。
第１図（ａ）に示すように、既知の方法によって＋ Ｓ
ｉ基板１上に熱酸化法により、 ６．０００人の厚さに
フィールド５ｉ０２膜２を形成する。
ｉ基板１上に熱酸化法により、 ６．０００人の厚さに
フィールド５ｉ０２膜２を形成する。
そして、熱酸化法により、フィールド酸化膜２に囲まれ
た素子形成領域上にゲート酸化膜３を３００人の厚さに
形成する。
た素子形成領域上にゲート酸化膜３を３００人の厚さに
形成する。
第１図（ｂ）に示すうよに、ゲー） ＳｉＯ□膜３上に
、 ＣＶＤ法により、６００℃でフローティングゲート
ポリ５ｉｌｌｊ４を１ 、８００人の厚さに形成する。
、 ＣＶＤ法により、６００℃でフローティングゲート
ポリ５ｉｌｌｊ４を１ 、８００人の厚さに形成する。
続いて、第１図（Ｃ）に示すように、フローティングゲ
ートポリＳｉ膜の表面を酸化し、フローティングゲート
ポリＳｉ膜４を覆って層間ＳｉＯ□膜５を３００人の厚
さに形成する。
ートポリＳｉ膜の表面を酸化し、フローティングゲート
ポリＳｉ膜４を覆って層間ＳｉＯ□膜５を３００人の厚
さに形成する。
第１図（ｄ）に示すように、 Ｓｉ基板ｌ上に、キャパ
シタのコントロール電極となるワード線ポリＳｉ膜６を
フローティングゲートポリＳｉ膜４の厚さ以上に、即ち
２，０００人の厚さに、 ＣＶＤ法により６００°Ｃで
被覆形成する。
シタのコントロール電極となるワード線ポリＳｉ膜６を
フローティングゲートポリＳｉ膜４の厚さ以上に、即ち
２，０００人の厚さに、 ＣＶＤ法により６００°Ｃで
被覆形成する。
そして、第１図（ｅ）に示すように、ワード線導電膜７
として一般に使用される高融点金属シリサイドの一５ｉ
ｚ膜を減圧ＣＶＤ法により２．０００人の厚さに積層し
、ワード線ポリＳｔ膜６と共にパタニングして、ワード
線を形成する。
として一般に使用される高融点金属シリサイドの一５ｉ
ｚ膜を減圧ＣＶＤ法により２．０００人の厚さに積層し
、ワード線ポリＳｔ膜６と共にパタニングして、ワード
線を形成する。
実施例では、ワード線にポリサイド電極としてポリＳｉ
膜と積層して一般に使われる高融点金属シリサイド膜を
例に挙げたが、この導電膜は銅（Ｃｕ）やアルミニウム
（ＡＮ）等の金属でも勿論適用できる。
膜と積層して一般に使われる高融点金属シリサイド膜を
例に挙げたが、この導電膜は銅（Ｃｕ）やアルミニウム
（ＡＮ）等の金属でも勿論適用できる。
以上説明したように１本発明によれば、ワード線ポリＳ
ｉ膜下のステップ部が緩やかとなり、高融点金属シリサ
イド等の導電膜のクラックによる断線障害がなくなり、
ワード線の低抵抗化が実現できるとともに、半導体装置
の信顛性の向上に寄与するところが大きい。
ｉ膜下のステップ部が緩やかとなり、高融点金属シリサ
イド等の導電膜のクラックによる断線障害がなくなり、
ワード線の低抵抗化が実現できるとともに、半導体装置
の信顛性の向上に寄与するところが大きい。
第１図は本発明の第１の実施例の工程順模式断面図
第２図はワード線配線抵抗値とフローティングゲート配
線膜厚の関係図。 第３図は従来例の説明図 である。 図において。 １はＳｉ基板、 ２はフィールドＳｉ０ｇ膜。 ３はゲートＳｉＯ□膜。 ４はフローティングゲートＳ４０ｇ膜。 ５は層間ＳｉＯ□膜 ６はワード線ポリＳｉ膜。 ７はワード線導電膜 水引−８月０−プじ〃蛙イｒｌ（７”）ニオソー１６禮
ｔく断ＣＴ］しり篤 １ 図
線膜厚の関係図。 第３図は従来例の説明図 である。 図において。 １はＳｉ基板、 ２はフィールドＳｉ０ｇ膜。 ３はゲートＳｉＯ□膜。 ４はフローティングゲートＳ４０ｇ膜。 ５は層間ＳｉＯ□膜 ６はワード線ポリＳｉ膜。 ７はワード線導電膜 水引−８月０−プじ〃蛙イｒｌ（７”）ニオソー１６禮
ｔく断ＣＴ］しり篤 １ 図
Claims (1)
- 【特許請求の範囲】 シリコン基板（１）上にフィールド酸化膜（２）を形成
し、該フィールド酸化膜（２）に囲まれた素子形成領域
上にゲート酸化膜（３）を形成する工程と、該ゲート酸
化膜（３）上にフローティングゲート多結晶シリコン膜
（４）を形成する工程と、 該フローティングゲート多結晶シリコン膜（４）を覆っ
て層間酸化膜（５）を形成する工程と、該フローティン
グゲート多結晶シリコン膜（４）の段差を覆って、該シ
リコン基板（１）上にワード線多結晶シリコン膜（６）
を該フローティングゲート多結晶シリコン膜（４）の厚
さに対して、同等又はそれ以上の厚さに被覆する工程と
、 該ワード線多結晶シリコン膜（６）上にワード線導電膜
（７）を形成する工程とを順次含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18883490A JPH0473972A (ja) | 1990-07-16 | 1990-07-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18883490A JPH0473972A (ja) | 1990-07-16 | 1990-07-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0473972A true JPH0473972A (ja) | 1992-03-09 |
Family
ID=16230658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18883490A Pending JPH0473972A (ja) | 1990-07-16 | 1990-07-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0473972A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654219A (en) * | 1996-02-07 | 1997-08-05 | Texas Instruments Incorporated | Annealed poly-silicide etch process |
| US9285078B2 (en) | 2009-12-21 | 2016-03-15 | Linde Aktiengesellschaft | Pressure vessel |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63186478A (ja) * | 1987-01-29 | 1988-08-02 | Fujitsu Ltd | Ｅｐｒｏｍセル |
| JPH02231767A (ja) * | 1989-03-06 | 1990-09-13 | Toshiba Corp | 半導体装置の製造方法 |
-
1990
- 1990-07-16 JP JP18883490A patent/JPH0473972A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63186478A (ja) * | 1987-01-29 | 1988-08-02 | Fujitsu Ltd | Ｅｐｒｏｍセル |
| JPH02231767A (ja) * | 1989-03-06 | 1990-09-13 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654219A (en) * | 1996-02-07 | 1997-08-05 | Texas Instruments Incorporated | Annealed poly-silicide etch process |
| US9285078B2 (en) | 2009-12-21 | 2016-03-15 | Linde Aktiengesellschaft | Pressure vessel |
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