JPH04286324A - 低抵抗コンタクト製造方法 - Google Patents
低抵抗コンタクト製造方法Info
- Publication number
- JPH04286324A JPH04286324A JP3299130A JP29913091A JPH04286324A JP H04286324 A JPH04286324 A JP H04286324A JP 3299130 A JP3299130 A JP 3299130A JP 29913091 A JP29913091 A JP 29913091A JP H04286324 A JPH04286324 A JP H04286324A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- metal silicide
- contact
- integrated circuit
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000010410 layer Substances 0.000 claims abstract description 121
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 48
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 47
- 229910052751 metal Inorganic materials 0.000 claims abstract description 44
- 239000002184 metal Substances 0.000 claims abstract description 44
- 238000000034 method Methods 0.000 claims abstract description 39
- 239000012790 adhesive layer Substances 0.000 claims abstract description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 45
- 229920005591 polysilicon Polymers 0.000 claims description 45
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 9
- 235000012239 silicon dioxide Nutrition 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical group [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 7
- 239000010936 titanium Substances 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical group [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 229910052715 tantalum Inorganic materials 0.000 claims description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical group [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 5
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical group [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 5
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 4
- 238000004090 dissolution Methods 0.000 claims description 4
- 229910052681 coesite Inorganic materials 0.000 claims 2
- 229910052906 cristobalite Inorganic materials 0.000 claims 2
- 229910052682 stishovite Inorganic materials 0.000 claims 2
- 229910052905 tridymite Inorganic materials 0.000 claims 2
- 238000009413 insulation Methods 0.000 abstract 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 239000000758 substrate Substances 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、大略、半導体集積回路
及びその製造方法に関するものであって、更に詳細には
、低抵抗コンタクト及びその製造方法に関するものであ
る。
及びその製造方法に関するものであって、更に詳細には
、低抵抗コンタクト及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】シリコンゲートＭＯＳ技術の出現と共に
、金属の代わりに相互接続体としてドープしたポリシリ
コンからなる多層構成体を使用することが必要となり且
つ望ましいものとなっている。ポリシリコンリードは、
直接的にシリコン基板へ接続することが可能であり、又
は集積回路（ＩＣ）チップ上の選択した位置におけるそ
の他のポリシリコンへ接続させることが可能である。相
互接続体として金属の代わりにポリシリコンを使用する
ことは、ＩＣチップの後の高温処理期間中により大きな
安定性を与える。
、金属の代わりに相互接続体としてドープしたポリシリ
コンからなる多層構成体を使用することが必要となり且
つ望ましいものとなっている。ポリシリコンリードは、
直接的にシリコン基板へ接続することが可能であり、又
は集積回路（ＩＣ）チップ上の選択した位置におけるそ
の他のポリシリコンへ接続させることが可能である。相
互接続体として金属の代わりにポリシリコンを使用する
ことは、ＩＣチップの後の高温処理期間中により大きな
安定性を与える。
【０００３】しかしながら、ポリシリコンは、たとえ高
度にドープされたものであっても、金属よりもその固有
抵抗は一層高い。従って、局所的な相互接続体としてポ
リシリコンを適用する最近の技術においては、この固有
抵抗を著しく減少させるために、ポリシリコンリードは
、通常、シャントされるか又は耐火性金属シリサイド層
でストラップされる。僅かの厚さのポリシリコン層の上
に適宜の金属シリサイド膜を付着形成する。その結果得
られる「ポリサイド」と呼ばれる二層膜をマスクし且つ
エッチングして相互接続リードを形成する。
度にドープされたものであっても、金属よりもその固有
抵抗は一層高い。従って、局所的な相互接続体としてポ
リシリコンを適用する最近の技術においては、この固有
抵抗を著しく減少させるために、ポリシリコンリードは
、通常、シャントされるか又は耐火性金属シリサイド層
でストラップされる。僅かの厚さのポリシリコン層の上
に適宜の金属シリサイド膜を付着形成する。その結果得
られる「ポリサイド」と呼ばれる二層膜をマスクし且つ
エッチングして相互接続リードを形成する。
【０００４】この様な二層膜の形態におけるポリシリコ
ンは、コンタクトにおける以外は導体として使用される
ことはない。このポリサイドリード内を流れる電流のほ
とんどは二層膜の金属シリサイド部分におけるものであ
る。この場合に、ポリシリコン層は、金属シリサイドと
、ポリシリコン層の下側に存在する絶縁層との間の接着
層として存在しているものである。接着層としてのポリ
シリコンは、実際的に必須のものであることが判明して
いる。
ンは、コンタクトにおける以外は導体として使用される
ことはない。このポリサイドリード内を流れる電流のほ
とんどは二層膜の金属シリサイド部分におけるものであ
る。この場合に、ポリシリコン層は、金属シリサイドと
、ポリシリコン層の下側に存在する絶縁層との間の接着
層として存在しているものである。接着層としてのポリ
シリコンは、実際的に必須のものであることが判明して
いる。
【０００５】上側のポリシリコン層の付着形成の前に、
ポリシリコンが下側のポリシリコン層又はシリコン基板
へ接続されている場合には、コンタクトの下側表面上に
二酸化シリコン（ＳｉＯ２ ）が形成される可能性があ
る。この様なＳｉＯ２ の形成は、しばしば、ポリシリ
コン層と下側に存在する層との間におけるコンタクト抵
抗を著しく増加させることとなる。この抵抗増加は、ポ
リシリコンが、一般的に受入れられているＣＶＤ方法に
よって付着形成される場合には、二つの理由により解消
することは不可能である。第一に、ＣＶＤ反応器は、通
常、下側に存在する表面からネイティブな酸化物を予め
クリーニングすることを可能とするものではない。第二
に、ポリシリコン付着のために一般的に使用されている
ホットウオール即ち高温壁反応器においては、完全に酸
素を排除するものではない雰囲気中においてウエハがホ
ットゾーン内にローディングされ、その際にＳｉＯ２
の成長を発生させる更に、Ｎ及びＰタイプの両方の下側
に存在する層へ接続するために使用される場合には、ポ
リシリコンをドーピングするための注入において、エキ
ストラなマスキングステップが必要とされる。更に、ポ
リシリコンはドープされねばならないので、下側に存在
するポリシリコン層の導電型の同一の導電型のシリコン
のみが適宜のコンタクトを形成することが可能である。 これら二つの層の導電型が異なる場合には、ＰＮダイオ
ードが形成され、それは両方向における電流の流れを阻
止することとなる。
ポリシリコンが下側のポリシリコン層又はシリコン基板
へ接続されている場合には、コンタクトの下側表面上に
二酸化シリコン（ＳｉＯ２ ）が形成される可能性があ
る。この様なＳｉＯ２ の形成は、しばしば、ポリシリ
コン層と下側に存在する層との間におけるコンタクト抵
抗を著しく増加させることとなる。この抵抗増加は、ポ
リシリコンが、一般的に受入れられているＣＶＤ方法に
よって付着形成される場合には、二つの理由により解消
することは不可能である。第一に、ＣＶＤ反応器は、通
常、下側に存在する表面からネイティブな酸化物を予め
クリーニングすることを可能とするものではない。第二
に、ポリシリコン付着のために一般的に使用されている
ホットウオール即ち高温壁反応器においては、完全に酸
素を排除するものではない雰囲気中においてウエハがホ
ットゾーン内にローディングされ、その際にＳｉＯ２
の成長を発生させる更に、Ｎ及びＰタイプの両方の下側
に存在する層へ接続するために使用される場合には、ポ
リシリコンをドーピングするための注入において、エキ
ストラなマスキングステップが必要とされる。更に、ポ
リシリコンはドープされねばならないので、下側に存在
するポリシリコン層の導電型の同一の導電型のシリコン
のみが適宜のコンタクトを形成することが可能である。 これら二つの層の導電型が異なる場合には、ＰＮダイオ
ードが形成され、それは両方向における電流の流れを阻
止することとなる。
【０００６】ポリシリコン接着層と下側に存在するポリ
シリコン又はシリコン基板層との間の酸化物成長問題を
解消するための半導体プロセスが所望されている。更に
、この様な製造技術が、コンタクト開口内におけるポリ
シリコン層を除去するが、他の場所においてポリシリコ
ン層を接着層として残すことが所望されている。
シリコン又はシリコン基板層との間の酸化物成長問題を
解消するための半導体プロセスが所望されている。更に
、この様な製造技術が、コンタクト開口内におけるポリ
シリコン層を除去するが、他の場所においてポリシリコ
ン層を接着層として残すことが所望されている。
【０００７】
【発明が解決しようとする課題】本発明は、上述した如
き従来技術の欠点を解消し、コンタクトにおける抵抗値
を最小とする半導体製造技術を提供することである。本
発明の別の目的とするところは、小型の装置幾何学的形
状と共に使用するのに適した低抵抗コンタクトを製造す
る半導体製造プロセス乃至は方法を提供することである
。本発明の更に別の目的とするところは、スタンダード
の集積回路製造プロセスの流れと共に使用するために容
易に適合させることの可能な半導体製造プロセス乃至は
方法を提供することである。
き従来技術の欠点を解消し、コンタクトにおける抵抗値
を最小とする半導体製造技術を提供することである。本
発明の別の目的とするところは、小型の装置幾何学的形
状と共に使用するのに適した低抵抗コンタクトを製造す
る半導体製造プロセス乃至は方法を提供することである
。本発明の更に別の目的とするところは、スタンダード
の集積回路製造プロセスの流れと共に使用するために容
易に適合させることの可能な半導体製造プロセス乃至は
方法を提供することである。
【０００８】
【課題を解決するための手段】本発明によれば、集積回
路上に絶縁層を形成する。次いで、その絶縁層上に接着
層を形成する。該絶縁層及び接着層をエッチングしてコ
ンタクト開口を形成する。集積回路の選択した部分がこ
の様な開口内において露出される。次いで、該集積回路
上に金属シリサイド層を形成する。この金属シリサイド
層及び接着層をエッチングして相互接続体を形成する。
路上に絶縁層を形成する。次いで、その絶縁層上に接着
層を形成する。該絶縁層及び接着層をエッチングしてコ
ンタクト開口を形成する。集積回路の選択した部分がこ
の様な開口内において露出される。次いで、該集積回路
上に金属シリサイド層を形成する。この金属シリサイド
層及び接着層をエッチングして相互接続体を形成する。
【０００９】
【実施例】以下に説明する処理ステップ及び構成は、集
積回路を製造するための完全な処理の流れを構成するも
のではない。本発明は、当該技術分野において現在使用
されている集積回路製造技術に関連して実施することが
可能なものであり、従って本発明を理解する上で必要な
共通的に実施される処理ステップについてのみ説明を行
なう。図１乃至５は、製造過程中における集積回路の一
部の概略断面を示している。これらの図面は、寸法通り
には描かれておらず、本発明の重要な特徴を示すように
描かれていることに注意すべきである。
積回路を製造するための完全な処理の流れを構成するも
のではない。本発明は、当該技術分野において現在使用
されている集積回路製造技術に関連して実施することが
可能なものであり、従って本発明を理解する上で必要な
共通的に実施される処理ステップについてのみ説明を行
なう。図１乃至５は、製造過程中における集積回路の一
部の概略断面を示している。これらの図面は、寸法通り
には描かれておらず、本発明の重要な特徴を示すように
描かれていることに注意すべきである。
【００１０】図１を参照すると、導電層１０内に集積回
路が形成される。尚、導電層１０は集積回路の基板とし
て示されている。当業者によって理解される如く、本明
細書において記載する技術は、更に、例えばポリサイド
又は耐火性金属シリサイドなどのような物質から形成さ
れる下側の相互接続層へのコンタクトを形成するために
使用することも可能である。導電層１０がドープされた
シリコン基板である場合には、それは、Ｐ又はＮの何れ
かの導電型を有することが可能である。該基板の選択し
た領域を酸化して、フィールド酸化膜１２を形成する。 フィールド酸化膜１２によって被覆されていない層１０
の部分内にアクティブデバイス即ち活性装置を形成する
。ウエハ表面上に絶縁層１４を付着形成する。絶縁層１
４は、典型的には、二酸化シリコン（ＳｉＯ２ ）であ
る。ポリシリコンからなる接着層１６を絶縁層１４の上
に付着形成する。
路が形成される。尚、導電層１０は集積回路の基板とし
て示されている。当業者によって理解される如く、本明
細書において記載する技術は、更に、例えばポリサイド
又は耐火性金属シリサイドなどのような物質から形成さ
れる下側の相互接続層へのコンタクトを形成するために
使用することも可能である。導電層１０がドープされた
シリコン基板である場合には、それは、Ｐ又はＮの何れ
かの導電型を有することが可能である。該基板の選択し
た領域を酸化して、フィールド酸化膜１２を形成する。 フィールド酸化膜１２によって被覆されていない層１０
の部分内にアクティブデバイス即ち活性装置を形成する
。ウエハ表面上に絶縁層１４を付着形成する。絶縁層１
４は、典型的には、二酸化シリコン（ＳｉＯ２ ）であ
る。ポリシリコンからなる接着層１６を絶縁層１４の上
に付着形成する。
【００１１】図２を参照すると、次いで、集積回路をパ
ターン形成し且つエッチングして、絶縁層１４及び接着
層１６を介してコンタクト開口１８を形成し、導電層１
０の一部を露出させる。該コンタクト開口を形成した後
に、酸素の存在下において成長される場合のある酸化物
層と共に、ホトレジストを剥離する。ホトレジストを剥
離するエッチングプロセス期間中に、接着層１６は絶縁
層１４が劣化することから保護する。次いで、コンタク
ト開口１８を包含して全表面上に金属シリサイド層２０
を付着形成する。この金属シリサイド層は、好適には、
タングステンシリサイド又はタンタルシリサイドである
。タングステンシリサイドは、典型的に、公知のＣＶＤ
技術により付着形成される。タンタルシリサイドは、公
知のスパッタ技術により付着形成される。
ターン形成し且つエッチングして、絶縁層１４及び接着
層１６を介してコンタクト開口１８を形成し、導電層１
０の一部を露出させる。該コンタクト開口を形成した後
に、酸素の存在下において成長される場合のある酸化物
層と共に、ホトレジストを剥離する。ホトレジストを剥
離するエッチングプロセス期間中に、接着層１６は絶縁
層１４が劣化することから保護する。次いで、コンタク
ト開口１８を包含して全表面上に金属シリサイド層２０
を付着形成する。この金属シリサイド層は、好適には、
タングステンシリサイド又はタンタルシリサイドである
。タングステンシリサイドは、典型的に、公知のＣＶＤ
技術により付着形成される。タンタルシリサイドは、公
知のスパッタ技術により付着形成される。
【００１２】図３を参照すると、接着層１６及び金属シ
リサイド層２０をパターン形成し且つエッチングして相
互接続体を形成する。相互接続体乃至はリードは、良好
な電気的接触を与え且つ電流の流れを可能とする導電性
領域間の接続体である。導電層の間の酸化物は、実質的
に抵抗値を増加すべく作用し、従って完全に除去されね
ばならない。開口を形成する前にコンタクト開口１８か
らポリシリコン層１６を除去するので、ポリシリコン接
着層１６はコンタクト媒体として作用することはない。 その代わりに、該ポリシリコン層は、金属シリサイド層
２０と絶縁層１４との間の接着層として作用する。従っ
て、金属シリサイド層２０は、下側に存在する導電層１
０の露出された部分とコンタクト即ち接触して、より低
い抵抗値を持ったコンタクトを形成する。しかしながら
、ポリシリコン層１６は、絶縁層上に残存し、絶縁層１
４と金属シリサイド層２０との間に接着力を与えている
。図４を参照すると、別の実施例においては、金属シリ
サイド層２０を付着形成する前に、酸化物溶解膜２２を
付着形成し且つアニーリングするステップを有している
。この酸化物溶解膜は、好適には、チタン又は窒化チタ
ンである。金属シリサイド層２０を付着形成する前に、
ある条件下において、コンタクト開口１８の露出領域の
上にネイティブの酸化物層が成長する場合がある。 チタン及び窒化チタンは、この様なネイティブの酸化物
を溶解し且つ金属シリサイド層２０と下側に存在する導
電層１０との間に低抵抗値のインターフェースを与える
ことが可能である。
リサイド層２０をパターン形成し且つエッチングして相
互接続体を形成する。相互接続体乃至はリードは、良好
な電気的接触を与え且つ電流の流れを可能とする導電性
領域間の接続体である。導電層の間の酸化物は、実質的
に抵抗値を増加すべく作用し、従って完全に除去されね
ばならない。開口を形成する前にコンタクト開口１８か
らポリシリコン層１６を除去するので、ポリシリコン接
着層１６はコンタクト媒体として作用することはない。 その代わりに、該ポリシリコン層は、金属シリサイド層
２０と絶縁層１４との間の接着層として作用する。従っ
て、金属シリサイド層２０は、下側に存在する導電層１
０の露出された部分とコンタクト即ち接触して、より低
い抵抗値を持ったコンタクトを形成する。しかしながら
、ポリシリコン層１６は、絶縁層上に残存し、絶縁層１
４と金属シリサイド層２０との間に接着力を与えている
。図４を参照すると、別の実施例においては、金属シリ
サイド層２０を付着形成する前に、酸化物溶解膜２２を
付着形成し且つアニーリングするステップを有している
。この酸化物溶解膜は、好適には、チタン又は窒化チタ
ンである。金属シリサイド層２０を付着形成する前に、
ある条件下において、コンタクト開口１８の露出領域の
上にネイティブの酸化物層が成長する場合がある。 チタン及び窒化チタンは、この様なネイティブの酸化物
を溶解し且つ金属シリサイド層２０と下側に存在する導
電層１０との間に低抵抗値のインターフェースを与える
ことが可能である。
【００１３】図５を参照すると、ポリシリコン接着層１
６と、チタン膜２２と、金属シリサイド層２０とがパタ
ーン形成され且つエッチングされて、図３に関して上述
した如く、相互接続体が形成されている。
６と、チタン膜２２と、金属シリサイド層２０とがパタ
ーン形成され且つエッチングされて、図３に関して上述
した如く、相互接続体が形成されている。
【００１４】種々の層の付着形成及びパターニングは、
製造中のデバイス即ち装置に対する処理の流れと一貫性
を有するように変化させることが可能である。典型的な
実施例においては、絶縁層１４は約５００乃至２０００
Åの厚さに付着形成される。ポリシリコン接着層１６は
、典型的に、約５００乃至１０００Åの厚さである。 金属シリサイド層２０は、約１０００乃至２０００Åの
厚さに付着形成される。酸化物溶解層２２は、金属シリ
サイド層２０の前に付着形成される場合には、約１００
乃至４００Åの厚さを有している。
製造中のデバイス即ち装置に対する処理の流れと一貫性
を有するように変化させることが可能である。典型的な
実施例においては、絶縁層１４は約５００乃至２０００
Åの厚さに付着形成される。ポリシリコン接着層１６は
、典型的に、約５００乃至１０００Åの厚さである。 金属シリサイド層２０は、約１０００乃至２０００Åの
厚さに付着形成される。酸化物溶解層２２は、金属シリ
サイド層２０の前に付着形成される場合には、約１００
乃至４００Åの厚さを有している。
【００１５】酸化物溶解層２２のアニールプロセスは、
製造中の装置に対する処理の流れと一貫性を有するべく
変化させることが可能である。典型的な実施例において
は、層２２のアニールプロセスは、約６００乃至７５０
℃の温度で行なわれる。
製造中の装置に対する処理の流れと一貫性を有するべく
変化させることが可能である。典型的な実施例において
は、層２２のアニールプロセスは、約６００乃至７５０
℃の温度で行なわれる。
【００１６】従来技術と比較して本発明の重要な効果は
、コンタクトとしてポリシリコンを除去し、ポリシリコ
ンを接着層として維持し、且つ酸素の存在下において成
長される場合のある酸化物を除去すると共にホトレジス
トを剥離するエッチングプロセス期間中に金属シリサイ
ド付着前のポリシリコン層下側の絶縁層を保護すること
である。接着層及び絶縁層の両方を介してコンタクトを
エッチング形成し、従ってコンタクト開口内のポリシリ
コンを除去することにより、より低い抵抗値のコンタク
トが形成される。コンタクト開口内にポリシリコンが存
在しないので、ポリシリコンをドーピングする必要性は
ない。従来技術における如くポリシリコンがコンタクト
開口内に存在する場合には、下側に存在するシリコン層
はそのポリシリコンと同一の導電型でなければならず、
そうでない場合には、ＰＮダイオード即ち整流性コンタ
クトが接合部に形成され、両方向における電流の流れを
阻止する。その代わりに、本発明におけるポリシリコン
は、金属シリサイド層と残存する下側の絶縁層との間の
接着層としての好適な役割を果たしている。本発明にお
いては、コンタクト開口が金属シリサイドで充填され、
その際に、下側に存在するシリコンがＰ又はＮの何れの
導電型とすることも可能としている。
、コンタクトとしてポリシリコンを除去し、ポリシリコ
ンを接着層として維持し、且つ酸素の存在下において成
長される場合のある酸化物を除去すると共にホトレジス
トを剥離するエッチングプロセス期間中に金属シリサイ
ド付着前のポリシリコン層下側の絶縁層を保護すること
である。接着層及び絶縁層の両方を介してコンタクトを
エッチング形成し、従ってコンタクト開口内のポリシリ
コンを除去することにより、より低い抵抗値のコンタク
トが形成される。コンタクト開口内にポリシリコンが存
在しないので、ポリシリコンをドーピングする必要性は
ない。従来技術における如くポリシリコンがコンタクト
開口内に存在する場合には、下側に存在するシリコン層
はそのポリシリコンと同一の導電型でなければならず、
そうでない場合には、ＰＮダイオード即ち整流性コンタ
クトが接合部に形成され、両方向における電流の流れを
阻止する。その代わりに、本発明におけるポリシリコン
は、金属シリサイド層と残存する下側の絶縁層との間の
接着層としての好適な役割を果たしている。本発明にお
いては、コンタクト開口が金属シリサイドで充填され、
その際に、下側に存在するシリコンがＰ又はＮの何れの
導電型とすることも可能としている。
【００１７】絶縁層は、更に、相互接続体を形成するた
めに接着層及び金属シリサイド層をパターニングし且つ
エッチングするプロセス期間中にエッチストップ層とし
て作用する。成長形成される場合には相互接続体の抵抗
値を実質的に増加させるネイティブな酸化物を除去する
か又は溶解させるために、金属シリサイド層を付着形成
する前に、チタン又は窒化チタンを集積回路上に付着形
成させることが可能である。
めに接着層及び金属シリサイド層をパターニングし且つ
エッチングするプロセス期間中にエッチストップ層とし
て作用する。成長形成される場合には相互接続体の抵抗
値を実質的に増加させるネイティブな酸化物を除去する
か又は溶解させるために、金属シリサイド層を付着形成
する前に、チタン又は窒化チタンを集積回路上に付着形
成させることが可能である。
【００１８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。
【図１】 本発明の一実施例に基づく製造方法の一段
階における状態を示した概略断面図。
階における状態を示した概略断面図。
【図２】 本発明の一実施例に基づく製造方法の一段
階における状態を示した概略断面図。
階における状態を示した概略断面図。
【図３】 本発明の一実施例に基づく製造方法の一段
階における状態を示した概略断面図。
階における状態を示した概略断面図。
【図４】 本発明の別の実施例を示した概略断面図。
【図５】 本発明の更に別の実施例を示した概略断面
図。
図。
１０ 導電層
１２ フィールド酸化膜
１４ 絶縁層
１６ ポリシリコン接着層
１８ コンタクト開口
２０ 金属シリサイド層
Claims (29)
- 【請求項１】 集積回路における低抵抗コンタクト製
造方法において、接着層及び絶縁層を介してコンタクト
開口を形成し、前記集積回路の表面上に金属シリサイド
相互接続層を形成する、上記各ステップを有することを
特徴とする方法。 - 【請求項２】 請求項１において、前記接着層がポリ
シリコンであることを特徴とする方法。 - 【請求項３】 請求項１において、前記絶縁層がＳｉ
Ｏ２ であることを特徴とする方法。 - 【請求項４】 請求項１において、前記金属シリサイ
ド相互接続層が前記集積回路上に付着形成されているこ
とを特徴とする方法。 - 【請求項５】 請求項１において、前記金属シリサイ
ド相互接続層がタングステンシリサイドであることを特
徴とする方法。 - 【請求項６】 請求項１において、前記金属シリサイ
ド相互接続層がタンタルシリサイドであることを特徴と
する方法。 - 【請求項７】 請求項１において、前記金属シリサイ
ド相互接続層を形成する前に前記集積回路上に酸化物溶
解膜を形成することを特徴とする方法。 - 【請求項８】 請求項１において、前記酸化物溶解膜
がチタンであることを特徴とする方法。 - 【請求項９】 請求項１において、前記酸化物溶解膜
が窒化チタンであることを特徴とする方法。 - 【請求項１０】 集積回路において低抵抗コンタクト
を製造する方法において、集積回路上に絶縁層を形成し
、前記絶縁層上に接着層を形成し、前記接着層及び絶縁
層をエッチングして前記集積回路の選択部分を露出させ
るコンタクト開口を形成し、前記集積回路上に金属シリ
サイド層を形成し、前記金属シリサイド層及び前記接着
層をエッチングして相互接続体を形成する、上記各ステ
ップを有することを特徴とする方法。 - 【請求項１１】 請求項１０において、前記絶縁層が
ＳｉＯ２ であることを特徴とする方法。 - 【請求項１２】 請求項１０において、前記接着層が
ポリシリコンであることを特徴とする方法。 - 【請求項１３】 請求項１０において、前記金属シリ
サイド層が前記集積回路上にスパッタされることを特徴
とする方法。 - 【請求項１４】 請求項１０において、前記金属シリ
サイド層がＣＶＤにより付着形成されることを特徴とす
る方法。 - 【請求項１５】 請求項１４において、前記金属シリ
サイド層がタングステンシリサイドであることを特徴と
する方法。 - 【請求項１６】 請求項１３において、前記金属シリ
サイド層がタンタルシリサイドであることを特徴とする
方法。 - 【請求項１７】 請求項１０において、前記金属シリ
サイド層を形成する前に、前記集積回路上に酸化物溶解
膜を形成することを特徴とする方法。 - 【請求項１８】 請求項１７において、前記酸化物溶
解膜が前記集積回路上に付着形成されることを特徴とす
る方法。 - 【請求項１９】 請求項１７において、前記酸化物溶
解膜を付着した後にアニールすることを特徴とする方法
。 - 【請求項２０】 請求項１７において、前記酸化物溶
解膜がチタンであることを特徴とする方法。 - 【請求項２１】 請求項１７において、前記酸化物溶
解膜が窒化チタンであることを特徴とする方法。 - 【請求項２２】 電気的コンタクトにおいて、導電層
が設けられており、前記導電層上に絶縁層が設けられて
おり、前記絶縁層上に接着層が設けられており、前記接
着層及び前記絶縁層を介して前記導電層の選択領域を露
出するためにコンタクト開口が設けられており、前記コ
ンタクト開口内及び前記接着層の選択した部分の上に金
属シリサイド層が設けられていることを特徴とするコン
タクト。 - 【請求項２３】 請求項２２において、前記絶縁層が
ＳｉＯ２ であることを特徴とするコンタクト。 - 【請求項２４】 請求項２２において、前記接着層が
ポリシリコンであることを特徴とするコンタクト。 - 【請求項２５】 請求項２２において、前記金属シリ
サイド層がタングステンシリサイドであることを特徴と
するコンタクト。 - 【請求項２６】 請求項２２において、前記金属シリ
サイド層がタンタルシリサイドであることを特徴とする
コンタクト。 - 【請求項２７】 請求項２２において、更に、前記金
属シリサイド層と前記露出された導電層領域との間に酸
化物溶解膜が配設されていることを特徴とするコンタク
ト。 - 【請求項２８】 請求項２７において、前記酸化物溶
解膜がチタンであることを特徴とするコンタクト。 - 【請求項２９】 請求項２７において、前記酸化物溶
解膜が窒化チタンであることを特徴とするコンタクト。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US61463590A | 1990-11-16 | 1990-11-16 | |
| US614635 | 2000-07-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04286324A true JPH04286324A (ja) | 1992-10-12 |
Family
ID=24462108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3299130A Pending JPH04286324A (ja) | 1990-11-16 | 1991-11-14 | 低抵抗コンタクト製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0486244A1 (ja) |
| JP (1) | JPH04286324A (ja) |
| KR (1) | KR920010759A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2761528B1 (fr) * | 1997-03-26 | 2000-01-28 | Sgs Thomson Microelectronics | Procede de depot de metallisation |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0618213B2 (ja) * | 1982-06-25 | 1994-03-09 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| US4519126A (en) * | 1983-12-12 | 1985-05-28 | Rca Corporation | Method of fabricating high speed CMOS devices |
| JPH0719841B2 (ja) * | 1987-10-02 | 1995-03-06 | 株式会社東芝 | 半導体装置 |
| KR930004295B1 (ko) * | 1988-12-24 | 1993-05-22 | 삼성전자 주식회사 | Vlsi 장치의 n+ 및 p+ 저항영역에 저저항 접속방법 |
| EP0388563B1 (en) * | 1989-03-24 | 1994-12-14 | STMicroelectronics, Inc. | Method for forming a contact/VIA |
-
1991
- 1991-10-18 KR KR1019910018403A patent/KR920010759A/ko not_active Application Discontinuation
- 1991-11-11 EP EP91310398A patent/EP0486244A1/en not_active Withdrawn
- 1991-11-14 JP JP3299130A patent/JPH04286324A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR920010759A (ko) | 1992-06-27 |
| EP0486244A1 (en) | 1992-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0517368B1 (en) | Local interconnect for integrated circuits | |
| JPS6173370A (ja) | 半導体装置及びその製造方法 | |
| GB2077993A (en) | Low sheet resistivity composite conductor gate MOS device | |
| JPH05121357A (ja) | 半導体デバイスの製造方法 | |
| EP0638930B1 (en) | Novel TiSi2/TiN clad interconnect technology | |
| JPS598065B2 (ja) | Ｍｏｓ集積回路の製造方法 | |
| JPH0831932A (ja) | 半導体集積回路装置の製造方法 | |
| US5895236A (en) | Semiconductor device fabricating method having a gettering step | |
| EP0514103A1 (en) | Barrier metal process for sub-micron contacts | |
| JPH04286324A (ja) | 低抵抗コンタクト製造方法 | |
| KR100256271B1 (ko) | 반도체 장치의 금속 배선 형성 방법 | |
| JPS62133713A (ja) | 電極形成方法およびその電極 | |
| KR100265839B1 (ko) | 반도체 소자의 금속배선 형 성방법 | |
| JP3407500B2 (ja) | 半導体装置の製造方法 | |
| JP2797367B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH03214735A (ja) | 半導体装置の製造方法 | |
| JP2720657B2 (ja) | 半導体装置及びその製造方法 | |
| JP3038873B2 (ja) | 半導体装置の製造方法 | |
| JPH07321290A (ja) | バイポーラ集積回路装置の製造方法 | |
| JPH0230113A (ja) | 半導体集積回路装置 | |
| JPS62190849A (ja) | 半導体装置の製造方法 | |
| JPH05283408A (ja) | 半導体装置の製造方法 | |
| JPH04326750A (ja) | 半導体装置の製造方法 | |
| JPH04303925A (ja) | 半導体装置の製造方法 | |
| JPS5889869A (ja) | 半導体装置の製造方法 |