KR930004295B1 - Vlsi 장치의 n+ 및 p+ 저항영역에 저저항 접속방법 - Google Patents

Vlsi 장치의 n+ 및 p+ 저항영역에 저저항 접속방법 Download PDF

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Abstract

내용 없음.

Description

VLSI 장치의 N+및 P+저항영역에 저저항 접속방법
제1a도 내지 제1d도는 본 발명에 따른 저저항 접속을 형성하는 방법을 설명하기 위한 반도체 조각의 일부분의 단면도.
제1e도는 본 발명의 또다른 실시예의 단면도.
제2a도와 제2b도는 본 발명의 또 다른 실시예를 설명하기 위한 반도체 조각의 일부분의 단면도.
본 발명은 초대규모 집적회로(VLSI) 장치에서 사용하기 위한 저저항 접속방법에 관한 것으로 특히 실리콘 기판의 표면에 형성된 N+및/또는 P+도우핑된 저항영역으로 저저항 접속을 하는 방법에 관한 것이다.
VLSI 장치의 제조에서 내화성 금속 실리사이드들이 다결정 실리콘의 결점을 극복하기 위해 접속 재료로서 사용되어 왔다. 다결정 실리콘은 두께 5000Å에 대해 20-30Ω/□의 높은 쉬이트 저항을 갖기 때문에 고속동작을 위한 R-C 지연시간의 단축과 고밀도를 위한 선폭의 크기 축소를 달성하는 것이 곤란하다. 그러므로 다결정 실리콘보다 한단계 낮은 쉬이트 저항을 가지는 텅스텐 살리사이드, 타이타늄 실리사이드, 백금 실리사이드등과 같은 금속 실라사이드들이 VLSI 장치의 고속동작과 크기 축소를 달성하기 위해 사용되어 왔다.
그러나 절연층의 개구를 통해 절연층상의 금속 실리사이드와 실리콘 기판상의 높게 도우핑된 저항영역들 사이에서 안정된 저저항 접속을 달성하기 위해서는 몇가지 문제들이 고려되야 한다.
첫째로 VLSI 장치 제조에서 가장 널리 사용되는 씨모오스 제조공정에 적용하기 위해서는 N+와 P+저항 영역들을 동시에 저항접속을 할 수 있는 방법이 선택되어야 한다.
종래 기술에서 텅스텐 실리사이드가 N+저항영역과 접속되기 위한 접속재료로 사용되어 왔다. 그러나 텅스텐 실리사이드는 고온처리가 되는 실리사이드화 공정중 P+와 N+저항영역들로부터 도우판트들이 실리사이드 내부로 확산하기 때문에 텅스텐 실리사이드와 상기 저항영역들 사이의 접속저항을 증가시킨다.
둘째로 스퍼터링 방법으로 침적된 실리사이들은 실리콘 산화막의 수직 구조위에서 양호한 스텝 커버리지(step coverage)를 제공하지 못한다. 그러나 CVD에 의해 형성된 금속 실리사이드들은 일반적으로 양호한 스텝커버리지를 가진다. 금속 실리사이드들 중 타이타늄 실리사이드는 가장 낮은 쉬이트 저항을 갖는다는 것이 발견되어 왔다.
스퍼터링에 의해 타이타늄 실리사이드를 형성하는 두가지 방법이 종래 기술에서 공지되어 왔다. 그 하나는 스퍼터링에 의해 침적된 타이타늄을 하부의 실리콘과 열적으로 반응을 시키는 방법이며 다른 하나는 스퍼터링에 의해 직접적으로 타이타늄 실리사이드를 침적하는 것이다. 그러나 어느 경우에 있어서도 스퍼터링에 의해 침적된 타이타늄은 전기적 절연을 위해 요구되고 있는 약 5000Å의 실리콘 산화막의 수직 벽면 위에서 양호한 스텝커버리지를 제공할 수 없으며 전기적 단선의 결과를 줄 수 있다.
따라서 본 발명의 목적은 금속 실리사이드들을 사용하며 전기적 단선을 방지할 수 있는 금속 실리사이드들을 사용하여 저저항 접속을 형성하는 방법을 제공함에 있다.
본 발명의 또 다른 목적은 높게 도우핑된 N+및 P+저항영역으로 저저항 접속을 동시에 형성할 수 있는 방법을 제공함에 있다.
제1a도 내지 제1d도를 참조하면 본 발명의 한 실시예에 따라 제조의 여러단계에 있는 실리콘 조각의 부분들의 단면도들이 도시되어 있다. 제1a도에 보인 바와 같이, N형 또는 P형 불순물이 높게 도우핑된 저항 영역(2)이 실리콘 기판(1)의 표면에 형성되어 있다. 약 5000Å의 절연층(3), 전형적으로 실리콘 산화막층이 상기 실리콘 기판(1)상에 열산화 또는 CVD에 의해 형성되어 있고 약 1000Å의 다결정 실리콘층(4)이 상기 실리콘 산화막층(3)상에 공지의 CVD에 의해 침적되어 있다.
제1b도를 참조하면 상기 저항영역(2)의 선택된 표면영역을 노출하는 개구(5)가 RIE와 같은 이방성 에칭 기술에 의해 상기 다결정 실리콘층(4)와 상기 실리콘 산화막층(3)에 형성되어 있다. 전형적으로 개구(5)는 약 0.6㎛의 폭이다. 개구(5)의 형성후, 상기 실리콘 조각은 타이타늄을 스퍼터링하기 위해 마그네트론 스퍼터링 장치로 옮겨지고 타이타늄의 스퍼터링전에 대기에 노출에 의해 생긴 상기 다결정 실리콘층(4)과 상기 노출된 저항영역(6')상에 있는 얇은 실리콘 산화막과 표면오염이 스퍼터 클리닝에 의해 제거된다. 그후 타이타늄이 Ar 분위기속에서 스퍼터링 침적된다.
제1c도에 보인 바와 같이 상기 타이타늄의 침적에 의해 타이타늄층(6)의 두께는 상기 다결정 실리콘층(4)위에서 약 500Å이며 상기 개구(5)내에 있는 상기 노출된 저항영역(6')상에서 약 200Å이다. 그러나 상기 실리콘 산화막층(3)의 수직벽면(8)상에는 타이타늄이 침적되지 않는다. 상기 타이타늄층(6)의 침적후 상기 실리콘조작은 RTA(rapid thermal annealing)장치로 옮겨지고 질소 분위기내에서 약 10초동안 약 850℃로 가열된다. 이때 제1d도에 보인 바와같이 타이타늄은 하부에 있는 실리콘과 반응하는 것에 의해 타이타늄 실리사이드층(7)으로 변환된다. 실리사이드 공정중 타이타늄층(6)과 다결정 실리콘층(4)의 두께 표면오염, 가열시간등에 따라 반응되지 않은 타이타늄과 폴리실리콘의 부분들이 상기 타이타늄 실리사이드층(7)에 남아 있을 수 있다. 상기 실리콘 산화막층(3)의 수직 벽면(8)상에서 상기 타이타늄 실리사이드층(7)의 전기적 단선을 방지하기 위해 텅스텐 실리사이드층(9)이 공지의 LPCVD(Low Pressure Chemical Vapor Deposition)에 의해 약 360℃에서 상기 수직 벽면(8)과 상기 타이타늄 실리사이드층(7)상에 침적된다. 상기의 공정에 의해 약 2Ω/□의 쉬이트 저항을 가지는 저저항 배선이 달성될 수 있다.
본 발명의 다른 실시예가 제1e도에 도시되어 있다.
제1e도를 참조하면 제1b도의 공정후 타이타늄 실리사이드층(10)이 타이타늄 실리사이드 타게트로부터 Ar 분위기에서 스퍼터링에 의해 상기 다결정 실리콘층(4)상과 상기 노출된 저항영역(6')상에 형성된다. 타이타늄 실리사이드층(10)의 두께는 개구속에서 약 500Å이지만 상기 다결정 실리콘층(4)상에서 약 1000Å이다. 상기 타아게트(target)는 1:2.6의 타이타늄-실리콘 비율을 가지는 실리콘이 많이 함유된 타이타늄 실리사이드의 타아게트이다. 상기 스퍼터링 침적에 의해 상기 실리콘 산화막층(3)의 수직 벽면(8)상에서 상기 타이타늄 실리사이드층(10)의 전기적 단선이 발생한다. 상기 전기적 단선을 방지하기 위하여 텅스텐 실리사이드층(11)이 상기 타이타늄 실리사이드층(10)상과 상기 수직벽면(8)상에 LPCVD에 의해 형성된다. 그후 상기 실리사이드층들(10)(11)의 저저항 형성을 위하여 아닐링 열처리가 RTA 장치속에서 질소분위기로 약 20초동안 약 900℃에서 행해진다.
본 발명의 다른 실시예가 제2a도에 도시되어 있다.
타이타늄 실리사이드가 형성될때 저항영역(2)에 있는 실리콘이 소모되고 체적 수축에 기인하여 저항영역(2)에서 스트레스 발생하게 되는데 이런 결과들은 약 0.2μ 깊이의 저항영역들(2)이 사용되는 VLSI 장치에서 누설전류를 발생할 수 있다. 이러한 문제들은 하기의 공정에 의해 해결될 수 있다.
제2a도를 참조하면 실리콘 기판(1)에 N+또는 P+도우핑된 저항영역(2)이 형성된다. 그후 실리콘 기판(1) 표면에 실리콘 산화막층(3)이 형성되며 공지의 이방성 에칭 기술에 의해 상기 실리콘 산화막층(3)에 수직 벽면(8)을 가지는 개구(5)가 형성된다. 그후 다결정 실리콘층(14)이 공지의 CVD에 의해 침적된다. 다결정 실리콘(14)의 두께는 상기 실리콘 산화막층(3)상에서는 약 1000Å이지만 노출된 저항영역 표면(6')상에서는 약 500Å이며 상기 벽면(8)에서는 더 얇다. 상기 다결정 실리콘층(14)상에는 타이타늄층(15)이 스퍼터 침적된다. 상기 다결정 실리콘층(14)상의 타이타늄층(15)은 두께 약 500Å이며 개구(5)속에서는 약 200Å이다. 그러나 상기 벽면(8)상에서 상기 타이타늄층(15)의 전기적 단선이 발생된다. 상기 타이타늄층(15)의 침적후 열처리에 의해 실리사이드 공정이 행해진다.
제2b도를 참조하면 상기 실리사이드화 공정에 의해 생성된 타이타늄 실리사이드층(16)이 도시되어 있다. 그러나 전기적 단선은 여전히 남아 있다. 그러나 전기적 단선을 방지하기 위하여 공지의 LPCVD에 의해 텅스텐 실리사이드층(17)이 상기 벽면(8)과 상기 타이타늄 실리사이드층(16)상에 침적된다.
한편 상기 실리사이드화 공정중 저항영역들(2)으로 도우판트들의 외부 확산에 기인한 접속저항의 증가를 방지하기 위하여 이온 주입들이 사용될 수 있다. 이온주입 공정은 텅스텐 실리사이드층(17)의 형성전 또는 후에 행해질 수 있다. N+저항영역의 이온주입은 비소, As를 가지고 약 5E15-2E16/cm2의 도우즈에서 행해지며 P+저항영역의 이온주입은 보톤을 가지고 5E15-2E16/cm2의 도우즈에서 행해진다.
전술한 바와 같이 본 발명은 본 발명의 개념을 벗어나지 않는 범위내에서 여러가지 변형이 있을 수 있음은 이 분야의 통상의 지식을 가진자는 용이하게 알 수 있을 것이다. 예를들어 텅스텐 실리사이드는 저온에서 LPCVD에 의해 형성된 금속 실리사이드들 중 선택된 하나일 수 있다.

Claims (22)

  1. 실리콘 기판상에 형성된 적어도 2개의 저항영역(2)에 저저항 접속을 형성하는 방법에 있어서, 상기 기판상에 절연층(3)을 형성하는 공정과, 상기 절연층상에 다결정 실리콘층(4)을 침적하는 공정과, 상기 저항영역의 표면이 완전히 노출되도록 상기 절연층과 다결정 실리콘층에 수직벽면(8) 구조를 가지는 개구(5)를 형성하는 공정과, 상기 다결정 실리콘층과 상기 노출된 저항영역의 표면에 타이타늄층(6)을 침적하는 공정과, 상기 침적된 타이타늄층이 하부 실리콘과 반응하도록 타이타늄 실리사이드층(7)을 형성하는 공정과, 상기 타이타늄 실리사이드층상과 상기 개구내에 있는 절연층의 수직 벽면상에 금속 실리사이드를 침적하는 공정으로 구성함을 특징으로 하는 저저항 접속을 형성하는 방법.
  2. 제1항에 있어서, 상기 절연층은 실리콘 산화막층임을 특징으로 하는 저저항 접속의 형성방법.
  3. 제1항에 있어서, 상기 금속 실리사이드는 텅스텐 실리사이드을 특징으로 하는 저저항 접속의 형성방법.
  4. 제1항에 있어서, 상기 저항영역들은 N+또는 P+저항영역들 임을 특징으로 하는 저저항 접속의 형성방법.
  5. 제4항에 있어서, 상기 저항영역들 중의 적어도 하나는 P+저항영역으로 형성되고, 나머지 저항영역들은 N+저항영역으로 형성됨을 특징으로하는 저저항 접속의 형성방법.
  6. 제5항에 있어서, 상기 텅스텐 실리사이드층의 형성전 또는 후에, 상기 P+저항영역을 고농도의 P형 불순물로써 그리고 상기 N+저항영역을 고농도로 N형 불순물로써 이온 주입함을 특징으로 하는 저저항 접속의 형성방법.
  7. 제1항에 있어서, 상기 타이타늄층은 스퍼터 칩적(Sputter deposition)에 의해 형성함을 특징으로 하는 저저항 접속의 형성방법.
  8. 실리콘 기판(1)상에 형성된 적어도 두개의 저항영역에 저저항 접속을 형성하는 방법에 있어서, 상기 실리콘 기판상에 절연층(3)을 형성하는 공정과, 상기 저항영역의 표면을 완전히 노출하기 위해 상기 절연층상에 수직벽면 구조를 가지는 개구(5)를 형성하는 공정과, 상기 절연층상과 상기 노출된 저항영역의 표면에 타이타늄 실리사이드층(10)을 침적하는 공정과, 상기 타이타늄 실리사이드상과 상기 절연층의 개구내의 수직벽면상에 금속 실리사이드를 침적하는 공정으로 구성함을 특징으로 하는 저저항 접속을 형성하는 방법.
  9. 제8항에 있어서, 상기 절연층과 타이타늄 실리사이드 사이에 다결정 실리콘을 침적하는 공정을 더 구비함을 특징으로 하는 저저항 접속을 형성하는 방법.
  10. 제9항에 있어서, 상기 절연층은 실리콘 산화막층임을 특징으로 하는 저저항 접속의 형성방법.
  11. 제8항에 있어서, 상기 금속 실리사이드는 텅스텐 실리사이드을 특징으로 하는 저저항 접속의 형성방법.
  12. 제8항에 있어서, 상기 저항영역들은 N+또는 P+저항영역들 임을 특징으로 하는 저저항 접속의 형성방법.
  13. 제12항에 있어서, 상기 저항영역들 중의 적어도 하나는 P+저항영역으로 형성되고, 나머지 저항영역들은 N+저항영역으로 형성됨을 특징으로 하는 저저항 접속의 형성방법.
  14. 제13항에 있어서, 상기 텅스텐 실리사이드층의 형성전 또는 후에, 상기 P+저항영역을 고농도의 P형 불순물로써 그리고 상기 N+저항영역을 고농도의 N형 불순물로써 이온 주입함을 특징으로 하는 저저항 접속의 형성방법.
  15. 제8항에 있어서, 상기 타이타늄 실리사이드층은 스퍼터 침적에 의해 형성함을 특징으로 하는 저저항 접속의 형성방법.
  16. 제15항에 있어서, 상기 타이타늄 실리사이드층은 1:2.6의 타이타늄-실리콘 혼합비를 가짐을 특징으로 하는 저저항 접속의 형성방법.
  17. 실리콘 기판(1)상에 형성된 절연층(3)에 있는 수직벽면(8)을 가지고 개구(5)를 통하여 상기 개구에 의해 노출된 적어도 두개의 저항영역(2)에 저저항 접속을 형성하는 방법에 있어서, 상기 절연층(3)의 표면과 상기 개구(5)의 수직 벽면상과 상기 노출된 저항영역(2)상에 다결정 실리콘층(14)을 형성하는 공정과, 상기 다결정 실리콘층의 전면과 상기 개구내에 있는 노출된 저항영역상에 형성된 다결정 실리콘층상에서 타이타늄을 침적하는 공정과, 상기 타이타늄이 하부 다결정 실리콘과 반응하도록 타이타늄 실리사이드를 형성하는 공정과, 상기 타이타늄 실리사이드상과 상기 다결정 실리콘층의 수직 벽면상에 금속 실리사이드를 침적하는 공정으로 구성함을 특징으로 하는 저저항 접속을 형성하는 방법.
  18. 제17항에 있어서, 상기 절연층은 실리콘 산화막층임을 특징으로 하는 저저항 접속의 형성방법.
  19. 제17항에 있어서, 상기 저항영역들은 N+또는 P+저항영역들 임을 특징으로 하는 저저항 접속의 형성방법.
  20. 제19항에 있어서, 상기 저항영역들 중의 적어도 하나는 P+저항영역으로 형성되고, 나머지 저항영역들은 N+저항영역으로 형성됨을 특징으로 하는 저저항 접속의 형성방법.
  21. 제20항에 있어서, 상기 텅스텐 실리사이드층의 형성전 또는 후에, 상기 P+저항영역을 고농도의 P형 불순물로써 그리고 상기 N+저항영역을 고농도의 N형 불순물로써 이온 주입함을 특징으로 하는 저저항 접속의 형성방법.
  22. 제17항에 있어서, 상기 타이타늄층은 스퍼터 침적(Sputter depositon)에 의해 형성함을 특징으로 하는 저저항 접속의 형성방법.
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