JPH0750276A - 異なる導電型の領域の間の接合に低抵抗コンタクトを製造する方法 - Google Patents
異なる導電型の領域の間の接合に低抵抗コンタクトを製造する方法Info
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Abstract
抵抗を減少させる。 【構成】 異なる導電型(P及びN)の第一及び第二多
結晶シリコン層を有する薄膜トランジスタ構成体は、結
果的に発生するPN接合において高い接触抵抗を有して
いる。この接触抵抗は、特定の領域、即ちPN接合コン
タクトにおいて、TiSi2 (チタンジシリサイド)又
はコバルト又はモリブデンなどのその他の耐火性金属シ
リサイドを形成することによって減少される。チタンジ
シリサイドはPNコンタクト接合における第二多結晶シ
リコン層の部分を消費すると共に、第一多結晶シリコン
層の下側の部分を消費し、その結果高抵抗のPN接合は
もはや存在しなくなる。
Description
技術に関するものであって、更に詳細には、例えば薄膜
技術におけるように異なる導電型を有する少なくとも二
つの領域の間の接触又は相互接続が発生するPN接合又
はダイオードにおいて低い接触抵抗を有するトランジス
タ構成体及びその製造方法に関するものである。
多結晶シリコン技術などのPNダイオード相互接続技術
は、SRAM及びビデオディスプレイ技術において使用
されている。なぜならば、それは、高い密度の利点を与
えるからである。薄膜トランジスタ技術においては、P
チャンネル多結晶シリコントランジスタは、通常、単結
晶基板内に形成したNMOSドライバ及びパスゲートと
共にPMOS負荷として使用される。Pチャンネルトラ
ンジスタをSRAMセルに対する負荷として使用するこ
とは、通常、Nチャンネルトランジスタの場合よりも良
好な電気的特性が得られ、且つPチャンネルトランジス
タのほうが抵抗負荷よりも通常高速である。更に、Pチ
ャンネルトランジスタはノイズに対してのより大きな免
疫性を与える。
を負荷トランジスタとして使用することに関連する利点
にも拘らず、異なる導電型を有する多結晶シリコンライ
ンの間に相互接続が発生する場合に、高抵抗接触が形成
され、欠点が発生する。異なる導電型の三つの多結晶シ
リコン層からなるTFT技術は、異なる導電型がコンタ
クトを形成する多結晶シリコン相互接続ラインを発生す
る。例えば、P+多結晶シリコン層と隣接するN+多結
晶シリコン層との間の相互接続は、その結果得られるP
N接合において高抵抗のコンタクト即ち接触部を形成す
ることとなる。第二層及び第三層がそれぞれN+物質及
びP+物質からなる三層多結晶シリコントランジスタに
おいては、第二多結晶シリコン層と第三多結晶シリコン
層との間のPN接合において高抵抗コンタクトが形成さ
れる。
タ構成体のPN接合における接触抵抗を減少させること
を目的とする。
N)の第一及び第二多結晶シリコン層を有する薄膜トラ
ンジスタ構成体が、結果的に得られるPN接合において
高抵抗コンタクトを有している。このコンタクト抵抗即
ち接触抵抗は、特定の領域、即ちPN接合コンタクトに
おいて、TiSi2 (チタンジシリサイド)又は例えば
コバルト又はモリブデンなどのその他の耐火性金属シリ
サイドを形成することによって減少される。チタンジシ
リサイドは、PNコンタクト接合における第二多結晶シ
リコン層の部分を消費し、同時に、第一多結晶シリコン
層の下側の小さな部分も消費し、従ってその結果高抵抗
PN接合はもはや存在することがない。
積回路を製造する完全な処理の流れを構成するものでは
ない。本発明は、現在当該技術分野において公知の集積
回路製造技術に関連して実施することが可能なものであ
り、従って本発明の重要な特徴を理解する上で必要な処
理ステップについて特に説明する。又、製造過程におけ
る集積回路の一部を示した概略断面図は、必ずしも縮尺
通りに描いたものではなく、本発明の重要な特徴をより
よく示すために適宜拡縮して示してある。
ン基板10に形成する状態が示されている。基板10の
選択した領域を酸化させてフィールド酸化膜絶縁領域1
2を形成する。ゲート酸化物層16と、第一ゲート電極
18と、側壁酸化物スペーサ20と、ソース/ドレイン
領域22,24とを有する第一Nチャンネル電界効果装
置14は、当該技術において公知の方法によって製造さ
れる。第二Nチャンネル電界効果装置26は、当該技術
において公知の方法によって形成され、ゲート酸化物層
28と第二ゲート電極30とを有している。第一Nチャ
ンネル電界効果装置14の場合における如く、第二Nチ
ャンネル電界効果装置26は通常、第一多結晶シリコン
層から形成される。装置14のソース/ドレイン領域2
2及びゲート電極30は、Nチャンネル装置の相互接続
された導電性構成体を形成している。
が公知の方法によって集積回路の上に形成されている。
絶縁層34をパターン形成し且つエッチングして、装置
14の下側に存在する導電性構成体ソース/ドレイン領
域22の一部を露出させる。このパターン形成ステップ
及びエッチングステップの期間中に、第二Nチャンネル
装置26の第二ゲート電極30の一部も露出させること
が可能である。第一Nチャンネル電界効果装置のソース
/ドレイン領域22は、通常、例えば砒素又は燐などの
N+型のドーパントでイオン注入する。ゲート電極30
は、通常、インシチュ即ちその場所においてドープさせ
るか、又は燐付着期間中にPOCl3 を使用して燐ドー
プさせる。
リコン層30上に酸化物34を気相成長(CVD)させ
る前に、第二ゲート電極及び多結晶シリコン層30をパ
ターン形成し且つエッチングする。次いで、多結晶シリ
コン層36を本装置上に付着形成し且つエッチングして
相互接続領域を画定し、次いで約1×1018/cm3で
薄膜トランジスタのゲートを燐でイオン注入し、それに
より多結晶シリコン層36をN+導電型の物質とさせ
る。尚、イオン注入の代わりに、燐又はその他のN+型
の物質を付着形成することも可能である。多結晶シリコ
ン層37は、ここには示していないトランジスタのゲー
トを形成する。燐以外に、使用することの可能な別のN
+ドーパント物質は砒素である。次いで、薄膜トランジ
スタゲート酸化膜の付着形成によって酸化物絶縁層38
が形成され、その次にゲート酸化物の稠密化を行なう。
酸化物絶縁層38の稠密化は、希釈させたO2 、N2 又
はH2 O内において実施することが可能である。
38を多結晶シリコン層36の上に付着形成する場合
に、多結晶シリコン層36と40との間に共用のコンタ
クトが形成され、次いでパターン形成されると共にエッ
チングされる。P+導電型を有するアモルファスシリコ
ンを付着形成し、次いで固体相エピタキシャル成長(S
PG)アニールを行なって多結晶シリコン層40を形成
する。可及的に単結晶トランジスタに近接した大きなグ
レインを有するアモルファスシリコンの付着を行なうこ
とが望ましい。従って、600℃以下の低温でのポリシ
リコン付着技術が使用され、グレイン寸法を向上させる
ためにレーザ再結晶化及びアニールを使用することも可
能である。更に、装置の一体性乃至は信頼性を向上させ
るために水素によるパッシベーションを行なうことが可
能である。所望により、薄膜トランジスタのチャンネル
イオン注入を実施することが可能である。
て、多結晶シリコン層40をパターン形成すると共にエ
ッチングする。多結晶シリコン層36及び40は異なる
導電型を有しているので、多結晶シリコン層36と40
との間に結果的に得られるPN接合42は高抵抗接触接
合である。図2の従来技術の構成では、PN接合42に
おいて不所望の高抵抗コンタクト即ち接触を有してい
る。本発明では、特定の領域、即ちPN接合コンタクト
において、TiSi2 (チタンジシリサイド)又はコバ
ルト又はモリブデンなどのその他の耐火性金属シリサイ
ドを形成することによって接触抵抗を減少させることを
提案するものである。
層40の上に窒化シリコン絶縁層44を付着形成させ
る。窒化シリコン層44は、典型的に、約50乃至50
0Åの程度の厚さを有している。窒化シリコン以外に、
多結晶シリコン層40の上に二酸化シリコンを付着形成
させることも可能である。次いで、図4に示した如く、
例えばボロン又はBF2 などのP+ドーパント物質のド
ーズで多結晶シリコン層40をイオン注入48すること
が可能であるように、ホトレジスト46をオフセットさ
せた位置に配置させる。次いで、図5に示した如く、所
定の位置にホトレジスト50を配置させることによっ
て、ボロン又はBF2 のより高度のドーズ52、例えば
P++でイオン注入させることが可能なソース領域及び
ドレイン領域を画定する。注意すべきことであるが、図
4に示したオフセットさせたイオン注入48はオプショ
ンとしての処理ステップである。オフセットさせたイオ
ン注入48が行なわれない場合には、ホトレジスト50
の代わりにホトレジスト46を使用してこのソース/ド
レイン領域を形成するためのイオン注入を行なう。更
に、オフセットさせたイオン注入及びソース/ドレイン
領域を形成するためのイオン注入は、両方とも、窒化シ
リコン又は二酸化シリコンを付着形成する前に実施する
ことも可能である。
けてサリサイドマスク開口55を形成し、従って多結晶
シリコン層36と40との間のPN接合42において形
成されたコンタクト即ち接触部をパターン形成し且つ次
いで窒化シリコン又は二酸化シリコン、エッチング及び
レジスト剥離に露呈させることが可能である。次いで、
図7に示した如く、多結晶シリコン層40の上にチタン
を付着形成し、次いで迅速熱アニールを行なってPN接
合コンタクト42内にチタンジシリサイドを形成する。
チタン以外に、例えばコバルト又はモリブデンなどのそ
の他の耐火性金属を使用して金属シリサイドを形成する
ことも可能である。チタンのアニーリングは、600乃
至800℃のアニールが行なわれる炉内において実施す
ることも可能である。チタンジシリサイドが形成される
場合に、付着形成したチタン層の上に窒化チタン層が形
成される。この窒化チタンの厚さを最小としながらチタ
ンジシリサイドの厚さを最大とさせることが望ましい。
このアニール処理期間中における温度及び雰囲気ガスを
変化させることによって、窒化チタン及びチタンジシリ
サイドの組合わせの厚さを制御することが可能である。
おいて窒化チタン層を剥離させて、PN接合コンタクト
42においてチタンジシリサイド層56を残存させる。
次いで、当該技術分野において公知の標準的な処理ステ
ップを更に適用することが可能である。チタンジシリサ
イド層56はPNコンタクト接合42における多結晶シ
リコン層40の部分を消費し、且つ、同時に、下側に存
在する多結晶シリコン層36の一部も消費し、従ってP
N接合42はもはや存在しなくなる。この様に、異なる
導電型を有する多結晶シリコン層36と40との間のコ
ンタクト即ち接触部は短絡状態とされ、従ってそれらの
間の接触抵抗は著しく低下される。
ており、そのコンタクトは、異なる導電型の物質が接続
されるPチャンネル装置とNチャンネル装置との接続に
よって発生される。異なる導電型の層の間に共用コンタ
クトとして金属又は金属シリサイドの相互接続層を配置
させることによって、この高抵抗PN接合が形成される
ことを防止することが可能である。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
たPN接合を製造する方法の一段階における状態を示し
た概略断面図。
たPN接合を製造する方法の一段階における状態を示し
た概略断面図。
たPN接合を製造する方法の一段階における状態を示し
た概略断面図。
たPN接合を製造する方法の一段階における状態を示し
た概略断面図。
たPN接合を製造する方法の一段階における状態を示し
た概略断面図。
たPN接合を製造する方法の一段階における状態を示し
た概略断面図。
たPN接合を製造する方法の一段階における状態を示し
た概略断面図。
Claims (34)
- 【請求項1】 集積回路の一部を製造する方法におい
て、 第一導電型を有する第一多結晶シリコン層を形成し、 第二導電型を有し且つ前記第一多結晶シリコン層とのコ
ンタクト領域を有する第二多結晶シリコン層を形成し、 前記コンタクト領域内の第二多結晶シリコン層及び前記
コンタクト領域内の前記第一多結晶シリコン層の一部を
シリサイドへ変換する、上記各ステップを有することを
特徴とする方法。 - 【請求項2】 請求項1において、第一絶縁層を前記第
一多結晶シリコン層の一部の上に形成し且つパターン形
成すると共にエッチングして前記第一多結晶シリコン層
の一部を露出させ、且つ前記第二多結晶シリコン層が前
記第一多結晶シリコン層の露出された部分を介して前記
第一多結晶シリコン層と接触することを特徴とする方
法。 - 【請求項3】 請求項1において、前記第二多結晶シリ
コン層をシリサイドへ変換するステップが、 前記第二多結晶シリコン層の上に耐火性金属層を形成
し、 前記コンタクト領域内に金属シリサイドを形成するよう
に前記耐火性金属層をアニールする、上記各ステップを
有することを特徴とする方法。 - 【請求項4】 請求項3において、前記変換ステップの
前に、前記変換ステップを前記コンタクト領域へ制限す
るために前記コンタクト領域内の前記第二多結晶シリコ
ン層上に第二絶縁層を形成することを特徴とする方法。 - 【請求項5】 集積回路の一部を製造する方法におい
て、 第一導電型を有する第一多結晶シリコン層を形成し、 前記第一多結晶シリコン層の上に第一絶縁層を形成し、 前記第一絶縁層をパターン形成すると共にエッチングし
てコンタクト領域における前記第一多結晶シリコン層の
一部を露出させ、 前記コンタクト領域において前記第一多結晶シリコン層
と電気的に接触する第二導電型の第二多結晶シリコン層
を形成し、 前記第二多結晶シリコン層をパターン形成すると共にエ
ッチングし、 前記第二多結晶シリコン層上に第二絶縁層を形成し、 前記第二絶縁層を介して開口をエッチング形成し前記コ
ンタクト領域上にサリサイドマスク開口を形成し、 前記第二多結晶シリコン層上に第一金属含有層を形成
し、 前記コンタクト領域内の前記第二多結晶シリコン層及び
前記コンタクト領域内の前記第一多結晶シリコン層の一
部を消費する金属シリサイドを形成するために前記第一
金属含有層をアニールする、上記各ステップを有するこ
とを特徴とする方法。 - 【請求項6】 請求項5において、前記第一導電型がP
+であり且つ前記第二導電型がN+であることを特徴と
する方法。 - 【請求項7】 請求項5において、前記第一導電型がN
+であり且つ前記第二導電型がP+であることを特徴と
する方法。 - 【請求項8】 請求項5において、前記第一多結晶シリ
コン層を形成するステップの前に、 前記第一多結晶シリコン層が下側の絶縁層の上に形成さ
れるように基板上に前記下側の絶縁層を形成し、 前記下側の絶縁層をパターン形成すると共にエッチング
して第一電界効果装置のソース/ドレイン領域の一部を
露出させる、上記各ステップを有することを特徴とする
方法。 - 【請求項9】 請求項8において、前記下側の絶縁層が
パターン形成され且つエッチングされて第二電界効果装
置の第二ゲート電極の一部を露出させることを特徴とす
る方法。 - 【請求項10】 請求項9において、前記下側の絶縁層
が約300乃至2000Åの間の厚さを有していること
を特徴とする方法。 - 【請求項11】 請求項5において、前記第二多結晶シ
リコン層の上に第二絶縁層を形成するステップの後に、
前記第二多結晶シリコン層のイオン注入及び第一電界効
果装置の薄膜トランジスタソース/ドレイン領域のイオ
ン注入を実施することを特徴とする方法。 - 【請求項12】 請求項5において、前記第二多結晶シ
リコン層上に第二絶縁層を形成するステップの前に、前
記第二多結晶シリコン層のイオン注入及び第一電界効果
装置の薄膜トランジスタソース/ドレイン領域のイオン
注入を実施することを特徴とする方法。 - 【請求項13】 請求項5において、前記第一多結晶シ
リコン層を約1×1018/cm3 の濃度でN+燐でイオ
ン注入することを特徴とする方法。 - 【請求項14】 請求項5において、前記第一多結晶シ
リコン層をN+砒素でイオン注入することを特徴とする
方法。 - 【請求項15】 請求項5において、前記第一絶縁層を
O2 ,N2 又はH2O内における希釈によって稠密化さ
せることを特徴とする方法。 - 【請求項16】 請求項5において、前記第二多結晶シ
リコン層を形成するステップが、 約600℃以下の温度でアモルファスシリコンを付着形
成し、 前記アモルファスシリコンをアニールして前記第二多結
晶シリコン層を形成する、上記各ステップを有すること
を特徴とする方法。 - 【請求項17】 請求項5において、前記第二多結晶シ
リコン層が付着形成され、再結晶化され且つアニールさ
れたアモルファスシリコンの大グレイン寸法特性を有す
ることを特徴とする方法。 - 【請求項18】 請求項5において、前記第二絶縁層が
窒化シリコンであることを特徴とする方法。 - 【請求項19】 請求項5において、前記第二絶縁層が
二酸化シリコンであることを特徴とする方法。 - 【請求項20】 請求項5において、前記第一金属含有
層が耐火性金属であることを特徴とする方法。 - 【請求項21】 請求項20において、前記第一金属含
有層がチタンであることを特徴とする方法。 - 【請求項22】 請求項21において、アニールステッ
プ期間中に、前記第一金属含有層を窒素雰囲気中で加熱
して前記コンタクト領域内においてチタンジシリサイド
を形成すると共に他の箇所においては窒化チタンを形成
し、且つ前記窒化チタンを後に剥離することを特徴とす
る方法。 - 【請求項23】 請求項20において、前記第一金属含
有層がコバルトであることを特徴とする方法。 - 【請求項24】 請求項20において、前記第一金属含
有層がモリブデンであることを特徴とする方法。 - 【請求項25】 請求項5において、前記アニールステ
ップが前記第一金属含有層の上に第二金属含有層を形成
することを特徴とする方法。 - 【請求項26】 請求項25において、前記第二金属含
有層を除去することを特徴とする方法。 - 【請求項27】 集積回路構成体において、 第一導電型の第一多結晶シリコン層、 前記第一多結晶シリコン層の一部を露出する開口を具備
する絶縁層、 前記第一多結晶シリコン層とのコンタクト領域を具備す
る第二導電型の第二多結晶シリコン層、 前記コンタクト領域を充填する金属シリサイド、を有す
ることを特徴とする構成体。 - 【請求項28】 請求項27において、基板上に下側絶
縁層が形成されており、前記第一多結晶シリコン層は前
記下側絶縁層の上に形成されており、且つ前記下側絶縁
層は前記第一多結晶シリコン層がそれを介して前記基板
の導電性領域と接触する開口を有していることを特徴と
する構成体。 - 【請求項29】 請求項28において、前記基板の導電
性領域が電界効果装置のソース/ドレイン領域であるこ
とを特徴とする構成体。 - 【請求項30】 請求項27において、前記第二多結晶
シリコン層が付着形成され、再結晶化され且つアニール
されたアモルファスシリコンの大グレイン寸法特性を有
していることを特徴とする構成体。 - 【請求項31】 請求項27において、前記金属シリサ
イドが耐火性金属シリサイドであることを特徴とする構
成体。 - 【請求項32】 請求項31において、前記耐火性金属
シリサイドがチタンシリサイドであることを特徴とする
構成体。 - 【請求項33】 請求項31において、前記耐火性金属
シリサイドがコバルトシリサイドであることを特徴とす
る構成体。 - 【請求項34】 請求項31において、前記耐火性金属
シリサイドがモリブデンシリサイドであることを特徴と
する構成体。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005203780A (ja) * | 2004-01-12 | 2005-07-28 | Samsung Electronics Co Ltd | ノードコンタクト構造体、それを有する半導体素子、及びその配線構造体、並びにその製造方法 |
KR100815956B1 (ko) * | 2006-09-05 | 2008-03-21 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 콘택 제조 방법 |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2978736B2 (ja) * | 1994-06-21 | 1999-11-15 | 日本電気株式会社 | 半導体装置の製造方法 |
US5661081A (en) * | 1994-09-30 | 1997-08-26 | United Microelectronics Corporation | Method of bonding an aluminum wire to an intergrated circuit bond pad |
US5534451A (en) * | 1995-04-27 | 1996-07-09 | Taiwan Semiconductor Manufacturing Company | Method for fabricating a reduced area metal contact to a thin polysilicon layer contact structure having low ohmic resistance |
US5734179A (en) * | 1995-12-12 | 1998-03-31 | Advanced Micro Devices, Inc. | SRAM cell having single layer polysilicon thin film transistors |
KR100189997B1 (ko) * | 1995-12-27 | 1999-06-01 | 윤종용 | 불휘발성 메모리 장치 |
US5869391A (en) | 1996-08-20 | 1999-02-09 | Micron Technology, Inc. | Semiconductor method of making electrical connection between an electrically conductive line and a node location, and integrated circuitry |
JPH10150198A (ja) | 1996-11-18 | 1998-06-02 | Mitsubishi Electric Corp | 薄膜トランジスタおよびその製造方法 |
EP0847081A1 (en) * | 1996-12-09 | 1998-06-10 | Texas Instruments Incorporated | Improvements in or relating to semiconductor devices |
US6121663A (en) * | 1997-05-22 | 2000-09-19 | Advanced Micro Devices, Inc. | Local interconnects for improved alignment tolerance and size reduction |
US5895264A (en) * | 1997-07-30 | 1999-04-20 | Chartered Semiconductor Manufacturing Ltd. | Method for forming stacked polysilicon |
US6444553B1 (en) * | 1997-09-15 | 2002-09-03 | University Of Houston | Junction formation with diffusion barrier for silicide contacts and method for forming |
US6143617A (en) * | 1998-02-23 | 2000-11-07 | Taiwan Semiconductor Manufacturing Company | Composite capacitor electrode for a DRAM cell |
US6335294B1 (en) * | 1999-04-22 | 2002-01-01 | International Business Machines Corporation | Wet cleans for cobalt disilicide processing |
US6180462B1 (en) * | 1999-06-07 | 2001-01-30 | United Microelectronics Corp. | Method of fabricating an analog integrated circuit with ESD protection |
US6794295B1 (en) | 2000-05-26 | 2004-09-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method to improve stability and reliability of CVD low K dielectric |
US6365446B1 (en) | 2000-07-03 | 2002-04-02 | Chartered Semiconductor Manufacturing Ltd. | Formation of silicided ultra-shallow junctions using implant through metal technology and laser annealing process |
US6593234B2 (en) * | 2001-07-24 | 2003-07-15 | Micron Technology, Inc. | Methods of utilizing metal rich silicide in forming semiconductor constructions |
US20040166687A1 (en) * | 2003-02-26 | 2004-08-26 | Yung-Chang Lin | Method for forming a polycide gate and structure of the same |
US7829400B2 (en) * | 2005-01-12 | 2010-11-09 | Sharp Kabushiki Kaisha | Semiconductor device fabrication method and semiconductor device |
US10763207B2 (en) | 2017-11-21 | 2020-09-01 | Samsung Electronics Co., Ltd. | Interconnects having long grains and methods of manufacturing the same |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4333099A (en) * | 1978-02-27 | 1982-06-01 | Rca Corporation | Use of silicide to bridge unwanted polycrystalline silicon P-N junction |
US4463491A (en) * | 1982-04-23 | 1984-08-07 | Gte Laboratories Incorporated | Method of fabricating a monolithic integrated circuit structure |
JPS6191974A (ja) * | 1984-10-11 | 1986-05-10 | Kanegafuchi Chem Ind Co Ltd | 耐熱性マルチジヤンクシヨン型半導体素子 |
US5059554A (en) * | 1989-06-23 | 1991-10-22 | Sgs-Thomson Microelectronics, Inc. | Method for forming polycrystalline silicon contacts |
KR920004368B1 (ko) * | 1989-09-04 | 1992-06-04 | 재단법인 한국전자통신연구소 | 분리병합형 홈의 구조를 갖는 d램셀과 그 제조방법 |
US5151387A (en) * | 1990-04-30 | 1992-09-29 | Sgs-Thomson Microelectronics, Inc. | Polycrystalline silicon contact structure |
JPH0541378A (ja) * | 1991-03-15 | 1993-02-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP3074758B2 (ja) * | 1991-03-28 | 2000-08-07 | 日本電気株式会社 | スタティック半導体記憶装置及びその製造方法 |
US5187114A (en) * | 1991-06-03 | 1993-02-16 | Sgs-Thomson Microelectronics, Inc. | Method of making SRAM cell and structure with polycrystalline P-channel load devices |
-
1993
- 1993-04-29 US US08/055,077 patent/US5432129A/en not_active Expired - Lifetime
-
1994
- 1994-04-26 EP EP94303007A patent/EP0622844B1/en not_active Expired - Lifetime
- 1994-04-26 DE DE69419806T patent/DE69419806T2/de not_active Expired - Fee Related
- 1994-04-28 JP JP09209794A patent/JP3688734B2/ja not_active Expired - Lifetime
-
1995
- 1995-02-24 US US08/393,709 patent/US5541455A/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005203780A (ja) * | 2004-01-12 | 2005-07-28 | Samsung Electronics Co Ltd | ノードコンタクト構造体、それを有する半導体素子、及びその配線構造体、並びにその製造方法 |
KR100815956B1 (ko) * | 2006-09-05 | 2008-03-21 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 콘택 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
US5432129A (en) | 1995-07-11 |
DE69419806D1 (de) | 1999-09-09 |
EP0622844A1 (en) | 1994-11-02 |
JP3688734B2 (ja) | 2005-08-31 |
DE69419806T2 (de) | 2000-01-13 |
US5541455A (en) | 1996-07-30 |
EP0622844B1 (en) | 1999-08-04 |
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