JPH10150198A - 薄膜トランジスタおよびその製造方法 - Google Patents

薄膜トランジスタおよびその製造方法

Info

Publication number
JPH10150198A
JPH10150198A JP8306626A JP30662696A JPH10150198A JP H10150198 A JPH10150198 A JP H10150198A JP 8306626 A JP8306626 A JP 8306626A JP 30662696 A JP30662696 A JP 30662696A JP H10150198 A JPH10150198 A JP H10150198A
Authority
JP
Japan
Prior art keywords
semiconductor layer
polycrystalline semiconductor
layer
thin film
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8306626A
Other languages
English (en)
Inventor
Shigeto Maekawa
繁登 前川
Takashi Ipposhi
隆志 一法師
Toshiaki Iwamatsu
俊明 岩松
Shigenobu Maeda
茂伸 前田
Itsuchiyuu Kin
逸中 金
Kazuhito To
一仁 塘
Sachitada Kuriyama
祐忠 栗山
Yoshiyuki Ishigaki
佳之 石垣
Motomu Ukita
求 浮田
Toshiaki Tsutsumi
聡明 堤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP8306626A priority Critical patent/JPH10150198A/ja
Priority to TW086104385A priority patent/TW342534B/zh
Priority to KR1019970015464A priority patent/KR100258378B1/ko
Priority to US08/850,631 priority patent/US7112854B1/en
Priority to CNB971097976A priority patent/CN1153302C/zh
Publication of JPH10150198A publication Critical patent/JPH10150198A/ja
Priority to US11/078,581 priority patent/US7187040B2/en
Priority to US11/498,800 priority patent/US7321152B2/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78639—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a drain or source connected to a bulk conducting substrate

Abstract

(57)【要約】 【課題】 導電型の異なるポリシリコン層が接続される
構成を有する薄膜トランジスタにおいて、不純物が拡散
することによる不具合の発生を防止した薄膜トランジス
タおよびその製造方法を提供する。 【解決手段】 ドレイン６、チャネル７、ソース８は、
第２酸化膜４の表面上に、ポリシリコンで一体に形成さ
れている。ドレイン６は、パッド層３（第２の多結晶半
導体層）の上面に達するように形成されたコンタクトホ
ール５を介して、パッド層３に接続するように形成され
ている。そして、コンタクトホール５（開口部）の底部
に位置するパッド層３にボロン注入領域ＢＲが形成され
ている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタお
よびその製造方法に関し、特に、不純物拡散による不具
合を防止した薄膜トランジスタの構成およびその製造方
法に関する。
【０００２】
【従来の技術】図６８を用いて、従来の薄膜トランジス
タ（THIN FILM TRANSISTOR：以後、ＴＦＴと略記）９０
の構成を説明する。
【０００３】図６８はＴＦＴ９０の断面構成を示す図で
ある。図６８において、シリコン基板１上に第１酸化膜
２が形成され、第１酸化膜２上にポリシリコンのパッド
層３が選択的に形成されている。そして、第１酸化膜２
およびパッド層３を覆うように第２酸化膜４が形成され
ている。
【０００４】第２酸化膜４の上部にはＴＦＴ主要部１１
が形成されている。ＴＦＴ主要部１１は、ドレイン６、
チャネル７、ソース８と、チャネル７上に形成されたゲ
ート酸化膜９および、その上に形成されたゲート１０と
で構成されている。
【０００５】ドレイン６、チャネル７、ソース８は、第
２酸化膜４の表面上に、ポリシリコンで一体に形成され
ている。ドレイン６は、パッド層３の上面に達するよう
に形成されたコンタクトホール５を介して、パッド層３
に接続するように形成されている。
【０００６】パッド層３は、ＴＦＴ９０を抵抗やトラン
ジスタなどの他のデバイスと電気的に接続する際に使用
されるもので、図示されない他のデバイスに接続されて
いる。
【０００７】次に、図６９〜図７３を用いてＴＦＴ９０
の製造方法について説明する。なお、ＴＦＴ９０はＰチ
ャネル型ＴＦＴとして説明する。
【０００８】まず、シリコン基板１上にＣＶＤ法あるい
は熱酸化法により第１酸化膜２を形成する。次に、第１
酸化膜２の上にＣＶＤ法によりポリシリコン膜を形成す
る。ここで、リンをＣＶＤガス中に添加しながら堆積す
ることによりリン添加ポリシリコン膜が形成される。
【０００９】次に、このリン添加ポリシリコン膜を写真
製版とエッチング（リソグラフィー）により所定のパタ
ーンに加工することで、図６９に示すようにパッド層３
が形成される。
【００１０】次に、図７０に示す工程において、第１酸
化膜２およびパッド層３上にＣＶＤ法により第２酸化膜
４を形成し、リソグラフィーにより所定位置に、パッド
層３の表面に達するコンタクトホール５を形成する。
【００１１】次に、図７１に示す工程において、不純物
を添加しないＣＶＤ法によりポリシリコン膜を堆積し、
リソグラフィーにより所定のパターンに加工すること
で、ＴＦＴ層６０を形成する。ＴＦＴ層６０は後の工程
においてドレイン６、チャネル７、ソース８となる層で
ある。
【００１２】次に、ＴＦＴ層６０および第２酸化膜４上
にＣＶＤ法により酸化膜、ポリシリコン膜を順に堆積す
る。なお、このポリシリコン膜はリンをＣＶＤガス中に
添加しながら堆積することで、リン添加ポリシリコン膜
となっている。
【００１３】そして、これらの膜を所定位置に形成した
レジストパターン１２をマスクとして、リソグラフィー
により所定のパターンに加工することで、図７２に示す
ように、ゲート１０および、その下のゲート酸化膜９が
形成される。
【００１４】次に、図７３に示す工程において、レジス
トパターン１２を残した状態で、イオン注入法により全
面にボロンを注入し、図７２のＴＦＴ層６０のうち、レ
ジストパターン１２で覆われていない部分をＰ型ポリシ
リコン膜にすることで、チャネル７を間に挟んでＰ型の
ソース８およびドレイン６が形成されることになる。そ
して、レジストパターンを除去することにより図６８に
示すＴＦＴ９０となる。
【００１５】ここで、チャネル７とドレイン６との境界
部からコンタクトホール５の周縁までの距離をコンタク
ト距離Ｌと呼称するが、ＴＦＴ９０の微細化、集積化を
さらに進めると、このコンタクト距離Ｌが短縮されるこ
とになる。
【００１６】
【発明が解決しようとする課題】以上説明したように、
図６８に示すＴＦＴ９０においてはパッド層３がリンを
不純物として含んだＮ型ポリシリコンで構成されてい
る。また、ソース８およびドレイン６がボロンを不純物
として含んだＰ型ポリシリコンで構成され、ドレイン６
はパッド層３に直接に接続される構成となっている。
【００１７】従って、後の製造工程における熱処理、例
えば、平坦化膜を形成する際のリフロー工程における熱
処理によって、パッド層３中のリンが拡散し、ドレイン
６に侵入することがあった。図７４にリン拡散の様子を
模式的に示す。図７４において、パッド層３から拡散し
たリンは、ドレイン６内に矢印で示す方向に広がる。
【００１８】ここで、ドレイン６にリンが拡散すること
で発生する不具合について説明する。図７５に、ドレイ
ン６およびパッド層３における不純物分布を示す。
【００１９】図７５において、横軸にドレイン６および
パッド層３における位置を、縦軸に不純物濃度を示す。
なお、図中においてパッド層３とドレイン６との接合部
（すなわちパッド層３の表面位置）を符号ＢＰで示す。
そして、接合部ＢＰを境にして、紙面に向かって左側が
ドレイン６内の状態を表し、右側がパッド層３内の状態
を表す。
【００２０】図７５において、熱処理を行う前のリンの
分布状態を分布図Ｑとして太線で示す。また、熱処理後
のリンの分布状態を分布図Ｒとして示す。また、熱処理
後のボロンの分布状態を分布図Ｓとして示す。分布図Ｑ
から判るように、熱処理を行う前においてはリンはパッ
ド層３内にのみ存在している。しかし、熱処理によって
ドレイン６内に拡散する。そして、拡散したリンの濃度
が、ボロンよりも高いと、ドレイン６内のボロンによる
作用を打ち消し、すなわちボロンを補償し、接合部ＢＰ
から一定領域のドレイン６をＮ型化してしまう。
【００２１】ここで、接合部ＢＰから、チャネル７とド
レイン６との境界部までの距離（以後、境界間距離と呼
称）が、上記Ｎ型化される一定領域の長さよりも十分に
長ければ問題はないが、先に説明したように、ＴＦＴ９
０の微細化、集積化に伴ってコンタクト距離Ｌが短くな
る傾向にあるので、境界間距離も短くなる。
【００２２】そして、境界間距離が上記の一定領域の長
さ以下になると、すなわち、図７５に示すように拡散し
たリンの濃度が、ボロンよりも高く、かつ、リンの拡散
領域がボロンの拡散領域を越えてしまうとＴＦＴ９０の
ドレイン６が全てＮ型化することになる。
【００２３】こうなると、ＴＦＴ９０はＰＮＰトランジ
スタではなくＰＮＮダイオードになってしまう。ここ
で、図７６にＴＦＴ９０の動作特性を示す。図７６にお
いて正常なＴＦＴ９０の動作特性を特性曲線Ｔ、ドレイ
ン６がＮ型化してダイオードになったＴＦＴ９０の動作
特性を特性曲線Ｕとして示す。なお、図７６においては
横軸の原点から右側が負のゲート電圧、左側が正のゲー
ト電圧、縦軸の原点から上側が負のドレイン電流となっ
ている。
【００２４】図７６に示すように、ＴＦＴ９０が正常で
あれば、ゲートに正電圧が与えられている間はドレイン
電流はほとんど流れず、リーク電流は小さいが、ＴＦＴ
９０がダイオードになってしまうと、ゲートに正電圧が
与えられてもドレイン電流をカットオフできなくなり、
異常なリーク電流が流れることになる。
【００２５】なお、パッド層３をＰ型ポリシリコンで構
成すれば、この問題は解決できるが、ＴＦＴ９０に接続
される他のデバイスによっては、このパッド層３はＮ型
でなければならない場合がある。例えば、ＳＲＡＭなど
においては、このパッド層３がシリコン基板１上のＮ型
拡散層に接続する構成になる場合があり、パッド層３が
Ｐ型であれば、意図しない寄生ＰＮ接合（すなわちダイ
オード）がパッド層３（Ｐ型ポリシリコン）とＮ型拡散
層（シリコン単結晶）との間に形成される。
【００２６】このダイオードの整流特性は比較的顕著で
あり、逆バイアス時の電気抵抗が大きく回路特性に障害
を引き起こす。それに比べ、ＴＦＴ９０のドレイン６と
パッド層３のように、ポリシリコン層とポリシリコン層
との接合部に形成された寄生ＰＮ接合、すなわちダイオ
ードの整流特性は鈍いものであり、逆バイアス時の電気
抵抗は小さい。
【００２７】ポリシリコン層間に形成されたダイオード
特性が鈍くなるのは、ポリシリコン中に存在する多くの
結晶欠陥に起因している。すなわち、結晶欠陥がバンド
ギャップ中に準位を作り、結晶欠陥に含まれる電子およ
びホールが寄生ＰＮ接合の逆バイアス時に正方向および
負方向に向かって流れ、多くの電流（生成電流：genera
tion current）を発生するからである。
【００２８】また、パッド層３をＰ型ポリシリコンで構
成すると、パッド層３中のＰ型不純物がシリコン基板１
上のＮ型拡散層内に侵入し、場合によってはシリコン基
板１にまで達して短絡状態になる可能性もある。
【００２９】本発明は上記のような問題点を解消するた
めになされたもので、導電型の異なるポリシリコン層が
接続される構成を有する薄膜トランジスタにおいて、不
純物が拡散することによる不具合の発生を防止した薄膜
トランジスタおよびその製造方法を提供する。
【００３０】
【課題を解決するための手段】本発明に係る請求項１記
載の薄膜トランジスタは、絶縁膜上に形成され、チャネ
ル層を規定するソース・ドレイン層の一方である第１導
電型の第１の多結晶半導体層と、前記絶縁膜内に形成さ
れ、前記第１の多結晶半導体層と電気的に接続される第
２導電型の第２の多結晶半導体層とを備える薄膜トラン
ジスタであって、前記第２の多結晶半導体層から前記第
１の多結晶半導体層への第２導電型不純物の侵入による
導電型の改変を防止する導電型改変防止構造を備えてい
る。
【００３１】本発明に係る請求項２記載の薄膜トランジ
スタは、前記第１の多結晶半導体層と前記第２の多結晶
半導体層とは前記絶縁膜に形成された開口部を介して直
接に接続され、前記導電型改変防止構造は、前記第２の
多結晶半導体層内の前記第１の多結晶半導体層が接続さ
れる部分に、前記第１の多結晶半導体層の形成に先だっ
て、前記開口部を介して第１導電型不純物のイオンを注
入することにより形成された第１導電型の半導体領域で
ある。
【００３２】本発明に係る請求項３記載の薄膜トランジ
スタは、前記第１の多結晶半導体層と前記第２の多結晶
半導体層とは前記絶縁膜に形成された開口部を介して直
接に接続され、前記導電型改変防止構造は、第１導電型
不純物のイオンを過剰に注入することによって、前記第
２の多結晶半導体層の不純物濃度よりも高い不純物濃度
を有するに至った前記第１の多結晶半導体層である。
【００３３】本発明に係る請求項４記載の薄膜トランジ
スタは、前記第１の多結晶半導体層と前記第２の多結晶
半導体層とは前記絶縁膜に形成された開口部を介して直
接に接続され、前記導電型改変防止構造は、窒素が導入
された前記第１の多結晶半導体層である。
【００３４】本発明に係る請求項５記載の薄膜トランジ
スタは、前記第１の多結晶半導体層と前記第２の多結晶
半導体層とは前記絶縁膜に形成された開口部を介して直
接に接続され、前記導電型改変防止構造は、前記第２の
多結晶半導体層上に、前記絶縁膜に先だって形成された
第１導電型の第３の多結晶半導体層である。
【００３５】本発明に係る請求項６記載の薄膜トランジ
スタは、前記第１の多結晶半導体層と前記第２の多結晶
半導体層とは前記絶縁膜に形成された開口部を介して直
接に接続され、前記第１の多結晶半導体層は、前記チャ
ネル層との接続部近傍が他の部分よりも低い不純物濃度
となったオフセット部を備え、前記導電型改変防止構造
は、第１導電型不純物のイオンを注入することによっ
て、その不純物濃度が１〜５０×１０18ｃｍ-3となった
前記オフセット部である。
【００３６】本発明に係る請求項７記載の薄膜トランジ
スタは、前記第１の多結晶半導体層と前記第２の多結晶
半導体層とは、前記第１の多結晶半導体層および前記絶
縁膜を貫通して形成された開口部に埋め込まれた、少な
くとも一部が第１導電型の第３の多結晶半導体層を介し
て電気的に接続され、前記導電型改変防止構造は、第１
導電型不純物のイオンを過剰に注入することによって、
前記第２の多結晶半導体層の不純物濃度よりも高い不純
物濃度を有するに至った前記第３の多結晶半導体層であ
る。
【００３７】本発明に係る請求項８記載の薄膜トランジ
スタは、前記第３の多結晶半導体層は、前記第１導電型
不純物のイオンの過剰注入前までの構成が、前記チャネ
ル層の上部に、ゲート絶縁膜を介して設けられるゲート
層と同一工程で形成される。
【００３８】本発明に係る請求項９記載の薄膜トランジ
スタは、前記第３の多結晶半導体層は、第２導電型の第
４の多結晶半導体層を前記開口部に埋め込んだ後、前記
第１導電型不純物のイオンを、少なくとも前記第１の多
結晶半導体層より下層の所定深さまで注入することで、
当該所定深さまでが前記第１導電型、残りが第２導電型
となっている。
【００３９】本発明に係る請求項１０記載の薄膜トラン
ジスタは、前記第１の多結晶半導体層と前記第２の多結
晶半導体層とは、前記第１の多結晶半導体層および前記
絶縁膜を貫通して形成された開口部に、前記第２の多結
晶半導体層側から順に埋め込まれた、第２導電型の第４
の多結晶半導体層、第１導電型の第３の多結晶半導体層
を介して電気的に接続され、前記導電型改変防止構造
は、第１導電型不純物のイオンを過剰に注入することに
よって、前記第２の多結晶半導体層の不純物濃度よりも
高い不純物濃度を有するに至った前記第３の多結晶半導
体層である。
【００４０】本発明に係る請求項１１記載の薄膜トラン
ジスタは、前記開口部は、前記第４の多結晶半導体層が
埋め込まれる下部開口部と、前記第３の多結晶半導体層
が埋め込まれる上部開口部とを備え、前記上部および下
部開口部は、別個の工程で形成されている。
【００４１】本発明に係る請求項１２記載の薄膜トラン
ジスタは、前記上部開口部は、前記第１の多結晶半導体
層から遠ざかる方向にずれるように形成される。
【００４２】本発明に係る請求項１３記載の薄膜トラン
ジスタは、前記第１の多結晶半導体層と前記第２の多結
晶半導体層とは、前記第１の多結晶半導体層および前記
絶縁膜を貫通して形成された開口部に埋め込まれた、第
２導電型の第３の多結晶半導体層を介して電気的に接続
され、前記導電型改変防止構造は、前記第３の多結晶半
導体層と、前記開口部内壁との間に形成された第１導電
型の第４の多結晶半導体層である。
【００４３】本発明に係る請求項１４記載の薄膜トラン
ジスタは、前記第１の多結晶半導体層と前記第２の多結
晶半導体層とは、前記第１の多結晶半導体層および前記
絶縁膜を貫通して形成された開口部に埋め込まれた、第
２導電型の第３の多結晶半導体層を介して電気的に接続
され、前記導電型改変防止構造は、前記開口部内に露出
する前記第１の多結晶半導体層の表面に、第１導電型不
純物のイオンを斜め方向から注入することによって形成
された第１導電型の半導体領域である。
【００４４】本発明に係る請求項１５記載の薄膜トラン
ジスタは、絶縁膜上に形成され、チャネル層を規定する
ソース・ドレイン層の一方である第１導電型の第１の多
結晶半導体層と、前記絶縁膜内に形成され、前記第１の
多結晶半導体層と電気的に接続される第２導電型の第２
の多結晶半導体層とを備える薄膜トランジスタであっ
て、前記第２の多結晶半導体層表面から、前記チャネル
層と前記第１の多結晶半導体層との境界部までの境界間
距離を実質的に延長することで、前記第２の多結晶半導
体層から前記第１の多結晶半導体層への第２導電型不純
物の侵入による導電型の改変を防止するものである。
【００４５】本発明に係る請求項１６記載の薄膜トラン
ジスタは、前記第１の多結晶半導体層と前記第２の多結
晶半導体層とは、前記第１の多結晶半導体層および前記
絶縁膜を貫通して形成された開口部に埋め込まれた、少
なくとも一部が第１導電型の第３の多結晶半導体層を介
して電気的に接続され、前記絶縁膜に凹凸部を形成し、
前記第１の多結晶半導体層の形成長を長くすることで前
記境界間距離を実質的に延長するものである。
【００４６】本発明に係る請求項１７記載の薄膜トラン
ジスタは、前記第１の多結晶半導体層は、前記チャネル
層を挟んで前記第２の多結晶半導体層が形成される側と
は反対側に形成され、前記絶縁膜内に形成され、前記第
１の多結晶半導体層の下部から前記第２の多結晶半導体
層の上部にかけて延在する第１導電型の第３の多結晶半
導体層を備え、前記第１の多結晶半導体層と前記第２の
多結晶半導体層とを、前記第３の多結晶半導体層を介し
て接続することで前記境界間距離を実質的に延長するも
のである。
【００４７】本発明に係る請求項１８記載の薄膜トラン
ジスタは、前記第１の多結晶半導体層は、前記チャネル
層を挟んで前記第２の多結晶半導体層が形成される側と
は反対側に形成され、第２の絶縁膜を介して、前記第１
の多結晶半導体層上部から前記第２の多結晶半導体層の
上部にかけて延在する第１導電型の第３の多結晶半導体
層を備え、前記第１の多結晶半導体層と前記第２の多結
晶半導体層とを、前記第３の多結晶半導体層を介して接
続することで前記境界間距離を実質的に延長するもので
ある。
【００４８】本発明に係る請求項１９記載の薄膜トラン
ジスタは、前記第１の多結晶半導体層と前記第２の多結
晶半導体層とは、前記絶縁膜および、前記絶縁膜の中間
部分に形成された不純物添加酸化膜を貫通して形成され
た開口部を介して直接に接続され、前記開口部は、不純
物添加酸化膜部分において開口寸法が他の部分よりも大
きく形成され、断面方向の輪郭形状を凹凸を有した形状
となって、前記境界間距離を実質的に延長するものであ
る。
【００４９】本発明に係る請求項２０記載の薄膜トラン
ジスタは、絶縁膜上に形成され、チャネル層を規定する
ソース・ドレイン層の一方である第１導電型の第１の多
結晶半導体層と、前記絶縁膜内に形成され、前記第１の
多結晶半導体層と電気的に接続される第２導電型の第２
の多結晶半導体層とを備える薄膜トランジスタであっ
て、前記第２の多結晶半導体層から前記第１の多結晶半
導体層への第２導電型不純物の侵入を防止する不純物侵
入防止構造を備えている。
【００５０】本発明に係る請求項２１記載の薄膜トラン
ジスタは、前記不純物侵入防止構造は、前記第２導電型
不純物を吸収するシンク層であって、前記シンク層は、
前記第２の多結晶半導体層上に形成されたタングステン
シリサイド層である。
【００５１】本発明に係る請求項２２記載の薄膜トラン
ジスタは、前記タングステンシリサイド層上に形成され
た、第２導電型の第３の多結晶半導体層をさらに備えて
いる。
【００５２】本発明に係る請求項２３記載の薄膜トラン
ジスタは、前記タングステンシリサイド層上に形成され
た、第１導電型の第３の多結晶半導体層をさらに備えて
いる。
【００５３】本発明に係る請求項２４記載の薄膜トラン
ジスタは、前記不純物侵入防止構造は、前記第２導電型
不純物の侵入を阻止する侵入阻止層であって、前記侵入
阻止層は、膜厚が１〜１０ｎｍのシリコン窒化膜、ある
いは膜厚が０．５〜５ｎｍのシリコン酸化膜であって、
少なくとも、前記第２の多結晶半導体層上に形成されて
いる。
【００５４】本発明に係る請求項２５記載の薄膜トラン
ジスタは、前記第１の多結晶半導体層と前記第２の多結
晶半導体層とは、前記第１の多結晶半導体層および前記
絶縁膜を貫通して形成された開口部に埋め込まれた、第
１導電型の第３の多結晶半導体層を介して電気的に接続
され、前記シリコン窒化膜は、前記開口部の内壁およ
び、前記開口部底部に露出する前記第２の多結晶半導体
層表面に形成されている。
【００５５】本発明に係る請求項２６記載の薄膜トラン
ジスタは、前記シリコン窒化膜上に形成された、第１導
電型の第４の多結晶半導体層をさらに備えている。
【００５６】本発明に係る請求項２７記載の薄膜トラン
ジスタは、前記第１の多結晶半導体層と前記第２の多結
晶半導体層とは、前記第１の多結晶半導体層および前記
絶縁膜を貫通して形成された開口部に埋め込まれた、第
１導電型不純物を含む第１のタングステンシリサイド層
を介して電気的に接続され、前記シリコン窒化膜と前記
第１のタングステンシリサイド層との間に形成された、
前記第１導電型不純物を含む第２のタングステンシリサ
イド層をさらに備えている。
【００５７】本発明に係る請求項２８記載の薄膜トラン
ジスタは、前記不純物侵入防止構造は、前記第２導電型
不純物の侵入を阻止する侵入阻止層であって、前記侵入
阻止層は、窒化チタン膜であって、少なくとも、前記第
２の多結晶半導体層上に形成されている。
【００５８】本発明に係る請求項２９記載の薄膜トラン
ジスタは、前記第１の多結晶半導体層と前記第２の多結
晶半導体層とは、前記第１の多結晶半導体層および前記
絶縁膜を貫通して形成された開口部に埋め込まれた金属
層を介して電気的に接続され、前記シリコン窒化膜は、
前記開口部の内壁および、前記開口部底部に露出する前
記第２の多結晶半導体層表面に形成されている。
【００５９】本発明に係る請求項３０記載の薄膜トラン
ジスタは、前記不純物侵入防止構造は、前記第２導電型
不純物の侵入を阻止する侵入阻止層であって、前記侵入
阻止層は、表面がＴｉＳｉＮ合金層となったチタンシリ
サイド膜であって、少なくとも、前記第２の多結晶半導
体層上に形成されている。
【００６０】本発明に係る請求項３１記載の薄膜トラン
ジスタは、前記第１の多結晶半導体層と前記第２の多結
晶半導体層とは、前記第１の多結晶半導体層および前記
絶縁膜を貫通して形成された開口部に埋め込まれた、第
１導電型の第３の多結晶半導体層を介して電気的に接続
され、前記表面がＴｉＳｉＮ合金層となったチタンシリ
サイド膜は、前記開口部内に露出する前記第１の多結晶
半導体層の表面、および前記開口部底部に露出する前記
第２の多結晶半導体層表面に形成されている。
【００６１】本発明に係る請求項３２記載の薄膜トラン
ジスタは、前記第１の多結晶半導体層と前記第２の多結
晶半導体層とは、前記第１の多結晶半導体層および前記
絶縁膜を貫通して形成された開口部に埋め込まれた、第
１導電型の第３の多結晶半導体層を介して電気的に接続
され、前記第２の多結晶半導体層上に形成されたチタン
シリサイド膜を備え、前記表面がＴｉＳｉＮ合金層とな
ったチタンシリサイド膜は、前記開口部底部に露出する
チタンシリサイド層表面に形成されている。
【００６２】本発明に係る請求項３３記載の薄膜トラン
ジスタは、前記第１の多結晶半導体層と前記第２の多結
晶半導体層とは、前記第１の多結晶半導体層および前記
絶縁膜を貫通して形成された開口部に埋め込まれた、第
２導電型の第３の多結晶半導体層を介して電気的に接続
され、前記導電型改変防止構造は、窒素が導入された前
記第３の多結晶半導体層である。
【００６３】本発明に係る請求項３４記載の薄膜トラン
ジスタの製造方法は、絶縁膜上に形成され、チャネル層
を規定するソース・ドレイン層の一方である第１導電型
の第１の多結晶半導体層と、前記絶縁膜内に形成され、
前記第１の多結晶半導体層と電気的に接続される第２導
電型の第２の多結晶半導体層とを備える薄膜トランジス
タの製造方法であって、前記第１の多結晶半導体層およ
び前記絶縁膜を貫通して、前記第２の多結晶半導体層の
表面に達する開口部を形成する工程(ａ)と、少なくとも
前記開口部の壁面および底面に、スパッタリング法によ
りチタン膜を形成する工程(ｂ)と、ランプアニール法に
より、前記開口部内に露出する前記第１の多結晶半導体
層の表面、および前記開口部底部に露出する前記第２の
多結晶半導体層表面をシリサイド化して、前記チタン膜
をシリサイド化する工程(ｃ)と、アンモニア水により、
シリサイド化していない前記チタン膜を除去する工程
(ｄ)と、アンモニア雰囲気中でアニールすることによ
り、シリサイド化した前記チタン膜を、表面がＴｉＳｉ
Ｎ合金層となったチタンシリサイド膜に変質させる工程
(ｅ)とを備えている。
【００６４】本発明に係る請求項３５記載の薄膜トラン
ジスタの製造方法は、絶縁膜上に形成され、チャネル層
を規定するソース・ドレイン層の一方である第１導電型
の第１の多結晶半導体層と、前記絶縁膜内に形成され、
前記第１の多結晶半導体層と電気的に接続される第２導
電型の第２の多結晶半導体層とを備える薄膜トランジス
タの製造方法であって、前記第２の多結晶半導体層上に
チタンシリサイド層を形成する工程(ａ)と、前記チタン
シリサイド層第２の多結晶半導体層の表面に達する開口
部を形成する工程(ｂ)と、アンモニア雰囲気中でアニー
ルすることにより、前記開口部底部に露出した前記チタ
ンシリサイド膜を、表面がＴｉＳｉＮ合金層となったチ
タンシリサイド膜に変質させる工程(ｃ)とを備えてい
る。
【００６５】
【発明の実施の形態】
＜実施の形態１＞ＴＦＴ（THIN FILM TRANSISTOR）の電
気特性の異常はＮ型のパッド層からのリンの拡散による
Ｐ型ドレインのボロンの補償が原因なので、これを解決
する方法の１つとして、リンが侵入してもボロンが補償
されないように、導電型改変防止構造を設ければ良い。
【００６６】以下、導電型改変防止構造として、リンと
同時にボロンもドレインに拡散させる構成を備えたＴＦ
Ｔについて説明する。
【００６７】＜１−１．装置構成＞本発明に係る実施の
形態１として、図１および図２を用いてＴＦＴ１０１の
構成を説明する。なお、以下においてＴＦＴは全てＰチ
ャネル型ＴＦＴとして説明するが、本願発明はＮチャネ
ル型ＴＦＴに適用できることは言うまでもない。
【００６８】図１はＴＦＴ１０１の断面構成を示す図で
あり、図２は、図１を矢視方向から見た平面図である。
なお、図２における、Ａ−Ａ’線による断面図が図１に
相当するが、図２においては、構造を端的に示すため、
本来は目視できない構成についても実線で示している。
【００６９】図１において、シリコン基板１上に第１酸
化膜２が形成され、第１酸化膜２上にＮ型ポリシリコン
のパッド層３が選択的に形成されている。そして、第１
酸化膜２およびパッド層３を覆うように第２酸化膜４が
形成されている。
【００７０】なお、第１酸化膜２および第２酸化膜４は
絶縁膜と総称することができ、パッド層３は当該絶縁膜
内に形成されているものと見なすことができる。なお、
これは以後に示す他の実施の形態においても同様であ
る。
【００７１】第２酸化膜４の上部にはＴＦＴ主要部１１
が形成されている。ＴＦＴ主要部１１は、ドレイン６
（第１の多結晶半導体層）、チャネル７、ソース８と、
チャネル７上に形成されたゲート酸化膜９および、その
上に形成されたゲート１０とで構成されている。
【００７２】ドレイン６、チャネル７、ソース８は、第
２酸化膜４の表面上に、ポリシリコンで一体に形成され
ている。ドレイン６は、パッド層３（第２の多結晶半導
体層）の上面に達するように形成されたコンタクトホー
ル５を介して、パッド層３に接続するように形成されて
いる。そして、コンタクトホール５（開口部）の底部に
位置するパッド層３にボロン注入領域ＢＲが形成されて
いる。
【００７３】なお、図２に示されるようにコンタクトホ
ール５の平面視形状は矩形であり、そこに埋め込まれる
ドレイン６の平面視形状も矩形となっている。
【００７４】＜１−２．特徴的作用効果＞以上説明した
ように、ＴＦＴ１０１においては、コンタクトホール５
の底部に位置するパッド層３にボロン注入領域ＢＲが形
成されているので、ドレイン６がボロン注入領域ＢＲに
接続されることになる。従って、後の製造工程において
熱処理が行われた場合には、リンと同時にボロンも拡散
することになるので、ドレイン６内にはリンとボロンと
が侵入し、ドレイン６内のボロンがリンによって補償さ
れても、パッド層３から侵入したボロンによってドレイ
ン６がＰ型に保たれ、ドレイン６のＮ型化が防止され
る。
【００７５】なお、パッド層３中のボロン注入領域ＢＲ
のボロンの濃度は、パッド層３中のリンの濃度と、ドレ
イン６において必要とされるボロン濃度との合計値程度
は必要となる。
【００７６】＜１−３．製造方法＞次に、図３〜図８を
用いてＴＦＴ１０１の製造方法について説明する。ま
ず、シリコン基板１上にＣＶＤ法あるいは熱酸化法によ
り第１酸化膜２を形成する。次に、第１酸化膜２の上に
ＣＶＤ法によりポリシリコン膜を形成する。ここで、リ
ンをＣＶＤガス中に添加しながら堆積することによりリ
ン添加ポリシリコン膜、すなわちＮ型ポリシリコン膜が
形成される。
【００７７】次に、このリン添加ポリシリコン膜を写真
製版とエッチング（すなわちリソグラフィー）により所
定のパターンに加工することで、図３に示すようにパッ
ド層３が形成される。
【００７８】次に、図４に示す工程において第１酸化膜
２およびパッド層３上にＣＶＤ法により第２酸化膜４を
形成し、その上に所定のレジストパターン１３を形成
し、リソグラフィーによりパッド層３の表面に達するコ
ンタクトホール５を形成する。
【００７９】そして、図５に示す工程においてレジスト
パターン１３をマスクとして、全面にイオン注入法によ
りボロン注入を行い、選択的にボロン注入領域ＢＲを形
成し、その後レジストパターン１３を除去する。なお、
レジストパターン１３を使用せずに、第２酸化膜４をマ
スクとしてボロン注入を行っても良い。
【００８０】なお、ボロンの注入量は、例えば、パッド
層３が１００ｎｍの厚さで、リン濃度が１×１０20ｃｍ
-3の場合、ボロン注入量は、２×１０15ｃｍ-2以上とす
る。
【００８１】次に図６に示す工程において、ＣＶＤ法に
より不純物を含まないポリシリコン膜を堆積し、リソグ
ラフィーにより所定のパターンに加工することで、ＴＦ
Ｔ層６０を形成する。ＴＦＴ層６０は後の工程において
ドレイン６、チャネル７、ソース８となる層である。
【００８２】次に、ＴＦＴ層６０および第２酸化膜４上
にＣＶＤ法により酸化膜、ポリシリコン膜を順に堆積す
る。なお、このポリシリコン膜はリンをＣＶＤガス中に
添加しながら堆積することで、リン添加ポリシリコン膜
となっている。
【００８３】そして、これらの膜を所定位置に形成した
レジストパターン１２をマスクとして、リソグラフィー
により所定のパターンに加工することで、図７に示すよ
うに、ゲート１０および、その下のゲート酸化膜９が形
成される。
【００８４】次に、図８に示す工程において、レジスト
パターン１２を残した状態で、イオン注入法により全面
にボロンを注入し、図７のＴＦＴ層６０のうち、レジス
トパターン１２で覆われていない部分をＰ型ポリシリコ
ン膜にすることで、チャネル７を間に挟んでＰ型のソー
ス８およびドレイン６が形成されることになる。そし
て、レジストパターン１２を除去することにより、Ｐ型
のドレイン６がＰ型のボロン注入領域ＢＲに接続された
構成を有するＴＦＴ１０１が得られる。
【００８５】なお、実際のＴＦＴはさらに複雑な構成を
有し、ドレイン６、ソース８、ゲート１０の上部には絶
縁層が形成され、その上には配線層を有しているが、簡
単化のためそれらは省略する。
【００８６】＜実施の形態２＞Ｎ型のパッド層からのリ
ンの拡散によるドレインのＮ型化を防ぐ方法の１つとし
て、ドレインのボロン濃度を予め高くしておけば良い。
【００８７】すなわち、リンが侵入してもそれによって
補償されない濃度のボロンを、ドレイン部に含ませてお
けば良い。例えば、パッド層３のリン濃度が１×１０20
ｃｍ-3である場合、ドレイン６のボロン濃度を２×１０
20ｃｍ-3以上にしておけば良い。
【００８８】図９を用いてドレインのボロン濃度を高く
する工程について説明する。図９は、本発明に係る実施
の形態１において、図３および図４を用いて説明した工
程に続いて、図６〜図８を用いて説明した工程を行った
後の工程を示している。
【００８９】図９に示すように、ソース８およびゲート
１０の上部にはレジストパターン１４が形成され、当該
レジストパターン１４をマスクとして、ドレイン６にボ
ロンイオンをさらに注入することで、ドレイン６のボロ
ン濃度が本来必要な濃度よりも高くなったＴＦＴ１０２
が得られる。なお、ボロンの注入量は、図６のＴＦＴ層
６０の膜厚が１００ｎｍである場合、２×１０15ｃｍ-2
以上であれば良い。また、同じ注入エネルギーで注入深
さを浅くしたいのであれば、ＢＦ2イオンを同量注入す
れば良い。
【００９０】なお、図９においてはソース８およびゲー
ト１０の上部にレジストパターン１４を形成し、ソース
８およびゲート１０のボロン濃度が高くならないように
したが、ソース８のボロン濃度が高くなっても、ソース
−ドレイン間のブレークダウン電圧の低下などが問題に
ならないようであれば、レジストパターン１４を設けず
にボロン注入を行っても良い。
【００９１】すなわち、ゲート、ドレインの製造工程に
おいて、ボロンの注入量を増やせば良いので工程を簡略
化することができる。
【００９２】＜実施の形態３＞Ｎ型のパッド層からのリ
ンの拡散によるドレインのＮ型化を防ぐ方法の１つとし
て、ドレイン中に窒素を導入してリンの拡散を抑制する
方法がある。
【００９３】単結晶シリコンに窒素を導入すると、単結
晶シリコン中の不純物の拡散が抑制されるという報告
が、'1995 Symposium on VLSI Technology Digest of T
echnical Papers p19-p20'になされている。
【００９４】そこで、ドレイン６の製造工程においてド
レイン６中に窒素を導入した。以下に、図１０を用いて
窒素を導入する工程について説明する。図１０は図３お
よび図４を用いて説明した工程に続いて、図６〜図８を
用いて説明した工程を行った後の工程を示している。
【００９５】図１０に示すように、レジストパターン１
２をゲート１０の上に残した状態で、イオン注入法によ
り全面に渡って窒素イオンを注入する。窒素イオンの注
入量は、１〜１０×１０15ｃｍ-2程度であり、注入後に
は、窒素の活性化のために７００℃以上の熱処理を加え
ることでＴＦＴ１０３が得られる。
【００９６】一般に、ポリシリコン中では多くの結晶欠
陥により不純物拡散が増速されるが、窒素が導入される
とポリシリコン中の結晶欠陥を補償するため、不純物拡
散が抑制されることが発明者等の実験で判った。
【００９７】従って、パッド層３のリンが拡散してドレ
イン６中に侵入しても、ドレイン６中での拡散が抑制さ
れ、ドレイン６がＮ型化されることが防止される。ま
た、後の製造工程における熱処理は、パッド層３中のリ
ンを拡散させるだけでなく、ドレイン６中のボロンをも
拡散させ、濃度を減少させるが、ドレイン中の窒素の存
在により、ボロンの拡散も抑制されるので、濃度を高く
保持することができる。
【００９８】なお、図１０を用いた説明では、ボロン注
入の後に窒素を注入する例を示したが、窒素を注入した
後にボロン注入を行っても良い。
【００９９】また、本発明に係る実施の形態１におい
て、図３を用いて説明したパッド層３の形成工程に続い
て、パッド層３の全面に渡って窒素を注入することで、
パッド層３のリンが拡散することを抑制し、ドレイン６
にリンが侵入することを防止する構成としても良い。な
お、ドレイン６およびパッド層３にともに窒素を注入す
るようにしても良い。
【０１００】また、窒素注入はパッド層３の全面でな
く、コンタクトホール５の底部に位置するパッド層３に
窒素注入領域を形成するようにしても良い。そのための
工程は、本発明に係る実施の形態１において、図５を用
いて説明したボロン注入領域ＢＲを形成する工程におい
て、ボロンイオンに替えて窒素イオンを使用するだけな
ので説明は省略する。
【０１０１】また、窒素の他に、フッ素や塩素などを用
いても、リンやボロンの拡散を抑制できる。
【０１０２】なお、ドレイン６やパッド層３に窒素を導
入する方法としては、上に説明したイオン注入法に限定
されるものではなく、ドレイン６やパッド層３となるポ
リシリコン膜の形成に際して、アンモニア（ＮＨ3）ガ
ス等を添加することにより行っても良い。
【０１０３】＜実施の形態４＞ ＜４−１．装置構成＞Ｎ型のパッド層からのリンの拡散
によるドレインのＮ型化を防ぐ方法の１つとして、Ｎ型
のパッド層の上にＰ型のパッド層を形成すれば良い。そ
のための具体的な構成を以下に説明する。
【０１０４】図１１に２層構造のパッド層を有するＴＦ
Ｔ１０４を示す。図１１において、シリコン基板１上に
第１酸化膜２が形成され、第１酸化膜２上にＮ型ポリシ
リコンの第１パッド層３０１（第２の多結晶半導体層）
が選択的に形成され、当該第１パッド層３０１の上には
Ｐ型ポリシリコンの第２パッド層３０２（第３の多結晶
半導体層）が形成されている。
【０１０５】そしてドレイン６が、第２パッド層３０２
の上面に達するように形成されたコンタクトホール５を
介してパッド層３０２に接続するように形成されてい
る。その他、図１を用いて説明したＴＦＴ１０１と同一
の構成には同一の符号を付し、重複する説明は省略す
る。
【０１０６】＜４−２．特徴的作用効果＞以上説明した
ようにＴＦＴ１０４においては、パッド層が２層構造で
形成され、ドレイン６はＰ型の第２パッド層３０２に接
続する構成となっている。従って、後の製造工程におい
て熱処理が行われた場合には、第１パッド層３０１から
のリンと同時に、第２パッド層３からのボロンも拡散す
ることになり、ドレイン６内にはリンとボロンとが侵入
する。従って、ドレイン６内のボロンがリンによって補
償されても、第２パッド層３０２から侵入したボロンに
よってドレイン６がＰ型に保たれる。
【０１０７】＜４−３．製造方法＞次に、図１２および
図１３を用いてＴＦＴ１０４の製造方法について説明す
る。まず、図１２に示す工程において、第１酸化膜２の
上にＣＶＤ法により厚さ５０ｎｍのポリシリコン膜を形
成する。このとき、リンをＣＶＤガス中に添加しながら
堆積することによりリン添加ポリシリコン膜３１１が形
成される。
【０１０８】次に、このリン添加ポリシリコン膜３１１
の上に、ＣＶＤ法により不純物を添加しないポリシリコ
ン膜を５０ｎｍ堆積した後、このポリシリコン膜中のみ
にイオン注入法によりボロンイオンを注入して、ボロン
添加ポリシリコン膜３２１を形成する。その注入量は１
×１０15ｃｍ-2程度である。
【０１０９】次に、図１３に示す工程において、図１２
のリン添加ポリシリコン膜３１１とボロン添加ポリシリ
コン膜３２１とを写真製版とエッチング（リソグラフィ
ー）により所定のパターンに加工することで、第１パッ
ド層３０１の上に第２パッド層３０２が形成された２層
構造のパッド層が得られる。なお、以後の工程について
はＴＦＴ１０１の製造工程とほぼ同じなので説明は省略
する。
【０１１０】＜実施の形態５＞ ＜５−１．装置構成＞ＴＦＴのオフ電流低減方法とし
て、ドレインとチャネルとの間に、不純物濃度がドレイ
ンよりも低いオフセット部を設けたドレインオフセット
構造のＴＦＴが提案されている。図１４にドレインオフ
セット構造のＴＦＴ１０５の断面図を示す。
【０１１１】図１４に示すように、酸化膜４の上部に形
成されたＴＦＴ主要部１１において、ドレイン６は直接
にチャネル７には接続されず、ドレイン６とチャネル７
との間にはオフセット部ＤＯが介在している。その他、
図１を用いて説明したＴＦＴ１０１と同一の構成には同
一の符号を付し、重複する説明は省略する。
【０１１２】このようにオフセット部ＤＯを設けること
で、ドレイン６とゲート１０の距離が離れ、両電極間の
電界が緩和されてＴＦＴのリーク電流（オフ電流）が低
減する。オフセット部ＤＯは、Ｐチャネル型ＴＦＴにお
いてはＰ型で形成され、その不純物濃度は電界を最小に
すると同時に、抵抗も低減するために、通常１〜１０×
１０17ｃｍ-3程度に設定される。
【０１１３】＜５−２．製造方法＞次に、図１５および
図１６を用いてＴＦＴ１０５の製造方法について説明す
る。図３および図４を用いて説明した工程に続いて、図
６および図７を用いて説明した工程を行った後、ゲート
１０の上部およびＴＦＴ層６０のうちオフセット部ＤＯ
となるべき部分の上部を覆うようにレジストパターン１
５を形成する。
【０１１４】そして、図１５に示す工程において、レジ
ストパターン１５をマスクとして、イオン注入法により
ボロンイオンを１×１０15ｃｍ-2だけＴＦＴ層６０に注
入することにより、Ｐ型のソース８およびドレイン６を
形成する。なお、ＴＦＴ層６０の厚みが１００ｎｍであ
れば、ＴＦＴ層６０の不純物濃度は１×１０20ｃｍ-3と
なる。
【０１１５】次に、図１６に示す工程において、レジス
トパターン１５を除去した後、ゲート１０をマスクとし
て、イオン注入法によりボロンイオンを５×１０12ｃｍ
-2の密度で図１５のＴＦＴ層６０に注入することによ
り、不純物濃度が５×１０17ｃｍ-3のオフセット部ＤＯ
が形成される。
【０１１６】このようにオフセット部ＤＯの不純物濃度
は、通常１〜１０×１０17ｃｍ-3程度に設定されるが、
パッド層３から拡散するリンによるドレイン６のＮ型化
を防止するには十分な濃度ではなかった。ここで、オフ
セット部ＤＯの不純物濃度を高めればＮ型化を防止する
ことが可能なことは容易に推測できるが、ドレイン６と
ゲート１０との電極間の電界の緩和や、抵抗値の低減の
条件を併せて満たすような不純物濃度を決定することは
容易ではない。しかし、発明者等はこれらの条件を満た
す不純物濃度を知得した。
【０１１７】図１７は、オフセット部ＤＯのボロン濃度
と、ＴＦＴのリーク電流との関係を示した図である。図
１７において、パッド層からのリン拡散がない場合、す
なわち、パッド層を有さずリーク電流の発生要因が図１
６のドレイン６とゲート１０間の電界による場合の特性
を特性曲線Ａとして示す。一方、パッド層からのリン拡
散がある場合の特性を特性曲線Ｂとして示す。
【０１１８】図１７から判るように、特性曲線Ａにおい
てはリーク電流を最小にするボロン濃度（図中では点Ｘ
で示す）が存在し、その値は１〜１０×１０17ｃｍ-3で
ある。しかし特性曲線Ｂにおいては、リーク電流はボロ
ン濃度の増加に伴い減少する。これは、前述のように拡
散するリンをボロンが補償するからである。
【０１１９】ここで、オフセット部ＤＯの濃度はドレイ
ン６の濃度よりも低くなければならず、かつ、リーク電
流をできるだけ抑制しなければならない。両者を満たす
ボロン濃度の決定はこれまで容易ではなかったが、図１
７に示すように、特性曲線ＡおよびＢを求め、両者を併
記することでオフセット部ＤＯの不純物濃度の最適値を
得ることができる。
【０１２０】すなわち、特性曲線ＡおよびＢの交わる点
（図中では点Ｙで示す）の濃度がリーク電流が最小にな
るボロン濃度である。その値は、リン拡散がない場合の
最適濃度より高くなり、パッド層３のリン濃度やコンタ
クト距離により異なるが、１〜５０×１０18ｃｍ-3程度
である。
【０１２１】＜５−３．特徴的作用効果＞以上説明した
ように、ドレインオフセット構造であって、パッド層３
からのリン拡散が有り得るＴＦＴ１０５においては、オ
フセット部ＤＯの不純物濃度を、リン拡散がない場合の
最適濃度より高く設定することで、リン拡散によるドレ
イン６のＮ型化を防止することができる。そして、その
場合のオフセット部ＤＯの不純物濃度は、パッド層から
のリン拡散がない場合の特性曲線と、パッド層からのリ
ン拡散がある場合の特性曲線との交点から求めれば良
い。
【０１２２】＜実施の形態６＞ ＜６−１．装置構成＞以上説明した本発明に係る実施の
形態１〜５においては、ＴＦＴのドレインをパッド層に
直接に接続することで両者の電気的な接続を達成する、
いわゆる、直接コンタクト方式のＴＦＴを例として説明
したが、ＴＦＴのドレインとパッド層との電気的な接続
を、ポリシリコンで形成されたプラグを介して行っても
良い。このような方式をプラグコンタクト方式と呼称す
る。以下、ドレインのＮ型化を防止したプラグコンタク
ト方式のＴＦＴの構成について説明する。
【０１２３】図１８にプラグコンタクト方式のＴＦＴ１
０６の断面構造を示す。図１８において、シリコン基板
１上に第１酸化膜２が形成され、第１酸化膜２上にポリ
シリコンのパッド層３が選択的に形成されている。そし
て、第１酸化膜２およびパッド層３を覆うように第２酸
化膜４が形成されている。
【０１２４】第２酸化膜４の上部にはＴＦＴ主要部１１
が形成されている。ＴＦＴ主要部１１は、ドレイン６、
チャネル７、ソース８と、チャネル７上に形成されたゲ
ート酸化膜９および、その上に形成されたゲート１０と
で構成されている。
【０１２５】ドレイン６、チャネル７、ソース８は、第
２酸化膜４の表面上に、ポリシリコンで一体に形成され
ている。また、ＴＦＴ主要部１１を覆うように第３酸化
膜１６が形成されている。
【０１２６】そして、第３酸化膜１６、ドレイン６、第
２酸化膜４の所定位置を貫通して、パッド層３の上面に
達するようにコンタクトホール５１が形成され、当該コ
ンタクトホール５１内にはＰ型ポリシリコンで形成され
たプラグ１７（第３の多結晶半導体層）が埋め込まれて
いる。
【０１２７】プラグ１７は、コンタクトホール５１内に
埋め込まれた脚部と、第３酸化膜１６上に形成された頭
部とを有して、断面形状がＴ字型をなしている。そし
て、脚部の底部がパッド層３の上面に接続され、その側
面部においてドレイン６に接続されているので、ドレイ
ン６とパッド層３が電気的に接続されることになる。
【０１２８】なお、その不純物濃度は、パッド層３のリ
ン濃度よりも高く、例えばリン濃度の２倍以上に設定さ
れている。
【０１２９】＜６−２．製造方法＞次に、図１９および
図２０を用いてＴＦＴ１０６の製造方法について説明す
る。まず、図１９に示す構成に至るまでの工程について
説明する。シリコン基板１上にＣＶＤ法あるいは熱酸化
法により第１酸化膜２を形成する。次に、第１酸化膜２
の上にＣＶＤ法によりポリシリコン膜を形成する。ここ
で、リンをＣＶＤガス中に添加しながら堆積することに
よりリン添加ポリシリコン膜が形成される。
【０１３０】次に、このリン添加ポリシリコン膜を写真
製版とエッチング（すなわちリソグラフィー）により所
定のパターンに加工することでＮ型のパッド層３が形成
される。次に、第１酸化膜２およびパッド層３上にＣＶ
Ｄ法により第２酸化膜４を形成し、その上に不純物を添
加しないＣＶＤ法によりポリシリコン膜を堆積し、リソ
グラフィーにより所定のパターンに加工することで、Ｔ
ＦＴ層６０を形成する。ＴＦＴ層６０は後の工程におい
てドレイン６、チャネル７、ソース８となる層である。
【０１３１】次に、ＴＦＴ層６０および第２酸化膜４上
にＣＶＤ法により酸化膜、ポリシリコン膜を順に堆積す
る。なお、このポリシリコン膜はリンをＣＶＤガス中に
添加しながら堆積することで、リン添加ポリシリコン膜
となっている。
【０１３２】そして、これらの膜を所定位置に形成した
レジストパターンをマスクとして、リソグラフィーによ
り所定のパターンに加工することで、ゲート１０およ
び、その下のゲート酸化膜９が形成される。
【０１３３】次に、上記レジストパターンを残した状態
で、イオン注入法により全面にボロンを注入し、ＴＦＴ
層６０のうち、上記レジストパターンで覆われていない
部分をＰ型ポリシリコン膜にすることで、チャネル７を
間に挟んでＰ型のソース８およびドレイン６が形成さ
れ、ＴＦＴ主要部１１が完成する。
【０１３４】そして、ＴＦＴ主要部１１上に第３酸化膜
１６を形成した後、リソグラフィーにより第３酸化膜１
６、ドレイン６、第２酸化膜４の所定位置を貫通して、
パッド層３の上面に達するようにコンタクトホール５１
を形成することで図１９に示す構成が得られる。
【０１３５】次に、図２０に示す工程において、第３酸
化膜１６の全面およびコンタクトホール５１内にＣＶＤ
法により不純物を含まないポリシリコン膜を堆積した
後、イオン注入法によりボロンイオンを全面に渡って注
入し、ボロン添加ポリシリコン膜１７１を形成する。
【０１３６】なお、ボロンをＣＶＤガス中に添加しなが
ら堆積することで、第３酸化膜１６の全面およびコンタ
クトホール５１内にボロン添加ポリシリコン膜１７１を
形成するようにしても良い。
【０１３７】なお、コンタクトホール５１の直径が４０
０ｎｍであれば、ポリシリコン膜１７１を２００ｎｍ以
上の厚さに堆積することで、コンタクトホール５１をす
べてボロン添加ポリシリコン膜１７１で埋めることがで
きる。
【０１３８】そして、イオン注入法により、ボロン添加
ポリシリコン膜１７１の所定位置、すなわちプラグ１７
の形成位置に選択的にボロンイオンを注入することで、
その部分の不純物濃度を、パッド層３のリン濃度よりも
高く、例えばリン濃度の２倍以上に高めた後、ボロン添
加ポリシリコン膜１７１をリソグラフィーにより所定の
パターンに加工することで、図１８に示すようなＴ字型
のプラグ１７を有したＴＦＴ１０６が形成されることに
なる。
【０１３９】＜６−３．特徴的作用効果＞図１８におい
て、パッド層３から拡散したリンはプラグ１７を介して
ドレイン６内にも拡散する可能性があるが、プラグ１７
にボロンを導入する際に、その濃度がパッド層３のリン
濃度よりも高くなるように、例えばリン濃度の２倍以上
とすることで、リンが侵入してもそれによって全てのボ
ロンが補償されることが防止され、ドレイン６内にまで
リンが拡散することが防止できる。
【０１４０】また、パッド層３の表面からドレイン６の
下面までの距離（以後、プラグ高さと呼称）を高くすれ
ばするほど、パッド層３からのリンの拡散による影響を
回避する効果を高めることができる。例えば、プラグ高
さを１００ｎｍ程度にすれば十分な効果がある。
【０１４１】また、プラグコンタクト方式にすることで
以下に説明するような構成の変更が容易にできる。
【０１４２】＜６−４．変形例１＞先に説明したＴＦＴ
１０６においては、プラグ１７を専用のボロン添加ポリ
シリコン膜で形成していたが、プラグ１７をゲート１０
と同一導電型のポリシリコン膜で形成し、第３酸化膜１
６の代わりにゲート酸化膜９を使用することで、ポリシ
リコン膜の製造工程を削減でき、工程を簡略化できる。
【０１４３】ただし、この場合、パッド層３からのリン
拡散による影響を抑制するためには、ゲートをＰ型ポリ
シリコンで形成する必要がある。
【０１４４】以下、図２１および図２２を用いて製造方
法について説明する。なお、図２１に示す第２酸化膜４
を形成する工程までは、図１９を用いて説明したＴＦＴ
１０６の製造方法と同じなので、重複する説明は省略す
る。
【０１４５】第２酸化膜４上に不純物を含まないポリシ
リコンでＴＦＴ層６０（図示せず）を形成した後、ＴＦ
Ｔ層６０の所定位置（すなわちチャネル７上）に形成し
たレジストパターンをマスクとして、リソグラフィーに
より所定のパターンに加工し、当該レジストパターンを
残した状態で、イオン注入法により全面にボロンを注入
し、ＴＦＴ層６０のうち、上記レジストパターンで覆わ
れていない部分をＰ型ポリシリコン膜にすることで、チ
ャネル７を間に挟んでＰ型のソース８およびドレイン６
が形成される。
【０１４６】そして、図２１に示す工程において、全面
に渡って酸化膜９１を形成した後、リソグラフィーによ
り酸化膜９１、ドレイン６、第２酸化膜４の所定位置を
貫通して、パッド層３の上面に達するようにコンタクト
ホール５１を形成する。
【０１４７】次に、図２２に示す工程において、酸化膜
９１の全面およびコンタクトホール５１内にＣＶＤ法に
より不純物を含まないポリシリコン膜を堆積した後、イ
オン注入法によりボロンイオンを全面に渡って注入し、
ボロン添加ポリシリコン膜１７１を形成する。
【０１４８】そして、イオン注入法により、ボロン添加
ポリシリコン膜１７１の所定位置、すなわちプラグ１７
の形成位置に選択的にボロンイオンを注入することで、
その部分の不純物濃度を、パッド層３のリン濃度よりも
高く、例えばリン濃度の２倍以上に高めた後、ボロン添
加ポリシリコン膜１７１および酸化膜９１をリソグラフ
ィーにより所定のパターンに加工することで、図２３に
示すようなゲート１０Ａとプラグ１７とがＰ型ポリシリ
コンで形成されたＴＦＴ１０７が形成されることにな
る。
【０１４９】＜６−５．変形例２＞以上説明したＴＦＴ
１０７では、ゲート１０ＡがＰ型ポリシリコンで形成さ
れることになる。Ｎ型ポリシリコンとＰ型ポリシリコン
とでは仕事関数が異なり、Ｐ型ポリシリコンをゲートと
して使用すると、Ｎ型ポリシリコンをゲートとして使用
した場合に比べて、ＴＦＴのしきい値電圧が正方向に移
動する。すなわち、しきい値電圧が高まる。これが許さ
れない場合には、同一の工程で形成されたポリシリコン
膜でありながら、ゲートはＮ型、プラグはＰ型で構成す
る必要がある。
【０１５０】この場合の製造方法を図２４および図２５
を用いて説明する。なお、図２４に示すボロン添加ポリ
シリコン膜１７１の形成に至るまでの工程は、図２１お
よび図２２を用いて説明したＴＦＴ１０７の製造工程と
同じである。
【０１５１】図２４に示す工程において、ボロン添加ポ
リシリコン膜１７１のプラグ形成領域、すなわちコンタ
クトホール５１およびその周辺の上部にレジストパター
ン１８を形成し、当該レジストパターン１８をマスクと
してイオン注入法によりリンイオンを注入する。この場
合、ボロン添加ポリシリコン膜１７１内のボロン濃度の
２倍、例えば２×１０15ｃｍ-2の密度で注入することに
より、レジストパターン１８に覆われない部分、すなわ
ちゲート１０となるべき部分のボロンを補償してＮ型化
することができる。
【０１５２】そして、レジストパターン１８を除去した
後、イオン注入法により、ボロン添加ポリシリコン膜１
７１の所定位置、すなわちプラグ１７の形成位置に選択
的にボロンイオンを注入することで、その部分の不純物
濃度を、パッド層３のリン濃度よりも高く、例えばリン
濃度の２倍以上に高めた後、ボロン添加ポリシリコン膜
１７１およびＮ型化された部分、および酸化膜９１をリ
ソグラフィーにより所定のパターンに加工することで、
図２５に示すようなＮ型ポリシリコンのゲート１０、Ｐ
型ポリシリコンのプラグ１７を有したＴＦＴ１０８が形
成されることになる。
【０１５３】＜６−６．変形例３＞以上説明したＴＦＴ
１０８では、ゲート１０はＮ型ポリシリコン、プラグ１
７はＰ型ポリシリコンとしたが、そのためにＰ型ポリシ
リコン膜を形成し、ゲート１０となるべき部分をＮ型化
する工程が必要であった。しかしプラグをＮ型ポリシリ
コンで形成するのであれば工程を簡単化することができ
る。以下、その構成および製造方法を図２６および図２
７を用いて説明する。なお、図２６に示す酸化膜９１の
形成に至るまでの工程は、図２１を用いて説明したＴＦ
Ｔ１０７の製造工程と同じである。
【０１５４】リソグラフィーにより酸化膜９１、ドレイ
ン６、第２酸化膜４の所定位置を貫通して、パッド層３
の上面に達するようにコンタクトホール５１を形成す
る。
【０１５５】そして、図２６に示すように、酸化膜９１
の全面およびコンタクトホール５１内にＣＶＤ法により
ボロン添加ポリシリコン膜１７１Ａを形成する。なお、
この場合、ボロン添加ポリシリコン膜１７１Ａの厚み
は、コンタクトホール５１の開口寸法よりも十分薄く、
例えば、コンタクトホール５１の開口寸法の４分の１程
度に形成される。従って、ボロン添加ポリシリコン膜１
７１Ａはコンタクトホール５１の内面に沿って形成さ
れ、コンタクトホール５１を埋め尽くすことはない。
【０１５６】なお、ボロン添加ポリシリコン膜１７１Ａ
のボロン濃度は、パッド層３のリン濃度よりも高く、例
えば、パッド層３のリン濃度の２倍程度に設定される。
【０１５７】次に、異方性のドライエッチングによりコ
ンタクトホール５１の側壁にのみボロン添加ポリシリコ
ン膜１７１Ａを残し、図２７に示すようにＰ型ポリシリ
コン側壁ＰＷ（第４の多結晶半導体層）を形成する。
【０１５８】次に、酸化膜９１の全面およびコンタクト
ホール５１内、Ｐ型ポリシリコン側壁ＰＷの内側に、Ｃ
ＶＤ法によりリンを含んだリン添加ポリシリコン膜を形
成した後、当該リン添加ポリシリコン膜および酸化膜９
１をリソグラフィーにより所定のパターンに加工するこ
とで、図２７に示すようなゲート１０と同じＮ型ポリシ
リコンのプラグ１７Ｂを有したＴＦＴ１０９が形成され
ることになる。
【０１５９】以上のように、ゲート１０とプラグ１７Ｂ
とを同一のＮ型ポリシリコンで形成できるので、ポリシ
リコン膜の製造工程を削減でき、工程を簡略化できる。
また、ドレイン６とプラグ１７Ｂとの間にはＰ型ポリシ
リコン側壁ＰＷが介在するので、プラグ１７Ｂからのリ
ン拡散に伴ってボロンも拡散し、ドレイン６のＮ型化を
低減することができる。
【０１６０】なお、コンタクトホールの側壁にＰ型ポリ
シリコン側壁ＰＷを形成するのであれば、図１８を用い
て説明したＴＦＴ１０６において、Ｐ型ポリシリコン側
壁ＰＷを形成すれば、プラグ１７をＰ型ポリシリコンで
はなく、Ｎ型ポリシリコンで形成しても良い。
【０１６１】また、コンタクトホールの側壁一面にＰ型
ポリシリコン側壁ＰＷを形成するのではなく、コンタク
トホール内に露出しているドレイン６に、イオン注入に
よりボロンを注入し、その部分をボロン濃度が高いＰ型
半導体領域（半導体領域）とすることで、Ｎ型ポリシリ
コンのプラグ１７Ｂから拡散してくるリンを補償しても
良い。
【０１６２】この場合、注入角度が水平面に対して所定
の角度となるように、斜め方向から回転させなばらボロ
ン注入を行う。この角度は、コンタクトホール５１の開
口寸法と、ドレイン６の形成深さとを考慮して決定され
る。また、注入密度は１〜１０×１０15ｃｍ-2程度であ
る。なお、この場合、Ｐ型不純物であればボロンに限定
されない。
【０１６３】＜６−７．変形例４＞また、図２５のＴＦ
Ｔ１０８ではプラグ１７は全てＰ型ポリシリコンで形成
されていたが、パッド層に接触する部分をＮ型にしても
良い。以下、その製造方法を図２８を用いて説明する。
なお、図２８に示す酸化膜９１の形成に至るまでの工程
は、図２１および図２２を用いて説明したＴＦＴ１０７
の製造工程と同じである。
【０１６４】図２８に示す工程において、酸化膜９１の
全面およびコンタクトホール５１内にＣＶＤ法によりリ
ンを含んだリン添加ポリシリコン膜１７２を、例えば１
００ｎｍの厚さに堆積する。
【０１６５】そして、リン添加ポリシリコン膜１７２の
ゲート形成領域、すなわちゲート１０となるべき部分お
よびその周辺にレジストパターン１９を形成し、当該レ
ジストパターン１９をマスクとしてイオン注入法により
ボロンイオンを注入する。このとき、イオンの飛程がド
レイン６とパッド層３との接触部分には達しないように
ボロンイオンの注入エネルギーを調整して注入すれば、
ドレイン６とパッド層３との接触部分の上部までがＰ型
ポリシリコンで、その下部のパッド層３との接触部分近
傍がＮ型ポリシリコンとなったプラグ１７Ｃ（図２９参
照）を形成することができる。
【０１６６】この場合のボロンイオンの注入エネルギー
は、プラグ１７Ｃの高さにもよるが、３０〜８０ｋｅＶ
に設定される。
【０１６７】そして、レジストパターン１９を除去した
後、リン添加ポリシリコン膜１７２およびＰ型化された
部分をリソグラフィーにより所定のパターンに加工する
ことで、図２９に示すようなＮ型ポリシリコンのゲート
１０および、上部がＰ型ポリシリコン部ＰＰ、下部がＮ
型ポリシリコン部ＮＰとなったプラグ１７Ｃを有したＴ
ＦＴ１１０が形成されることになる。
【０１６８】なお、このような構成のプラグ１７Ｃが必
要になるのは、プラグ１７Ｃの下部が、シリコン基板１
上に形成されたＮ型拡散層に接触するような構成となっ
ている場合である。
【０１６９】図３０にその構成を示す。図３０におい
て、シリコン基板１の表面内にはＮ型拡散層ＮＤが形成
され、プラグ１７ＣのＮ型ポリシリコン部ＮＰが第１酸
化膜２を貫通してＮ型拡散層ＮＤに接触している。この
ような場合、プラグがＰ型であると、Ｎ型拡散層ＮＤと
の間で意図しない寄生ＰＮ接合が形成されてしまうが、
下部がＮ型ポリシリコンであるのでこれを防ぐことがで
きる。
【０１７０】なお、Ｎ型拡散層ＮＤはシリコン基板１上
に形成されたトランジスタ等のデバイスの一部である
が、簡単化のためその他の構成については省略する。
【０１７１】＜実施の形態７＞ ＜７−１．装置構成＞本発明に係る実施の形態６におい
ては、コンタクトホールを完全に埋め尽くし、断面形状
がＴ字型となったプラグを介して、ドレインとパッド層
との電気的な接続を行う構成について説明したが、コン
タクトホールの大きさによっては、コンタクトホールを
完全に埋め尽くさないようなプラグを使用する場合もあ
る。
【０１７２】図３１に断面形状がＵ字型のプラグを使用
したプラグコンタクト方式のＴＦＴ１１１の断面構造を
示す。図３１において、第３酸化膜１６、ドレイン６、
第２酸化膜４の所定位置を貫通して、パッド層３の上面
に達するようにコンタクトホール５２が形成され、当該
コンタクトホール５２内にはＰ型のポリシリコンで形成
された断面形状がＵ字型のプラグ２１が埋め込まれてい
る。
【０１７３】プラグ２１は、コンタクトホール５２の内
壁面に沿って形成され、その中央部は窪んでいる。これ
は、コンタクトホール５２の開口寸法がプラグ２１の厚
みの２倍よりも大きいため、コンタクトホール５２を完
全に埋め尽くすことができないからである。
【０１７４】プラグ２１は、その底部がパッド層３の上
面に接続され、その側面部においてドレイン６に接触し
ているので、ドレイン６とパッド層３が電気的に接続さ
れることになる。
【０１７５】そして、その不純物濃度は、パッド層３の
リン濃度よりも高く、例えばリン濃度の２倍以上に設定
されている。
【０１７６】なお、その他、図１８を用いて説明したＴ
ＦＴ１０６と同一の構成には同一の符号を付し、重複す
る説明は省略する。また、その製造方法および特徴的作
用効果もＴＦＴ１０６と同一であるので説明は省略す
る。
【０１７７】＜７−２．変形例１＞以上説明したＴＦＴ
１１１において、プラグ２１のパッド層３と接触する部
分のみをＮ型化すれば、プラグ２１の下部が、シリコン
基板１上に形成されたＮ型拡散層に接触するような場合
でも、Ｎ型拡散層との間で意図しない寄生ＰＮ接合が形
成されることが防止できる。
【０１７８】以下、その製造方法を図３２および図３３
を用いて説明する。なお、図３２に示す第３酸化膜１６
の形成に至るまでの工程は、図１９を用いて説明したＴ
ＦＴ１０６の製造工程と同じである。
【０１７９】そして、リソグラフィーにより第３酸化膜
１６、ドレイン６、第２酸化膜４の所定位置を貫通し
て、パッド層３の上面に達するようにコンタクトホール
５２を形成する。
【０１８０】そして、第３酸化膜１６の全面およびコン
タクトホール５２内にＣＶＤ法によりリン添加ポリシリ
コン膜１７２を、例えば１００ｎｍの厚さに堆積する。
【０１８１】そして、リン添加ポリシリコン膜１７２に
イオン注入法によりボロンイオンを注入する。
【０１８２】このとき、垂直方向から注入を行うとパッ
ド層３と接触する部分にもボロンが注入されてＰ型化さ
れ、目的とする作用効果が得られなくなる。そこで、図
３２に示すように、注入角度が水平面に対して所定の角
度となるように、斜め方向からボロン注入を行う。この
角度は、コンタクトホール５２の開口寸法と、ドレイン
６の形成深さ（あるいはＮ型ポリシリコン部ＮＰの形成
深さ）とを考慮し、コンタクトホール５２の内壁に沿っ
て形成されたリン添加ポリシリコン膜１７２の陰となっ
て、パッド層３との接触部分近傍には注入されないよう
に決定される。なお、その角度は１０度から６０度の範
囲である。
【０１８３】そして、リン添加ポリシリコン膜１７２お
よびＰ型化された部分をリソグラフィーにより所定のパ
ターンに加工することで、図３３に示すように下部がＮ
型ポリシリコン部ＮＰ、上部がＰ型ポリシリコン部ＰＰ
となったプラグ２１Ａを有したＴＦＴ１１２が形成され
ることになる。
【０１８４】＜７−３．変形例２＞断面形状がＵ字型の
プラグのパッド層と接触する部分のみをＮ型化する方法
としては次のような方法もある。
【０１８５】以下、その製造方法を図３４および図３５
を用いて説明する。なお、図３４に示すリン添加ポリシ
リコン膜１７２を形成するまでの工程は、図３２を用い
て説明したＴＦＴ１１２の製造工程と同じである。な
お、リン添加ポリシリコン膜１７２はリソグラフィー加
工済みである。
【０１８６】図３４に示す工程において、第３酸化膜１
６およびリン添加ポリシリコン膜１７２を覆うように、
ＣＶＤ法により酸化膜４１を形成する。
【０１８７】そして、図３５に示す工程において、酸化
膜４１の異方性エッチングを行うことにより、リン添加
ポリシリコン膜１７２上面の窪み内にのみ酸化膜４１を
残す。
【０１８８】次に、イオン注入法により全面にボロンイ
オンを注入することで、パッド層３と接触する部分がＮ
型化されたＴＦＴ１１３が得られる。
【０１８９】ここで、イオン注入を垂直方向から行って
も、窪みには酸化膜４１が埋め込まれているので、パッ
ド層３と接触する部分にはボロンは注入されず、Ｎ型化
されたままである。
【０１９０】このようにすることで、ボロンイオンを斜
め方向から注入する必要がなくなるので、注入角度の算
出や角度制御を行う必要がなくなり、製造工程を簡略化
できる。
【０１９１】なお、酸化膜４１の形成は、リン添加ポリ
シリコン膜１７２を第３酸化膜１６の全面およびコンタ
クトホール５２内に形成した後、Ｕ字型に加工する前に
行っても良い。
【０１９２】＜実施の形態８＞ ＜８−１．装置構成＞ＴＦＴのドレインとパッド層との
電気的な接続を、ポリシリコンで形成されたプラグを介
して行うプラグコンタクト方式のＴＦＴにおいて、プラ
グのパッド層と接触する部分をＮ型に、その上部をＰ型
にする方法として、コンタクトホール内に先にＮ型ポリ
シリコンを埋め込んでおき、その後にＰ型ポリシリコン
を埋め込む方法もある。
【０１９３】以下、このような方法で形成されたＴＦＴ
１１３の構成および製造方法を図３６を用いて説明す
る。図３６において、第３酸化膜１６、ドレイン６、第
２酸化膜４の所定位置を貫通して、パッド層３の上面に
達するようにコンタクトホール５１が形成され、当該コ
ンタクトホール５１内にはプラグ２２が埋め込まれてい
る。
【０１９４】プラグ２２は、コンタクトホール５１内に
完全に埋め込まれ、第３酸化膜１６の表面にはプラグ２
２の端面が露出している。そして、プラグ２２は、パッ
ド層３と接触する下部がＮ型ポリシリコン部ＮＰ（第４
の多結晶半導体層）、その上部がパッド層３のリン濃度
よりも高く、例えばリン濃度の２倍以上のボロンを有す
るＰ型ポリシリコン部ＰＰ（第３の多結晶半導体層）と
なっている。その他、図１８を用いて説明したＴＦＴ１
０６と同一の構成については同一の符号を付し、重複す
る説明は省略する。
【０１９５】＜８−２．製造方法＞コンタクトホール５
１を形成するまでの工程は図１９を用いて説明したＴＦ
Ｔ１０６の製造工程と同じなので重複する説明は省略す
る。
【０１９６】コンタクトホール５１の形成後、第３酸化
膜１６上およびコンタクトホール５１内に、ＣＶＤ法に
よりリン添加ポリシリコン膜を堆積する。このとき、例
えば、コンタクトホール５１の開口寸法が４００ｎｍで
あれば、堆積膜厚は２００〜３００ｎｍ程度とする。
【０１９７】次に、ドライエッチング法を用いて全面的
にリン添加ポリシリコン膜をエッチングする。エッチン
グが進み、コンタクトホール５１内のリン添加ポリシリ
コン膜が所定深さまで除去された時点で、エッチングを
中止する。なお、エッチングを中止する深さはドレイン
６の形成位置を考慮して決定され、少なくともドレイン
６が完全に露出する深さである。
【０１９８】次に、第３酸化膜１６上およびコンタクト
ホール５１内に、ＣＶＤ法により不純物を添加しないポ
リシリコン膜を堆積する。そして、イオン注入法により
全面に渡ってボロンイオンを注入し、Ｐ型ポリシリコン
膜を形成した後、リソグラフィ技術によりこのＰ型ポリ
シリコン膜を所望のパターン、すなわち、コンタクトホ
ール５１内のみＰ型ポリシリコン膜が残ってＰ型ポリシ
リコン部ＰＰとなるように加工する。
【０１９９】＜８−３．特徴的作用効果＞以上のような
工程により、下部がＮ型ポリシリコン部ＮＰ、その上部
がＰ型ポリシリコン部ＰＰとなったプラグ２２が形成さ
れ、プラグ２２の下部が、シリコン基板１上に形成され
たＮ型拡散層に接触するような場合でも、Ｎ型拡散層と
の間で意図しない寄生ＰＮ接合が形成されることが防止
できる。
【０２００】＜実施の形態９＞ ＜９−１．装置構成＞以上説明したＴＦＴ１１３におい
ては、１の工程で形成されたコンタクトホール内に、Ｎ
型ポリシリコンおよびＰ型ポリシリコンの２種類のポリ
シリコンを順に埋め込むことで、２層構造のプラグを形
成する例を示したが、Ｎ型ポリシリコンを埋め込むコン
タクトホールと、Ｐ型ポリシリコンを埋め込むコンタク
トホールとをそれぞれ別個に形成しても良い。
【０２０１】以下、このような方法で形成されたＴＦＴ
１１４の構成を示す図３７を用いて、その構成および製
造方法について説明する。
【０２０２】図３７において、第１酸化膜２およびパッ
ド層３を覆うように第２酸化膜４Ａが形成されている。
そして第２酸化膜４Ａの所定位置を貫通して、パッド層
３の上面に達するようにコンタクトホール５３（下部開
口部）が形成され、当該コンタクトホール５３内にはＮ
型ポリシリコンのプラグ２３１（第４の多結晶半導体
層）が埋め込まれている。
【０２０３】そして、第２酸化膜４Ａの上部を覆うよう
に中間酸化膜７０が形成され、当該中間酸化膜７０の上
部にはＴＦＴ主要部１１が形成されている。また、ＴＦ
Ｔ主要部１１を覆うように第３酸化膜１６が形成され、
第３酸化膜１６、ドレイン６、中間酸化膜７０の所定位
置を貫通して、プラグ２３１の上面に達するようにコン
タクトホール５４（上部開口部）が形成され、当該コン
タクトホール５４内にはプラグ２３２（第３の多結晶半
導体層）が埋め込まれている。
【０２０４】プラグ２３２は、コンタクトホール５４内
に完全に埋め込まれ、第３酸化膜１６の表面にはプラグ
２３２の端面が露出している。
【０２０５】なお、第２酸化膜４Ａおよび中間酸化膜７
０は同じ種類の酸化膜であるので、形成後は識別ができ
なくなり、１層の酸化膜として取り扱うことができる。
その他、図１８を用いて説明したＴＦＴ１０６と同一の
構成については同一の符号を付し、重複する説明は省略
する。
【０２０６】＜９−２．製造方法＞以下、ＴＦＴ１１４
の製造方法について説明する。なお、第２酸化膜４Ａを
形成するまでの工程は図１９を用いて説明したＴＦＴ１
０６の製造工程と同じなので重複する説明は省略する。
【０２０７】パッド層３および第１酸化膜２を覆うよう
に第２酸化膜４Ａを形成する。この、第２酸化膜４Ａは
本来必要とする厚さよりも薄く、例えば半分の厚さに形
成する。
【０２０８】次に、第２酸化膜４Ａの所定位置を貫通し
て、パッド層３の上面に達するようにコンタクトホール
５３を形成し、第２酸化膜４上およびコンタクトホール
５３内に、ＣＶＤ法によりリン添加ポリシリコン膜を堆
積する。
【０２０９】次に、ドライエッチング法を用いて全面的
にリン添加ポリシリコン膜をエッチングすることによ
り、コンタクトホール５３の内部のみにリン添加ポリシ
リコン膜、すなわちＮ型ポリシリコン膜を残し、プラグ
２３１を形成する。
【０２１０】次に、第２酸化膜４Ａの上部に中間酸化膜
７０を形成する。なお、この中間酸化膜７０の厚さは、
第２酸化膜４Ａの厚さと合わせることで、第２酸化膜４
Ａに要求される本来の厚さとなるように決定される。
【０２１１】次に、中間酸化膜７０の上にＴＦＴ主要部
１１を形成し、ＴＦＴ主要部１１上に第３酸化膜１６を
形成した後、リソグラフィーにより第３酸化膜１６、ド
レイン６、中間酸化膜７０の所定位置を貫通して、プラ
グ２３１の上面に達するようにコンタクトホール５４を
形成する。
【０２１２】次に、第３酸化膜１６上およびコンタクト
ホール５４内に、ＣＶＤ法により不純物を添加しないポ
リシリコン膜を堆積する。そして、イオン注入法により
全面に渡ってボロンイオンを注入し、Ｐ型ポリシリコン
膜を形成した後、リソグラフィーによりこのＰ型ポリシ
リコン膜を所望のパターン、すなわち、コンタクトホー
ル５４内のみＰ型ポリシリコン膜を残し、プラグ２３２
を形成する。
【０２１３】＜９−３．特徴的作用効果＞以上のような
工程により、Ｎ型ポリシリコンのプラグ２３１とＰ型ポ
リシリコンのプラグ２３２とで２層構造のプラグが形成
され、プラグ２３１の下部が、シリコン基板１上に形成
されたＮ型拡散層に接触するような場合でも、Ｎ型拡散
層との間で意図しない寄生ＰＮ接合が形成されることが
防止できる。
【０２１４】また、プラグ２３１とプラグ２３２とは別
個の独立した工程で形成されるので、構造的に種々の変
形を行うことができる。以下、変形例について説明す
る。
【０２１５】＜９−４．変形例＞プラグ２３１とプラグ
２３２とを別個の独立した工程で形成するので、プラグ
２３１とプラグ２３２の位置関係を任意に変更すること
ができる。
【０２１６】図３８に、プラグ２３１とプラグ２３２の
中心軸がずれた構成のＴＦＴ１１５を示す。図３８にお
いて、プラグ２３２は、その中心軸の位置がプラグ２３
１の中心軸の位置よりも、図面に向かって右側、すなわ
ちチャネル７から遠ざかる方向にずれて形成されてい
る。
【０２１７】このような構成により、Ｎ型ポリシリコン
のプラグ２３１の上面（すなわち接合部）から、チャネ
ル７とドレイン６との境界部までの距離（境界間距離）
が延長されることになり、プラグ２３１からのリン拡散
の影響を低減することができる。
【０２１８】なお、プラグ２３２だけでなくプラグ２３
１の中心軸もチャネル７から遠ざかる方向にずらしても
良いが、パッド層３の配置上の制約、例えば、プラグ２
３１を移動するとパッド層３から外れてしまう場合、あ
るいは、シリコン基板１上に形成されたＮ型拡散層から
外れてしまう場合等には、上述したプラグ２３２だけを
移動した構成が有効である。
【０２１９】＜実施の形態１０＞以上説明したＴＦＴ１
１５においては、プラグ２３２とプラグ２３１の中心軸
をずらすことで、Ｎ型ポリシリコンのプラグ２３１の上
面すなわち接合部から、チャネル７とドレイン６との境
界部までの距離（境界距離）を延長する構成について示
したが、段差部や凹凸部を任意に形成して境界距離を延
長しても良い。
【０２２０】図３９〜図４１にプラグコンタクト方式の
ＴＦＴにおいて、境界距離を延長した構成を示す。
【０２２１】＜１０−１．ＴＦＴ１１６の構成＞図３９
に示すＴＦＴ１１６においては、第２酸化膜４の厚みは
均一ではなく、プラグ１７とパッド層３との接合部近傍
の厚みは他の部分よりも厚くなっており、シリコン基板
１の主面から遠ざかる方向の段差部ＤＰが形成されてい
る。
【０２２２】そして、ドレイン６が段差部ＤＰ上に達す
るように形成され、また、この段差部ＤＰを貫通するよ
うにコンタクトホール５１が形成され、プラグ１７が埋
め込まれているので、ドレイン６の長さが長くなるとと
もに、プラグ１７とパッド層３との接合部からドレイン
６までの距離が長くなり、境界距離が延長されパッド層
３からのリン拡散の影響を低減することができる。
【０２２３】＜１０−２．ＴＦＴ１１７の構成＞図４０
に示すＴＦＴ１１７においては、プラグ１７とパッド層
３との接合部近傍の第２酸化膜４の厚みを他の部分より
も厚くすることで、シリコン基板１の主面から遠ざかる
方向の段差部ＤＰが形成され、当該段差部ＤＰとチャネ
ル７との間の第２酸化膜４の厚みを他の部分よりも薄く
することで、凹部ＲＰが形成されている。
【０２２４】そして、ドレイン６が凹部ＲＰ上および段
差部ＤＰ上に形成され、また、段差部ＤＰを貫通するよ
うにコンタクトホール５１が形成され、プラグ１７が埋
め込まれているので、ドレイン６の長さがさらに長くな
るとともに、プラグ１７とパッド層３との接合部からド
レイン６までの距離が長くなり、境界距離がさらに延長
されパッド層３からのリン拡散の影響を低減することが
できる。
【０２２５】＜１０−３．ＴＦＴ１１８の構成＞図４１
に示すＴＦＴ１１８においては、第２酸化膜４の厚みは
均一であるが、プラグ１７とチャネル７との間の第２酸
化膜４上に凸部ＣＰが設けられている。なお凸部ＣＰ
は、第２酸化膜４上に例えば所定厚さの窒化膜を形成す
ることによって得ることができる。このようにすれば、
第２酸化膜４をエッチングする必要がなく工程を簡略化
できる。
【０２２６】そして、ドレイン６が凸部ＣＰ上および、
プラグ１７とパッド層３との接合部近傍の第２酸化膜４
上に形成されているので、ドレイン６の長さがさらに長
くなり、境界距離がさらに延長されパッド層３からのリ
ン拡散の影響を低減することができる。
【０２２７】なお、ＴＦＴ１１６〜ＴＦＴ１１８におい
ては、Ｔ字型のプラグ１７を使用したが、コンタクトホ
ール５１内に完全に埋め込まれたプラグ、あるいはＵ字
型のプラグを使用しても良いことは言うまでもない。
【０２２８】＜実施の形態１１＞以上説明したＴＦＴ１
１６〜ＴＦＴ１１８においては、段差部や凹凸部を任意
に形成することで境界距離を延長する構成を示したが、
以下に示すような構成によっても境界距離を延長するこ
とができる。図４２〜図４４に境界距離を延長したＴＦ
Ｔの構成を示す。
【０２２９】＜１１−１．ＴＦＴ１１９の構成＞図４２
に示すＴＦＴ１１９においては、第２酸化膜４Ａ（絶縁
膜）の上にはＰ型ポリシリコンで延長ポリシリコン層８
０（第３の多結晶半導体層）が形成され、当該延長ポリ
シリコン層８０を覆うように中間酸化膜７０Ａ（絶縁
膜）が形成されている。そして、中間酸化膜７０Ａの上
部にはＴＦＴ主要部１１が形成され、ＴＦＴ主要部１１
を覆うように第３酸化膜１６が形成されている。ここ
で、ＴＦＴ主要部１１のドレイン６は、チャネル７を挟
んで、プラグ１７が形成される側とは反対側に形成さ
れ、ＴＦＴ主要部１１は延長ポリシリコン層８０の上部
に形成されている。
【０２３０】そして、第３酸化膜１６、中間酸化膜７０
Ａ、延長ポリシリコン層８０、第２酸化膜４Ａの所定位
置を貫通して、パッド層３の上面に達するようにコンタ
クトホール５１が形成され、当該コンタクトホール５１
内にプラグ１７が埋め込まれている。
【０２３１】また、チャネル７を挟んで、コンタクトホ
ール５１とは反対側には、中間酸化膜７０Ａを貫通して
延長ポリシリコン層８０の上面に達するようにコンタク
トホール５５が形成され、当該コンタクトホール５５内
にはドレイン６が埋め込まれている。
【０２３２】なお、第２酸化膜４Ａおよび中間酸化膜７
０Ａは絶縁膜として総称することができ、延長ポリシリ
コン層８０は絶縁膜内に形成されていると見なすことが
できる。
【０２３３】このような構成においては、プラグ１７に
直接接触するのは延長ポリシリコン層８０であり、延長
ポリシリコン層８０を介してドレイン６とプラグ１７と
が電気的に接続されることになり、ドレイン６の長さが
実質的に長くなる。従って境界距離が大幅に延長されパ
ッド層３からのリン拡散の影響を低減することができ
る。
【０２３４】＜１１−２．ＴＦＴ１２０の構成＞図４２
を用いて説明したＴＦＴ１１９においては、延長ポリシ
リコン層８０とパッド層３との接続がプラグ１７を介し
てなされた例を示したが、延長ポリシリコン層８０を直
接パッド層３に接続する構成としても良い。
【０２３５】その構成をＴＦＴ１２０として図４３に示
す。なお、図４３においてＴＦＴ１１９と同一の構成に
ついては同一の符号を付し、重複する説明は省略する。
【０２３６】図４３において、第２酸化膜４Ａの所定位
置を貫通して、パッド層３の上面に達するようにコンタ
クトホール５６が形成され、当該コンタクトホール５６
内には延長ポリシリコン層８０が埋め込まれている。
【０２３７】このような構成によってもドレイン６の長
さが実質的に長くなり、境界距離が大幅に延長されパッ
ド層３からのリン拡散の影響を低減することができる。
【０２３８】また、プラグを使用せず、延長ポリシリコ
ン層８０を直接パッド層３に接続するので、コンタクト
ホール５６の形成が容易であり、プラグのためにポリシ
リコン膜を形成する必要がなくなり工程を簡略化でき
る。
【０２３９】＜１１−３．ＴＦＴ１２１の構成＞図４２
を用いて説明したＴＦＴ１１９においては、ＴＦＴ主要
部１１の下部に延長ポリシリコン層８０を形成した構成
を示したが、ＴＦＴ主要部１１の上部に延長ポリシリコ
ン層８０を形成する構成としても良い。
【０２４０】すなわち、図４４に示すＴＦＴ１２１にお
いて、第２酸化膜４の上にはＴＦＴ主要部１１が形成さ
れ、ＴＦＴ主要部１１を覆うように第３酸化膜１６（第
２の絶縁膜）が形成されている。ここで、ＴＦＴ主要部
１１のドレイン６は、チャネル７を挟んで、プラグ１７
が形成される側とは反対側に形成されている。
【０２４１】第３酸化膜１６の上部にはＴＦＴ主要部１
１を覆うようにＰ型ポリシリコンで延長ポリシリコン層
８０が形成され、当該延長ポリシリコン層８０を覆うよ
うに第４酸化膜９０が形成されている。
【０２４２】そして、第４酸化膜９０、延長ポリシリコ
ン層８０、第３酸化膜１６、第２酸化膜４の所定位置を
貫通して、パッド層３の上面に達するようにコンタクト
ホール５１が形成され、当該コンタクトホール５１内に
プラグ１７が埋め込まれている。
【０２４３】また、チャネル７を挟んで、コンタクトホ
ール５１とは反対側には、第３酸化膜１６を貫通してド
レイン６の上面に達するようにコンタクトホール５５が
形成され、当該コンタクトホール５５内には延長ポリシ
リコン層８０が埋め込まれている。
【０２４４】このような構成においては、プラグ１７に
直接接触するのは延長ポリシリコン層８０であり、延長
ポリシリコン層８０を介してドレイン６とプラグ１７と
が電気的に接続されることになり、ドレイン６の長さが
実質的に長くなる。従って境界距離が大幅に延長されパ
ッド層３からのリン拡散の影響を低減することができ
る。
【０２４５】＜１１−４．ＴＦＴ１２２の構成＞図４４
を用いて説明したＴＦＴ１２１においては、延長ポリシ
リコン層８０とパッド層３との接続がプラグ１７を介し
てなされた例を示したが、延長ポリシリコン層８０を直
接パッド層３に接続する構成としても良い。
【０２４６】その構成をＴＦＴ１２２として図４５に示
す。なお、図４５においてＴＦＴ１２１と同一の構成に
ついては同一の符号を付し、重複する説明は省略する。
【０２４７】図４５において、第３酸化膜１６および第
２酸化膜４の所定位置を貫通して、パッド層３の上面に
達するようにコンタクトホール５５が形成され、当該コ
ンタクトホール５５内には延長ポリシリコン層８０が埋
め込まれている。
【０２４８】このような構成によってもドレイン６の長
さが実質的に長くなり、境界距離が大幅に延長されパッ
ド層３からのリン拡散の影響を低減することができる。
【０２４９】また、プラグを使用せず、延長ポリシリコ
ン層８０を直接パッド層３に接続するので、延長ポリシ
リコン層８０の上部に酸化膜を形成する必要もなく、ま
た、プラグのためにポリシリコン膜を形成する必要がな
くなり工程を簡略化できる。
【０２５０】＜実施の形態１２＞ ＜１２−１．装置構成＞直接コンタクト方式のＴＦＴに
おいても、以下に示すような構成によって境界距離を延
長することができる。
【０２５１】図４６に示すＴＦＴ１２３において、第１
酸化膜２およびパッド層３を覆う第２酸化膜４（絶縁
膜）の上部には、ボロンやリンなどの不純物を含む不純
物添加酸化膜９１が形成され、当該不純物添加酸化膜９
１の上部には、第２酸化膜４と同様に不純物を含まない
酸化膜４Ａ（絶縁膜）が形成され、酸化膜４Ａの上部に
はＴＦＴ主要部１１が形成されている。
【０２５２】なお、第２酸化膜４および酸化膜４Ａは絶
縁膜と総称することができ、不純物添加酸化膜９１は絶
縁膜中に形成された中間層として取り扱うことができ
る。
【０２５３】そして、ドレイン６は、パッド層３の上面
に達するように酸化膜４Ａ、不純物添加酸化膜９１、第
２酸化膜４を貫通して形成されたコンタクトホール５Ａ
を介して、パッド層３に接続するように形成されてい
る。
【０２５４】ここで、コンタクトホール５Ａは、不純物
添加酸化膜９１部分において開口寸法が他の部分よりも
大きくなっており、コンタクトホール５Ａの輪郭形状が
凹凸を有した構造となっている。そして、ドレイン６は
このコンタクトホール５Ａの壁面に沿って形成されるの
で、境界距離（この場合はドレイン長）が延長され、パ
ッド層３からのリン拡散の影響を低減することができ
る。
【０２５５】＜１２−２．製造方法＞不純物添加酸化膜
９１部分において開口寸法が他の部分よりも大きいとい
う形状は、コンタクトホール５Ａの形成において、異方
性ドライエッチングによりパッド層３に到達するホール
を形成した後、さらにフッ酸による湿式エッチングを行
うことで達成できる。
【０２５６】なぜなら、不純物添加酸化膜９１は、酸化
膜４Ａおよび第２酸化膜４に比べて湿式エッチングによ
るエッチング速度（エッチングレート）が速く、フッ酸
により酸化膜４Ａおよび第２酸化膜４よりも大きく浸食
されるからである。
【０２５７】＜実施の形態１３＞Ｎ型のパッド層からの
リンの拡散によるドレインのＮ型化を防ぐ方法の１つに
は、パッド層からのリンがドレインに侵入するのを防
ぐ、不純物侵入防止構造を設ける方法がある。
【０２５８】以下、不純物侵入防止構造としてリンを吸
収するシンク層を備えた構成について説明する。
【０２５９】＜１３−１．装置構成＞図４７に示すＴＦ
Ｔ１２４は、パッド層３の上部にシンク層としてタング
ステンシリサイド膜（ＷＳｉ膜）２０１を備え、コンタ
クトホール５はＷＳｉ膜２０１の表面に達するように第
２酸化膜４を貫通して形成され、ドレイン６がコンタク
トホール５を介してＷＳｉ膜２０１に接続されている。
なお、図１を用いて説明したＴＦＴ１０１と同一の構成
には同一の符号を付し、重複する説明は省略する。
【０２６０】ＷＳｉ膜２０１はリンなどの不純物を吸収
する性質を有しているので、パッド層３上に重ねること
により、パッド層３から拡散するリンを吸収し、ドレイ
ン６へのリンの侵入を抑制することができる。なお、Ｗ
Ｓｉ膜２０１の膜厚は５０ｎｍ以上あれば良い。
【０２６１】また、ＷＳｉ膜２０１の代わりにアモルフ
ァスシリコン膜や粒径が１００オングストローム以下の
微小粒径ポリシリコン（fine grein poly-silicon）膜
を使用しても良い。
【０２６２】アモルファスシリコン膜や微小粒径ポリシ
リコン膜は、その内部の結晶粒界において不純物を取り
込む性質を有している。従って、パッド層３上にこれら
の膜を形成すると、その結晶粒界にリンが取り込まれ、
ドレイン６にリンが侵入する。
【０２６３】微小粒径ポリシリコンは、ＣＶＤ法で形成
したポリシリコンに、シリコンやＮ（窒素）、○（酸
素）、Ｂ（ボロン）などの不純物イオンをイオン注入法
により、例えば１×１０16ｃｍ-2の密度で注入し、シリ
コン結晶をさらに微細にすることで得ることができる。
【０２６４】なお、パッド層３上に上述したシンク層を
設けることで、パッド層３においてリン濃度が必要以下
になることを防止するため、シンク層を設けない構成に
比べて予めリン濃度を高く設定する必要がある。またそ
れは、ドレイン６においても同様である。
【０２６５】＜１３−２．変形例１＞図４７を用いて説
明したＴＦＴ１２４は、パッド層３の上部にシンク層を
備えた構成であったが、パッド層３の下部にシンク層を
備えた構成であっても、同様の作用効果を得ることがで
きる。
【０２６６】ただし、シンク層としてＷＳｉ膜２０１を
使用する場合、その下部に形成された膜の種類によって
は、ＷＳｉ膜２０１との組み合わせにより不具合が生じ
る場合がある。例えば、ＷＳｉ膜２０１を、シリコン基
板１の表面内に形成するＭＯＳトランジスタのゲート電
極としても使用する場合、ＷＳｉ膜２０１の下部にはゲ
ート酸化膜が形成されることになるが、ＷＳｉ膜２０１
とゲート酸化膜とを直接接触させると、ストレスなどに
よってゲート酸化膜の絶縁耐圧が低下するなどの問題が
生じることがある。
【０２６７】そこで、図４８に示すＴＦＴ１２５におい
ては、Ｎ型ポリシリコンのパッド層３の下部にＷＳｉ膜
２０１を備えているとともに、ＷＳｉ膜２０１の下部に
もＮ型ポリシリコンのパッド層３１（第３の多結晶半導
体層）が形成されている。
【０２６８】なお、パッド層３および３１は同一である
ので、どちらをＷＳｉ膜２０１の上あるいは下に形成し
ても良い。
【０２６９】このような構成にすることで、ＷＳｉ膜２
０１をシリコン基板１の表面内に形成するＭＯＳトラン
ジスタのゲート電極として兼用する際に、ＷＳｉ膜２０
１とシリコン基板１内の図示しないゲート酸化膜との間
にはＮ型ポリシリコンのパッド層３１が介在するので、
上述した問題が発生することを防止できる。
【０２７０】また、ＷＳｉ膜２０１とドレイン６との間
にはパッド層３が介在するので、ドレイン６内の不純物
であるボロンがＷＳｉ膜２０１に吸収されることが防止
される。
【０２７１】＜１３−３．変形例２＞図４８を用いて説
明したＴＦＴ１２５は、ＷＳｉ膜２０１の上部および下
部にＮ型ポリシリコンのパッド層３および３１を備えた
構成であったが、ＷＳｉ膜２０１の上部に形成するパッ
ド層はＮ型ポリシリコンである必要はない。
【０２７２】例えば、図４９に示すＴＦＴ１２６のよう
に、ＷＳｉ膜２０１の上部にはＰ型ポリシリコンのパッ
ド層３２（第３の多結晶半導体層）を形成しても良い。
この場合もＴＦＴ１２５と同様の効果を奏する。
【０２７３】＜１３−４．変形例３＞図４７を用いて説
明したＴＦＴ１２４においては、コンタクトホール５は
ＷＳｉ膜２０１の表面に達するように形成され、ドレイ
ン６がコンタクトホール５を介してＷＳｉ膜２０１に接
続されていたが、ドレイン６がパッド層３に直接接触す
る構成であっても良い。
【０２７４】例えば、図５０に示すＴＦＴ１２７のよう
に、コンタクトホール５がパッド層３の表面に達するよ
うに第２酸化膜４およびＷＳｉ膜２０１を貫通して形成
され、ドレイン６がパッド層３に接触する構成であって
も良い。このような構成であっても、ドレイン６にはＷ
Ｓｉ膜２０１が接触するので、パッド層３から拡散する
リンを吸収して、ドレイン６のＮ型化を抑制できる。
【０２７５】＜実施の形態１４＞不純物侵入防止構造と
して、リンの侵入を阻止する侵入阻止層を備えた構成に
ついて説明する。
【０２７６】＜１４−１．装置構成＞図５１に示すＴＦ
Ｔ１２８は、侵入阻止層としてシリコン窒化膜（ＳｉＮ
膜）２０３を備えている。当該シリコン窒化膜２０３は
１〜１０ｎｍの厚さを有し、パッド層３とプラグ１７と
の接合面およびコンタクトホール５１の壁面から第３酸
化膜１６の上面全域に渡って形成されている。なお、図
１８を用いて説明したＴＦＴ１０６と同一の構成には同
一の符号を付し、重複する説明は省略する。
【０２７７】ＳｉＮ膜は本来は電気的に絶縁性を示し、
かつ、ボロンやリンなどの不純物を透過させない性質を
有している。しかし、膜厚が１０ｎｍ以下になると、ト
ンネル現象により電子やホールを通過させ電気伝導性を
有するようになる。一方、膜厚が１ｎｍ以下になるとリ
ンなどの不純物原子を透過させるようになる。従って、
膜厚が１〜１０ｎｍの範囲であれば、電気伝導性を有す
るとともにリンなどの不純物の移動を阻止する特性を有
していると言える。
【０２７８】従って、図５１に示すようにＳｉＮ膜２０
３を形成すると、パッド層３とプラグ１７との接合面お
よび、コンタクトホール５１内におけるプラグ１７とド
レイン６との接合面の２カ所においてＳｉＮ膜２０３が
介在するので、パッド層３からのリンがドレイン６に侵
入することを確実に防止できる。
【０２７９】また、ＳｉＮ膜２０３はプラグ１７の脚部
を完全に覆うので、プラグ１７がＰ型ポリシリコンであ
る必要はなく、Ｎ型ポリシリコンであっても良い。
【０２８０】＜１４−２．変形例１＞図５１を用いて説
明したＴＦＴ１２８においては、パッド層３とプラグ１
７との接合面および、コンタクトホール５１内における
プラグ１７とドレイン６との接合面の２カ所においてＳ
ｉＮ膜２０３が介在する構成であったが、ＳｉＮ膜２０
３がパッド層３とプラグ１７との接合面に介在する構成
であっても良い。
【０２８１】例えば、図５２に示すＴＦＴ１２９のよう
に、パッド層３の上部にのみＳｉＮ膜２０３が形成さ
れ、コンタクトホール５１がＳｉＮ膜２０３の表面に達
するように形成され、プラグ１７がＳｉＮ膜２０３と接
触する構成であっても良い。
【０２８２】このような構成においてもパッド層３から
のリンがプラグ１７に侵入することが防止され、ドレイ
ン６のＮ型化を防止できる。
【０２８３】なお、ＳｉＮ膜２０３は電気伝導性を有す
るが、その抵抗値は無視できない。特に、電流経路にＳ
ｉＮ膜２０３が多く介在するとＴＦＴの動作特性に影響
を及ぼす。しかし、ＴＦＴ１２９においては、ＳｉＮ膜
２０３はパッド層３とプラグ１７との接合面に介在する
だけなので、その電気抵抗による影響は小さくて済む。
【０２８４】＜１４−３．変形例２＞図５２を用いて説
明したＴＦＴ１２９は、Ｎ型ポリシリコンのパッド層３
の上部にＳｉＮ膜２０３を備え、プラグ１７はＳｉＮ膜
２０３に接続される構成であったが、以下に示すような
構成であっても良い。
【０２８５】すなわち、図５３に示すＴＦＴ１３０のよ
うに、ＳｉＮ膜２０３の上部にＰ型ポリシリコンのパッ
ド層３２（第４の多結晶半導体層）をさらに備え、プラ
グ１７は当該パッド層３２に接続される構成であっても
良い。このような構成であっても、ＴＦＴ１２９と同様
の作用効果を得ることができる。
【０２８６】また、このような構成においては、ＳｉＮ
膜２０３は同等の面積を有するパッド層３２に接続され
るので、ＳｉＮ膜２０３がプラグ１７に直接に接続され
る場合に比べて接触抵抗を小さくできる。
【０２８７】＜１４−４．変形例３＞図５３を用いて説
明したＴＦＴ１３０は、ＳｉＮ膜２０３の上部にＰ型ポ
リシリコンのパッド層３２を形成し、Ｐ型ポリシリコン
のプラグ１７を接続する構成であったが、Ｐ型ポリシリ
コンのプラグ１７およびパッド層３２の代わりに、ボロ
ンを添加したＷＳｉを使用しても良い。
【０２８８】すなわち、図５４に示すＴＦＴ１３１のよ
うに、ＳｉＮ膜２０３の上部にボロン添加ＷＳｉのパッ
ド層３２Ａ（第２のタングステンシリサイド層）を形成
し、ボロン添加ＷＳｉのプラグ１７Ｄ（第１のタングス
テンシリサイド層）を接続する構成としても良い。
【０２８９】ＷＳｉにボロンを添加するのは、ＷＳｉが
ドレイン６中のボロンを吸収してドレイン６中のボロン
濃度が低下するのを防ぐためである。
【０２９０】なお、ボロン添加ＷＳｉは、ＣＶＤ法でＷ
Ｓｉ膜を堆積する際に、Ｂ2Ｈ6ガスをＣＶＤガス中に加
えることにより形成できる。
【０２９１】＜１４−５．変形例４＞以上説明したＴＦ
Ｔ１２８〜ＴＦＴ１３１は、侵入阻止層としてＳｉＮ膜
２０３を備えていたが、侵入阻止層としては酸化膜（シ
リコン酸化膜）を使用しても良い。ただし、酸化膜の場
合は、膜厚は０．５〜５ｎｍが適当である。
【０２９２】また、酸化膜と窒化膜の２層膜や、酸化膜
（ＳｉＯ2）と窒化膜（ＳｉＮ）との混成膜であるオキ
シナイトライド（ＳｉＯXＮY）膜を使用しても良い。
【０２９３】＜実施の形態１５＞不純物侵入防止構造と
して、リンの侵入を阻止する侵入阻止層を備えた構成に
ついて説明する。
【０２９４】＜１５−１．装置構成＞図５５に示すＴＦ
Ｔ１３２は、侵入阻止層として窒化チタン（ＴｉＮ）膜
２０５を備え、ドレイン６とパッド層３との電気的な接
続はタングステンのプラグ１７Ｅによってなされてい
る。
【０２９５】図５５において、ＴｉＮ膜２０５は、パッ
ド層３とプラグ１７Ｅとの接合面およびコンタクトホー
ル５１の壁面からプラグ１７Ｅの頭部下面に渡って形成
されている。なお、図１８を用いて説明したＴＦＴ１０
６と同一の構成には同一の符号を付し、重複する説明は
省略する。
【０２９６】ＴｉＮ膜は緻密な構造を有するのでリンな
どの不純物原子に対する拡散バリヤとしての作用が、先
に説明したＳｉＮ膜や酸化膜他の物質よりも大きく、パ
ッド層３からのリンの侵入をより確実に防止できる。
【０２９７】また、ＴｉＮ膜２０５は、プラグ１７Ｅの
タングステンがポリシリコンであるパッド層３やドレイ
ン６に拡散するのを防止するバリヤメタルとしての作用
も有している。
【０２９８】＜１５−２．製造方法＞以下、ＴＦＴ１３
２の製造方法について図５６を用いて説明する。なお、
図５６においてコンタクトホール５１を形成するまでの
工程は図１９を用いて説明したＴＦＴ１０６の製造工程
と同じなので重複する説明は省略する。
【０２９９】図５６に示すように、第３酸化膜１６の上
部からコンタクトホール５１内に渡ってＣＶＤ法により
ＴｉＮ膜２０５を形成する。なお、ＴｉＮ膜２０５は、
ＳｉＮ膜や酸化膜に比べて電気抵抗が低いので、膜厚を
比較的厚くすることができ、１０〜１００ｎｍの厚みに
形成する。次に、ＴｉＮ膜２０５の上部全面にＣＶＤ法
によりタングステン膜１７３を形成する。
【０３００】そして、タングステン膜１７３およびＴｉ
Ｎ膜２０５をリソグラフィーにより所定のパターンに加
工することで、図５５に示すようなＴＦＴ１３２が得ら
れる。
【０３０１】＜１５−３．変形例１＞図５５を用いて説
明したＴＦＴ１３２においては、パッド層３とプラグ１
７Ｅとの接合面および、コンタクトホール５１内におけ
るプラグ１７Ｅとドレイン６との接合面の２カ所におい
てＴｉＮ膜２０５が介在する構成であったが、ＴｉＮ膜
膜２０５がパッド層３とプラグ１７Ｅとの接合面に介在
する構成であっても良い。
【０３０２】例えば、図５７に示すＴＦＴ１３３のよう
に、パッド層３の上部にのみＴｉＮ膜膜２０５が形成さ
れ、コンタクトホール５１がＴｉＮ膜２０５の表面に達
するように形成され、プラグ１７ＥがＴｉＮ膜２０５と
接触する構成であっても良い。
【０３０３】このような構成においてもパッド層３から
のリンがプラグ１７Ｅに侵入することが防止され、ドレ
イン６のＮ型化を防止できる。
【０３０４】また、このような構成では、Ｎ型ポリシリ
コンのパッド層３とＰ型ポリシリコンのドレイン６がメ
タルであるＴｉＮ膜２０５とプラグ１７Ｅを介して接続
されるので、ＰＮ接合となる部分が存在せず、良好なオ
ーミック接合が得られ、接触抵抗を下げることができ
る。
【０３０５】＜１５−４．変形例２＞以上説明したＴＦ
Ｔ１３２およびＴＦＴ１３３においては、プラグ１７Ｅ
はＴ字型プラグであり、その頭部も脚部もタングステン
であったが、頭部を他の材質で形成しても良い。
【０３０６】すなわち、図５８に示すＴＦＴ１３４のよ
うに、第３酸化膜１６上に突出する部分を、例えばアル
ミシリコン膜（ＡｌＳｉ膜）２０６で形成した構成であ
っても良い。
【０３０７】製造方法は、図５６を用いて説明したＴＦ
Ｔ１３２の製造工程において、ＴｉＮ膜２０５およびタ
ングステン膜１７３をリソグラフィーにより所定のパタ
ーンに加工する際に、プラグ１７Ｅの頭部にあたる部分
も除去し、その代わりに、ＡｌＳｉ膜２０６をスパッタ
法で堆積し、リソグラフィーにより所定のパターンに加
工すれば良い。なお、この場合、プラグ１７Ｅの頭部だ
けでなく、その下部のＴｉＮ膜２０５も同時に除去して
も良い。
【０３０８】このような構成においては、他の素子のコ
ンタクト部（メタルコンタクト部）とプラグ１７Ｅとの
接続をＡｌＳｉ膜２０６で行うことができ、製造工程を
簡略化できる。
【０３０９】なお、上記ＡｌＳｉ膜２０５の代わりに、
ＡｌＣｕ膜や、Ｃｕ膜などを使用しても良い。
【０３１０】＜１５−５．変形例３＞以上説明したＴＦ
Ｔ１３２〜ＴＦＴ１３４においては、プラグ１７Ｅはド
レイン６とパッド層３とを電気的に接続するためのもの
であったが、シリコン基板１上に形成された他の素子
（例えばＭＯＳトランジスタ）を配線層に接続するため
のコンタクト部（メタルコンタクト部）を、プラグ１７
Ｅと同じ工程で形成すれば製造工程を簡略化できる。
【０３１１】その一例を図５９に示す。図５９におい
て、頭部が除去されたプラグ１７Ｅおよび第３酸化膜１
６の上に第４酸化膜９０が形成されている。そして、Ｔ
ＦＴ主要部１１から離れた位置に、第３酸化膜１６、第
２酸化膜４、第１酸化膜２を貫通してシリコン基板１に
達するプラグ１７Ｆが形成されている。プラグ１７Ｆの
上部には第４酸化膜９０を貫通して形成されたＡｌＳｉ
膜２０６Ａが接続されている。ここで、プラグ１７Ｆは
プラグ１７Ｅと同様の構成であり、同一の工程で形成す
ることができる。
【０３１２】＜実施の形態１６＞不純物侵入防止構造と
して、リンの侵入を阻止する侵入阻止層を備えた構成に
ついて説明する。
【０３１３】＜１６−１．装置構成＞図６０に示すＴＦ
Ｔ１３５は、侵入阻止層として表面がＴｉＳｉＮ合金層
となったＴｉＳｉ膜２０８を備えている。ＴｉＳｉ膜２
０８は、パッド層３とプラグ１７との接合面および、コ
ンタクトホール５１内におけるプラグ１７とドレイン６
との接合面においてのみ介在するように形成されてい
る。なお、図１８を用いて説明したＴＦＴ１０６と同一
の構成には同一の符号を付し、重複する説明は省略す
る。
【０３１４】ＴｉＳｉＮ合金層は、ボロンやリン等の不
純物を透過させない性質を有した導電体である。従っ
て、図６０に示すような位置にＴｉＳｉ膜２０８を形成
すると、パッド層３からのリンがドレイン６に侵入する
ことを確実に防止できる。
【０３１５】また、ＴｉＳｉ膜２０８は、パッド層３と
プラグ１７との接合面および、コンタクトホール５１内
におけるプラグ１７とドレイン６との接合面に介在する
ので、プラグ１７がＰ型ポリシリコンである必要はな
く、Ｎ型ポリシリコンであっても良い。
【０３１６】＜１６−２．製造方法＞次に、ＴＦＴ１３
５の製造方法を図６１を用いて説明する。なお、図６１
においてコンタクトホール５１を形成するまでの工程は
図１９を用いて説明したＴＦＴ１０６の製造工程と同じ
なので重複する説明は省略する。
【０３１７】図６１に示すように、第３酸化膜１６の上
部からコンタクトホール５１内に渡って、スパッタ法に
よりＴｉ膜２０７を５０ｎｍの厚さに堆積する。
【０３１８】次に、ランプアニール法により７００℃で
熱処理を行い、コンタクトホール５１内に露出したドレ
イン６とＴｉ膜２０７との接合面、およびパッド層３と
Ｔｉ膜２０７との接合面をシリサイド化した後、アンモ
ニア水によりシリサイド化していないＴｉ膜２０７を除
去する。
【０３１９】次に、アンモニア雰囲気中でアニールする
ことにより、シリサイド化したＴｉ膜２０７の表面をＴ
ｉＳｉＮ合金層に変質させ、表面がＴｉＳｉＮ合金層と
なったＴｉＳｉ膜２０８（図６０参照）を形成する。
【０３２０】そして、第３酸化膜１６の上部からコンタ
クトホール５１内に渡って、ボロン添加ポリシリコン膜
を形成した後、リソグラフィーにより所定のパターンに
加工することで図６０に示すＴＦＴ１３５が得られる。
【０３２１】＜１６−３．変形例＞図６０を用いて説明
したＴＦＴ１３５においては、表面がＴｉＳｉＮ合金層
となったＴｉＳｉ膜２０８が、パッド層３とプラグ１７
との接合面および、コンタクトホール５１内におけるプ
ラグ１７とドレイン６との接合面に介在する構成であっ
たが、表面がＴｉＳｉＮ合金層となったＴｉＳｉ膜２０
８がパッド層３とプラグ１７との接合面のみに介在する
構成であっても良い。
【０３２２】例えば、図６２に示すＴＦＴ１３６のよう
に、パッド層３の上部にＴｉＳｉ膜２０８Ａを備え、Ｔ
ｉＳｉ膜２０８Ａとプラグ１７との接合面にのみ表面が
ＴｉＳｉＮ合金層となったＴｉＳｉ膜２０８が形成さ
れ、プラグ１７が当該ＴｉＳｉ膜２０８と接触する構成
であっても良い。
【０３２３】このような構成においてもパッド層３から
のリンがプラグ１７に侵入することが防止され、ドレイ
ン６のＮ型化を防止できるだけでなく、ＴＦＴ１３５の
製造に比べて工程を簡略化できる。
【０３２４】すなわち、パッド層３の上部にＴｉＳｉ膜
２０８Ａを形成した後、図１９を用いて説明したＴＦＴ
１０６の製造工程と同じ工程を経て、ＴｉＳｉ膜２０８
Ａの表面に達するコンタクトホール５１を形成する。そ
して、アンモニア雰囲気中にてアニール処理を行うこと
で、露出したＴｉＳｉ膜２０８Ａの表面がＴｉＳｉＮ合
金層に変質させる。
【０３２５】従って、コンタクトホール５１内にＴｉＳ
ｉ膜を形成する必要がないので工程を簡略化できる。
【０３２６】＜実施の形態１７＞不純物侵入防止構造と
して、リンの侵入を阻止する侵入阻止層を備えた構成に
ついて説明する。
【０３２７】＜１７−１．装置構成＞図６３に示すＴＦ
Ｔ１３７は、侵入阻止層として窒化チタン（ＴｉＮ）膜
２０９を備え、ドレイン６とパッド層３との電気的な接
続はＴｉＳｉのプラグ１７Ｇによってなされている。
【０３２８】図６３において、ＴｉＮ膜２０９は、パッ
ド層３とプラグ１７Ｇとの接合面上に形成されている。
なお、図１８を用いて説明したＴＦＴ１０６と同一の構
成には同一の符号を付し、重複する説明は省略する。
【０３２９】ＴｉＮ膜は緻密な構造を有するのでリンな
どの不純物原子に対する拡散バリヤとしての作用が、先
に説明したＳｉＮ膜や酸化膜他の物質よりも大きく、パ
ッド層３からのリンの侵入をより確実に防止できる。
【０３３０】製造方法は、コンタクトホール形成後、Ｔ
ｉＮ膜を全面に堆積しコンタクトホールを埋め込んだ
後、コンタクトホールの底部にのみＴｉＮ膜が残るよう
にエッチングを行い、ＴｉＳｉ膜を全面に堆積した後、
リソグラフィーにより所定のパターンに加工することで
図６３に示すＴＦＴ１３７が得られる。
【０３３１】＜１７−２．変形例＞また、直接コンタク
ト方式のＴＦＴにおいても同様の構成を適用すれば、同
様の効果を得ることができる。
【０３３２】例えば、図６４に示すＴＦＴ１３８におい
ては、パッド層３の上部にＴｉＮ膜２０９が形成され、
当該ＴｉＮ膜２０９にドレイン６が接続される構成とな
っている。
【０３３３】＜実施の形態１８＞Ｎ型のパッド層からの
リンの拡散によるドレインのＮ型化を防ぐには、プラグ
中のリンの濃度が所定値以上にならないように構成すれ
ば良い。
【０３３４】例えば、ＴＦＴのドレインとＮ型ポリシリ
コンのプラグが接触する構成の場合、コンタクト距離
（ここではチャネルとドレインとの境界部からプラグま
での距離）が０．１μｍの場合、プラグ中のリン濃度を
２×１０20ｃｍ-3以下にすれば、ドレインのＮ型化を防
ぐことができる。
【０３３５】その根拠を図６５を用いて説明する。図６
５において白抜きの丸印でプロットするように、プラグ
中のリン濃度が３×１０20ｃｍ-3以上では、ＴＦＴのリ
ーク電流が増加する。従って、プラグ中のリン濃度が３
×１０20ｃｍ-3を越えないようにすればリーク電流の増
加を防止できる。すなわち、ドレインのＮ型化を防止で
きる。
【０３３６】しかし、図６５において実線で示すよう
に、プラグ中のリン濃度を低下させるとポリシリコンの
電気抵抗が上昇するので、これを考慮すれば、リン濃度
を０．１×１０20ｃｍ-3から２×１０20ｃｍ-3の範囲と
なるようにプラグを形成すれば良い。
【０３３７】このことは、プラグがＰ型ポリシリコンで
形成され、Ｎ型ポリシリコンのパッド層から拡散したリ
ンがプラグ内に侵入するような構成であっても、プラグ
中のリン濃度を上記範囲に抑えるように、不純物侵入防
止構造等を設ければ良いことを示している。
【０３３８】また、ＴＦＴのＰ型ドレインがＮ型ポリシ
リコンのパッド層に直接に接続される直接コンタクト方
式場合は、パッド層の不純物濃度を２×１０20ｃｍ-3以
下とすれば良い。
【０３３９】＜実施の形態１９＞先に説明した本発明に
係る実施の形態３においては、ドレイン中に窒素を導入
してリンの拡散を抑制する構成について説明したが、プ
ラグ中に窒素を導入することで、リンの拡散を抑制して
も良い。以下、その構成について製造工程を説明する図
６６および図６７を用いて説明する。
【０３４０】ここで、図６６において、第２酸化膜４の
所定位置を貫通して、パッド層３の上面に達するように
コンタクトホール５１の形成に至るまでの工程は、図２
１を用いて説明したＴＦＴ１０７の製造工程と同じであ
る。
【０３４１】そして、図６６に示す工程において、酸化
膜９１の全面およびコンタクトホール５１内に、ＣＶＤ
法によりリンを含んだリン添加ポリシリコン膜（Ｎ型ポ
リシリコン膜）１７２を、例えば１００ｎｍの厚さに堆
積する。
【０３４２】次に、イオン注入法によりリン添加ポリシ
リコン膜１７２の全面に渡って窒素イオンを注入する。
なお、リン添加ポリシリコン膜１７２中の窒素濃度が、
１〜１０×１０20ｃｍ-3程度となるように注入を行う。
そして、注入後には、窒素の活性化のために７００℃以
上の熱処理を加える。
【０３４３】次に、リン添加ポリシリコン膜１７２およ
び酸化膜９１をリソグラフィーにより所定のパターンに
加工することで、図６７に示すようなゲート１０と同じ
Ｎ型ポリシリコンのプラグ１７Ｂを有したＴＦＴ１３９
が形成されることになる。
【０３４４】ここで、プラグ１７ＢはＮ型ポリシリコン
であるが、窒素が注入されているため、プラグ１７Ｂか
ら外部へ、あるいは外部からプラグ１７Ｂへ不純物が侵
入することが防止されるので、Ｎ型のパッド層３からの
リンの拡散によるドレイン６のＮ型化を防ぐことができ
る。
【０３４５】また、ゲート１０とプラグ１７Ｂとを同一
のＮ型ポリシリコンで形成できるので、ポリシリコン膜
の製造工程を削減でき、工程を簡略化できる。
【０３４６】なお、ポリシリコン内での不純物の拡散は
結晶粒界の未結合シリコンを介して行われるが、窒素が
導入されると未結合シリコンと結合して、それを不活性
化するので、不純物拡散が抑制されるものと考えられ
る。
【０３４７】なお、リン添加ポリシリコン膜１７２への
窒素の導入は、上に説明したイオン注入法に限定される
ものではなく、リン添加ポリシリコン膜１７２の形成に
際して、アンモニア（ＮＨ3）ガス等を添加することに
より行っても良い。
【０３４８】＜実施の形態２０＞以上説明した本発明に
係る実施の形態１〜１９においては、ドレインがボロン
添加ポリシリコンで形成されている場合に、パッド層か
らのリンによるドレインのＮ型化を防止する構成につい
て説明したが、ドレインを形成する不純物として、ボロ
ンの代わりにインジウムを用いることによっても、Ｎ型
化を防止することができる。
【０３４９】ドレインのＮ型化のメカニズムは、パッド
層からのリンの侵入することと、ドレイン内のＰ型不純
物が拡散して濃度が低下することが密接に関係してい
る。すなわち、リンが侵入してもＰ型不純物の濃度が十
分に高ければ、リンによって補償されることが防止でき
る。ここで、インジウムはシリコン中での拡散係数がボ
ロンのそれに比べて１０分の１程度であるので、インジ
ウムが後工程での熱処理により拡散して不純物濃度が減
少することが抑制され、ひいては、リンによって補償さ
れＮ型化することが防止される。
【０３５０】また、パッド層からのリンの拡散が原因で
あるので、パッド層を形成する不純物として、リンより
も拡散係数が小さいＡｓやＳｂを使用すれば拡散を抑制
でき、ドレインのＮ型化を防止できる。
【０３５１】また、以上説明した本発明に係る実施の形
態１〜１９においては、ＴＦＴの構造はゲートがチャネ
ルの上に形成されたトップゲート型を用いて説明した
が、ゲートがチャネルの下に形成されたボトムゲート型
でも、ゲートがチャネルの上下に形成されたダブルゲー
ト型でも、また、ゲートがチャネルを取り巻くように形
成されたゲートオールアラウンド型でも同様の効果が得
られる。
【０３５２】また、パッド層からのリンの拡散だけでな
く、シリコン基板上の不純物拡散層からのリンの拡散が
問題になる場合でも、同様の効果が得られる。
【０３５３】
【発明の効果】本発明に係る請求項１記載の薄膜トラン
ジスタによれば、第２の多結晶半導体層から第１の多結
晶半導体層への第２導電型不純物の侵入による導電型の
改変が防止され、トランジスタがダイオードになってし
まうことが防止される。従って、ドレイン電流をカット
オフできずに、異常なリーク電流が流れるといった不具
合を防止した薄膜トランジスタを得ることができる。
【０３５４】本発明に係る請求項２記載の薄膜トランジ
スタによれば、第１の多結晶半導体層内には、第２導電
型不純物だけでなく第１導電型の半導体領域から第１導
電型不純物が侵入するので、第１の多結晶半導体層内に
おいて第１導電型不純物が補償されてしまうことが防止
され、導電型の改変が防止される。
【０３５５】本発明に係る請求項３記載の薄膜トランジ
スタによれば、第１の多結晶半導体層は、第２の多結晶
半導体層の不純物濃度よりも高い不純物濃度を有してい
るので、第２導電型不純物が侵入しても、第１導電型不
純物が補償されてしまうことが防止され、導電型の改変
が防止される。
【０３５６】本発明に係る請求項４記載の薄膜トランジ
スタによれば、第１の多結晶半導体層は、窒素が導入さ
れることによって結晶欠陥が補償されているので、第２
導電型不純物が侵入しても、第１の多結晶半導体層中で
の拡散が抑制され、導電型の改変が防止される。また、
第１の多結晶半導体層中の第１導電型不純物の拡散も抑
制されるので濃度を高く保持することができ、導電型の
改変を防止できる。
【０３５７】本発明に係る請求項５記載の薄膜トランジ
スタによれば、第１の多結晶半導体層内には、第２導電
型不純物だけでなく第１導電型の第３の多結晶半導体層
から第１導電型不純物が侵入するので、第１の多結晶半
導体層内において第１導電型不純物が補償されてしまう
ことが防止され、導電型の改変が防止される。
【０３５８】本発明に係る請求項６記載の薄膜トランジ
スタによれば、オフセット部の不純物濃度を１〜５０×
１０18ｃｍ-3とすることで、第１の多結晶半導体層とゲ
ートとの電極間の電界の緩和や、抵抗値の低減の条件を
満たした上で、第１の多結晶半導体層の導電型の改変を
防止できる。
【０３５９】本発明に係る請求項７記載の薄膜トランジ
スタによれば、第１の多結晶半導体層内には、第２導電
型不純物だけでなく第３の多結晶半導体層から第１導電
型不純物が侵入するので、第１の多結晶半導体層内にお
いて第１導電型不純物が補償されてしまうことが防止さ
れ、導電型の改変が防止される。
【０３６０】本発明に係る請求項８記載の薄膜トランジ
スタによれば、第３の多結晶半導体層をゲート層と同一
工程で形成した後に第１導電型不純物のイオンの過剰注
入を行うので、製造工程が簡略化できる。
【０３６１】本発明に係る請求項９記載の薄膜トランジ
スタによれば、第１の多結晶半導体層の導電型の改変が
防止されるとともに、第３の多結晶半導体層の下部が、
第２の多結晶半導体層だけでなく第２導電型の単結晶半
導体層にも接続されているような場合に、第２導電型の
単結晶半導体層との間で意図しない寄生ＰＮ接合が形成
されることが防止される。
【０３６２】本発明に係る請求項１０記載の薄膜トラン
ジスタによれば、第１の多結晶半導体層内には、第２導
電型不純物だけでなく第３の多結晶半導体層から第１導
電型不純物が侵入するので、第１の多結晶半導体層内に
おいて第１導電型不純物が補償されてしまうことが防止
され、導電型の改変が防止される。また、第４の多結晶
半導体層が第２の多結晶半導体層だけでなく第２導電型
の単結晶半導体層にも接続されているような場合に、第
２導電型の単結晶半導体層との間で意図しない寄生ＰＮ
接合が形成されることが防止される。
【０３６３】本発明に係る請求項１１記載の薄膜トラン
ジスタによれば、上部および下部開口部は、独立した別
個の工程で形成されるので、相対位置を任意に変更する
ことができ、どちらか一方の形成位置を変更しなければ
ならない構成に対処できる。
【０３６４】本発明に係る請求項１２記載の薄膜トラン
ジスタによれば、上部開口部を第１の多結晶半導体層か
ら遠ざかる方向にずらして形成することで、第２の多結
晶半導体層の上面から、チャネル層と第１の多結晶半導
体層との境界部までの距離（境界間距離）が延長される
ことになり、第２導電型不純物の侵入の影響を低減する
ことができる。
【０３６５】本発明に係る請求項１３記載の薄膜トラン
ジスタによれば、第１の多結晶半導体層と第２の多結晶
半導体層とが、第２導電型の第３の多結晶半導体層を介
して電気的に接続されている場合であっても、第３の多
結晶半導体層と、開口部内壁との間に第１導電型の第４
の多結晶半導体層が形成されているので、第３の多結晶
半導体層から第２導電型不純物が侵入しても、第４の多
結晶半導体層から第１導電型不純物も侵入するので、第
１の多結晶半導体層内において第１導電型不純物が補償
されてしまうことが防止され、導電型の改変が防止され
る。
【０３６６】本発明に係る請求項１４記載の薄膜トラン
ジスタによれば、第１の多結晶半導体層と第２の多結晶
半導体層とが、第２導電型の第３の多結晶半導体層を介
して電気的に接続されている場合であっても、開口部内
に露出する第１の多結晶半導体層の表面に、第１導電型
の半導体領域が形成されているので、第３の多結晶半導
体層から第２導電型不純物が侵入しても、半導体領域か
ら第１導電型不純物も侵入するので、第１の多結晶半導
体層内において第１導電型不純物が補償されてしまうこ
とが防止され、導電型の改変が防止される。
【０３６７】本発明に係る請求項１５記載の薄膜トラン
ジスタによれば、境界間距離を実質的に延長すること
で、第２導電型不純物が侵入しても第１の多結晶半導体
層内の第１導電型不純物が全て補償されてしまうことが
防止され、導電型の改変が防止される。
【０３６８】本発明に係る請求項１６記載の薄膜トラン
ジスタによれば、境界間距離を実質的に延長するための
具体的構成を提供する。
【０３６９】本発明に係る請求項１７記載の薄膜トラン
ジスタによれば、第３の多結晶半導体層の長さ分だけ境
界間距離を長くできる。
【０３７０】本発明に係る請求項１８記載の薄膜トラン
ジスタによれば、第３の多結晶半導体層の長さ分だけ境
界間距離を長くできる。また、第３の多結晶半導体層は
第１の多結晶半導体層上部に形成されるので、第３の多
結晶半導体層を絶縁膜内に形成する場合に比べて、製造
工程を簡略化できる。
【０３７１】本発明に係る請求項１９記載の薄膜トラン
ジスタによれば、境界間距離を実質的に延長するための
具体的構成を提供する。
【０３７２】本発明に係る請求項２０記載の薄膜トラン
ジスタによれば、第２の多結晶半導体層から第１の多結
晶半導体層への第２導電型不純物の侵入が防止され、ト
ランジスタがダイオードになってしまうことが防止され
る。従って、ドレイン電流をカットオフできずに、異常
なリーク電流が流れるといった不具合を防止した薄膜ト
ランジスタを得ることができる。
【０３７３】本発明に係る請求項２１記載の薄膜トラン
ジスタによれば、第２の多結晶半導体層上に形成された
タングステンシリサイド層によって第２導電型不純物が
吸収され、第１の多結晶半導体層への第２導電型不純物
の侵入が防止される。
【０３７４】本発明に係る請求項２２記載の薄膜トラン
ジスタによれば、タングステンシリサイド層上に第２導
電型の第３の多結晶半導体層を備えることで、タングス
テンシリサイド層が、第２および第３の多結晶半導体層
に挟まれることになり、タングステンシリサイド層を、
例えばＭＯＳトランジスタのゲートとして兼用する際
に、タングステンシリサイド層が直接にゲート酸化膜と
接触することがなく、ストレスなどによってゲート酸化
膜の絶縁耐圧が低下するといった問題が解消される。ま
た、第１導電型の不純物がタングステンシリサイド層に
吸収されることが防止される。
【０３７５】本発明に係る請求項２３記載の薄膜トラン
ジスタによれば、タングステンシリサイド層上に第２導
電型の第３の多結晶半導体層を備えることで、タングス
テンシリサイド層が、第２および第３の多結晶半導体層
に挟まれることになり、タングステンシリサイド層を、
例えばＭＯＳトランジスタのゲートとして兼用する際
に、タングステンシリサイド層が直接にゲート酸化膜と
接触することがなく、ストレスなどによってゲート酸化
膜の絶縁耐圧が低下するといった問題が解消される。ま
た第３の多結晶半導体層が第１導電型なので、第１の多
結晶半導体層に対する不純物侵入の影響を低減できる。
【０３７６】本発明に係る請求項２４記載の薄膜トラン
ジスタによれば、少なくとも、第２の多結晶半導体層上
に形成された、膜厚が１〜１０ｎｍのシリコン窒化膜、
あるいは膜厚が０．５〜５ｎｍのシリコン酸化膜は、電
気伝導性は有しながらも、不純物の移動は阻止するの
で、第１の多結晶半導体層への第２導電型不純物の侵入
が防止される。
【０３７７】本発明に係る請求項２５記載の薄膜トラン
ジスタによれば、シリコン窒化膜が、開口部の内壁およ
び、開口部底部に露出する第２の多結晶半導体層表面に
形成されるので、開口部内に露出する第１の多結晶半導
体層の表面、および開口部底部に露出する第２の多結晶
半導体層表面において、シリコン窒化膜が介在すること
になり、第１の多結晶半導体層への第２導電型不純物の
侵入が確実に防止される。
【０３７８】本発明に係る請求項２６記載の薄膜トラン
ジスタによれば、第４の多結晶半導体層は、第２の多結
晶半導体層と同じ面積に形成することができ、両者の接
触抵抗を小さくできる。
【０３７９】本発明に係る請求項２７記載の薄膜トラン
ジスタによれば、第１および第２のタングステンシリサ
イド層が第１導電型不純物を含んでいるので、第１の多
結晶半導体層の第１導電型不純物を吸収して、第１の多
結晶半導体層の不純物濃度が低下するのを防ぐ。
【０３８０】本発明に係る請求項２８記載の薄膜トラン
ジスタによれば、少なくとも、第２の多結晶半導体層上
に形成された窒化チタン膜は、緻密な構造を有するので
不純物原子に対する拡散バリヤとしての作用が大きく、
第２の多結晶半導体層からの第２導電型不純物の侵入が
確実に防止される。
【０３８１】本発明に係る請求項２９記載の薄膜トラン
ジスタによれば、窒化チタン膜が、開口部の内壁およ
び、開口部底部に露出する第２の多結晶半導体層表面に
形成されるので、開口部内に露出する第１の多結晶半導
体層の表面、および開口部底部に露出する第２の多結晶
半導体層表面において、窒化チタン膜が介在することに
なり、第１の多結晶半導体層への第２導電型不純物の侵
入が確実に防止される。また、窒化チタン膜は、開口部
に埋め込まれた金属層が、第１および第２の多結晶半導
体層に拡散するのを防止するバリヤメタルとしても作用
する。
【０３８２】本発明に係る請求項３０記載の薄膜トラン
ジスタによれば、少なくとも、第２の多結晶半導体層上
に形成された表面がＴｉＳｉＮ合金層となったチタンシ
リサイド膜は、不純物を透過させない性質を有した導電
体であり、第２の多結晶半導体層からの第２導電型不純
物の侵入が確実に防止される。
【０３８３】本発明に係る請求項３１記載の薄膜トラン
ジスタによれば、開口部内に露出する第１の多結晶半導
体層の表面、および開口部底部に露出する第２の多結晶
半導体層表面において、表面がＴｉＳｉＮ合金層となっ
たチタンシリサイド膜が介在することになり、第１の多
結晶半導体層への第２導電型不純物の侵入が確実に防止
される。
【０３８４】本発明に係る請求項３２記載の薄膜トラン
ジスタによれば、開口部底部に露出するチタンシリサイ
ド層において、表面がＴｉＳｉＮ合金層となったチタン
シリサイド膜が介在することになり、第１の多結晶半導
体層への第２導電型不純物の侵入が防止される。
【０３８５】本発明に係る請求項３３記載の薄膜トラン
ジスタによれば、第３の多結晶半導体層は、窒素が導入
されることによって結晶欠陥が補償されているので、第
３の多結晶半導体層から外部へ、あるいは外部から第３
の多結晶半導体層へ第２導電型不純物が侵入することが
抑制され、第１の多結晶半導体層の導電型の改変が防止
される。
【０３８６】本発明に係る請求項３４記載の薄膜トラン
ジスタの製造方法によれば、開口部内に露出する第１の
多結晶半導体層の表面、および開口部底部に露出する第
２の多結晶半導体層表面に、表面がＴｉＳｉＮ合金層と
なったチタンシリサイド膜を形成することができる。
【０３８７】本発明に係る請求項３５記載の薄膜トラン
ジスタの製造方法によれば、開口部底部に露出するチタ
ンシリサイド層に表面がＴｉＳｉＮ合金層となったチタ
ンシリサイド膜を形成することができる。また、開口部
内にチタンシリサイド層を形成する必要がないので工程
を簡略化できる。
【図面の簡単な説明】
【図１】 実施の形態１の半導体装置の構成を説明する
断面図である。
【図２】 ＴＦＴの構成を説明する平面図である。
【図３】 実施の形態１の半導体装置の製造工程を説明
する図である。
【図４】 実施の形態１の半導体装置の製造工程を説明
する図である。
【図５】 実施の形態１の半導体装置の製造工程を説明
する図である。
【図６】 実施の形態１の半導体装置の製造工程を説明
する図である。
【図７】 実施の形態１の半導体装置の製造工程を説明
する図である。
【図８】 実施の形態１の半導体装置の製造工程を説明
する図である。
【図９】 実施の形態２の半導体装置の構成を説明する
断面図である。
【図１０】 実施の形態３の半導体装置の製造工程を説
明する断面図である。
【図１１】 実施の形態４の半導体装置の構成を説明す
る断面図である。
【図１２】 実施の形態４の半導体装置の製造工程を説
明する図である。
【図１３】 実施の形態４の半導体装置の製造工程を説
明する図である。
【図１４】 実施の形態５の半導体装置の構成を説明す
る断面図である。
【図１５】 実施の形態５の半導体装置の製造工程を説
明する図である。
【図１６】 実施の形態５の半導体装置の製造工程を説
明する図である。
【図１７】 ドレインオフセット部のボロン濃度とリー
ク電流の関係を示す図である。
【図１８】 実施の形態６の半導体装置の構成を説明す
る断面図である。
【図１９】 実施の形態６の半導体装置の製造工程を説
明する図である。
【図２０】 実施の形態６の半導体装置の製造工程を説
明する図である。
【図２１】 実施の形態６の半導体装置の変形例の製造
工程を説明する図である。
【図２２】 実施の形態６の半導体装置の変形例の製造
工程を説明する図である。
【図２３】 実施の形態６の半導体装置の変形例の構成
を説明する断面図である。
【図２４】 実施の形態６の半導体装置の変形例の製造
工程を説明する図である。
【図２５】 実施の形態６の半導体装置の変形例の構成
を説明する断面図である。
【図２６】 実施の形態６の半導体装置の変形例の製造
工程を説明する図である。
【図２７】 実施の形態６の半導体装置の変形例の構成
を説明する断面図である。
【図２８】 実施の形態６の半導体装置の変形例の製造
工程を説明する図である。
【図２９】 実施の形態６の半導体装置の変形例の構成
を説明する断面図である。
【図３０】 実施の形態６の半導体装置の適用状態を説
明する図である。
【図３１】 実施の形態７の半導体装置の構成を説明す
る断面図である。
【図３２】 実施の形態７の半導体装置の変形例の製造
工程を説明する図である。
【図３３】 実施の形態７の半導体装置の変形例の構成
を説明する断面図である。
【図３４】 実施の形態７の半導体装置の変形例の製造
工程を説明する図である。
【図３５】 実施の形態７の半導体装置の変形例の製造
工程を説明する図である。
【図３６】 実施の形態８の半導体装置の構成を説明す
る断面図である。
【図３７】 実施の形態９の半導体装置の構成を説明す
る断面図である。
【図３８】 実施の形態９の半導体装置の変形例の構成
を説明する断面図である。
【図３９】 実施の形態１０の半導体装置の構成を説明
する断面図である。
【図４０】 実施の形態１０の半導体装置の変形例の構
成を説明する断面図である。
【図４１】 実施の形態１０の半導体装置の変形例の構
成を説明する断面図である。
【図４２】 実施の形態１１の半導体装置の構成を説明
する断面図である。
【図４３】 実施の形態１１の半導体装置の変形例の構
成を説明する断面図である。
【図４４】 実施の形態１１の半導体装置の変形例の構
成を説明する断面図である。
【図４５】 実施の形態１１の半導体装置の変形例の構
成を説明する断面図である。
【図４６】 実施の形態１２の半導体装置の構成を説明
する断面図である。
【図４７】 実施の形態１３の半導体装置の構成を説明
する断面図である。
【図４８】 実施の形態１３の半導体装置の変形例の構
成を説明する断面図である。
【図４９】 実施の形態１３の半導体装置の変形例の構
成を説明する断面図である。
【図５０】 実施の形態１３の半導体装置の変形例の構
成を説明する断面図である。
【図５１】 実施の形態１４の半導体装置の構成を説明
する断面図である。
【図５２】 実施の形態１４の半導体装置の変形例の構
成を説明する断面図である。
【図５３】 実施の形態１４の半導体装置の変形例の構
成を説明する断面図である。
【図５４】 実施の形態１４の半導体装置の変形例の構
成を説明する断面図である。
【図５５】 実施の形態１５の半導体装置の構成を説明
する断面図である。
【図５６】 実施の形態１５の半導体装置の製造工程を
説明する図である。
【図５７】 実施の形態１５の半導体装置の変形例の構
成を説明する断面図である。
【図５８】 実施の形態１５の半導体装置の変形例の構
成を説明する断面図である。
【図５９】 実施の形態１５の半導体装置の変形例の構
成を説明する断面図である。
【図６０】 実施の形態１６の半導体装置の構成を説明
する断面図である。
【図６１】 実施の形態１６の半導体装置の製造工程を
説明する図である。
【図６２】 実施の形態１６の半導体装置の変形例の構
成を説明する断面図である。
【図６３】 実施の形態１７の半導体装置の構成を説明
する断面図である。
【図６４】 実施の形態１７の半導体装置の構成を説明
する断面図である。
【図６５】 ＴＦＴのリーク電流、プラグの比抵抗のプ
ラグ中のリン濃度依存性を示す図である。
【図６６】 実施の形態１９の半導体装置の製造工程を
説明する図である。
【図６７】 実施の形態１９の半導体装置の製造工程を
説明する図である。
【図６８】 従来の半導体装置の構成を説明する断面図
である。
【図６９】 従来の半導体装置の製造工程を説明する図
である。
【図７０】 従来の半導体装置の製造工程を説明する図
である。
【図７１】 従来の半導体装置の製造工程を説明する図
である。
【図７２】 従来の半導体装置の製造工程を説明する図
である。
【図７３】 従来の半導体装置の製造工程を説明する図
である。
【図７４】 従来の半導体装置中のリンの動作を説明す
る図である。
【図７５】 熱処理による不純物の拡散状態を説明する
図である。
【図７６】 リンの拡散によるＴＦＴのリーク電流特性
を説明する図である。
【符号の説明】
ＢＲ ボロン注入領域、３ パッド層、５，５１ コン
タクトホール、６ ドレイン、７ チャネル、８ ソー
ス、９ ゲート酸化膜、１０ ゲート、３０１第１パッ
ド層、３０２ 第２パッド層３、ＤＯ オフセット部、
ＰＷ Ｐ型ポリシリコン側壁、ＮＰ Ｎ型ポリシリコン
部、ＰＰ Ｐ型ポリシリコン部、１７，１７Ｂ〜１７
Ｇ，２１，２１Ａ，２１Ｂ，２２ プラグ、８０ 延長
ポリシリコン層、９１ 不純物添加酸化膜、２０１ Ｗ
Ｓｉ層、２０３ ＳｉＮ層、２０５，２０９ ＴｉＮ
膜、２０７ Ｔｉ膜、２０８，２０８Ａ ＴｉＳｉ膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１６Ｋ (72)発明者 前田 茂伸 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 金 逸中 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 塘 一仁 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 栗山 祐忠 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 石垣 佳之 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 浮田 求 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 堤 聡明 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (35)

    【特許請求の範囲】
  1. 【請求項１】 絶縁膜上に形成され、チャネル層を規定
    するソース・ドレイン層の一方である第１導電型の第１
    の多結晶半導体層と、前記絶縁膜内に形成され、前記第
    １の多結晶半導体層と電気的に接続される第２導電型の
    第２の多結晶半導体層とを備える薄膜トランジスタであ
    って、 前記第２の多結晶半導体層から前記第１の多結晶半導体
    層への第２導電型不純物の侵入による導電型の改変を防
    止する導電型改変防止構造を備える薄膜トランジスタ。
  2. 【請求項２】 前記第１の多結晶半導体層と前記第２の
    多結晶半導体層とは前記絶縁膜に形成された開口部を介
    して直接に接続され、 前記導電型改変防止構造は、 前記第２の多結晶半導体層内の前記第１の多結晶半導体
    層が接続される部分に、前記第１の多結晶半導体層の形
    成に先だって、前記開口部を介して第１導電型不純物の
    イオンを注入することにより形成された第１導電型の半
    導体領域である請求項１記載の薄膜トランジスタ。
  3. 【請求項３】 前記第１の多結晶半導体層と前記第２の
    多結晶半導体層とは前記絶縁膜に形成された開口部を介
    して直接に接続され、 前記導電型改変防止構造は、 第１導電型不純物のイオンを過剰に注入することによっ
    て、前記第２の多結晶半導体層の不純物濃度よりも高い
    不純物濃度を有するに至った前記第１の多結晶半導体層
    である請求項１記載の薄膜トランジスタ。
  4. 【請求項４】 前記第１の多結晶半導体層と前記第２の
    多結晶半導体層とは前記絶縁膜に形成された開口部を介
    して直接に接続され、 前記導電型改変防止構造は、 窒素が導入された前記第１の多結晶半導体層である請求
    項１記載の薄膜トランジスタ。
  5. 【請求項５】 前記第１の多結晶半導体層と前記第２の
    多結晶半導体層とは前記絶縁膜に形成された開口部を介
    して直接に接続され、 前記導電型改変防止構造は、 前記第２の多結晶半導体層上に、前記絶縁膜に先だって
    形成された第１導電型の第３の多結晶半導体層である請
    求項１記載の薄膜トランジスタ。
  6. 【請求項６】 前記第１の多結晶半導体層と前記第２の
    多結晶半導体層とは前記絶縁膜に形成された開口部を介
    して直接に接続され、 前記第１の多結晶半導体層は、前記チャネル層との接続
    部近傍が他の部分よりも低い不純物濃度となったオフセ
    ット部を備え、 前記導電型改変防止構造は、 第１導電型不純物のイオンを注入することによって、そ
    の不純物濃度が１〜５０×１０18ｃｍ-3となった前記オ
    フセット部である請求項１記載の薄膜トランジスタ。
  7. 【請求項７】 前記第１の多結晶半導体層と前記第２の
    多結晶半導体層とは、前記第１の多結晶半導体層および
    前記絶縁膜を貫通して形成された開口部に埋め込まれ
    た、少なくとも一部が第１導電型の第３の多結晶半導体
    層を介して電気的に接続され、 前記導電型改変防止構造は、 第１導電型不純物のイオンを過剰に注入することによっ
    て、前記第２の多結晶半導体層の不純物濃度よりも高い
    不純物濃度を有するに至った前記第３の多結晶半導体層
    である請求項１記載の薄膜トランジスタ。
  8. 【請求項８】 前記第３の多結晶半導体層は、 前記第１導電型不純物のイオンの過剰注入前までの構成
    が、前記チャネル層の上部に、ゲート絶縁膜を介して設
    けられるゲート層と同一工程で形成される請求項７記載
    の薄膜トランジスタ。
  9. 【請求項９】 前記第３の多結晶半導体層は、 第２導電型の第４の多結晶半導体層を前記開口部に埋め
    込んだ後、 前記第１導電型不純物のイオンを、少なくとも前記第１
    の多結晶半導体層より下層の所定深さまで注入すること
    で、当該所定深さまでが前記第１導電型、残りが第２導
    電型となっている請求項７記載の薄膜トランジスタ。
  10. 【請求項１０】 前記第１の多結晶半導体層と前記第２
    の多結晶半導体層とは、前記第１の多結晶半導体層およ
    び前記絶縁膜を貫通して形成された開口部に、前記第２
    の多結晶半導体層側から順に埋め込まれた、第２導電型
    の第４の多結晶半導体層、第１導電型の第３の多結晶半
    導体層を介して電気的に接続され、 前記導電型改変防止構造は、 第１導電型不純物のイオンを過剰に注入することによっ
    て、前記第２の多結晶半導体層の不純物濃度よりも高い
    不純物濃度を有するに至った前記第３の多結晶半導体層
    である請求項１記載の薄膜トランジスタ。
  11. 【請求項１１】 前記開口部は、 前記第４の多結晶半導体層が埋め込まれる下部開口部
    と、 前記第３の多結晶半導体層が埋め込まれる上部開口部と
    を備え、 前記上部および下部開口部は、別個の工程で形成される
    請求項１０記載の薄膜トランジスタ。
  12. 【請求項１２】 前記上部開口部は、前記第１の多結晶
    半導体層から遠ざかる方向にずれるように形成される請
    求項１０記載の薄膜トランジスタ。
  13. 【請求項１３】 前記第１の多結晶半導体層と前記第２
    の多結晶半導体層とは、前記第１の多結晶半導体層およ
    び前記絶縁膜を貫通して形成された開口部に埋め込まれ
    た、第２導電型の第３の多結晶半導体層を介して電気的
    に接続され、 前記導電型改変防止構造は、 前記第３の多結晶半導体層と、前記開口部内壁との間に
    形成された第１導電型の第４の多結晶半導体層である請
    求項１記載の薄膜トランジスタ。
  14. 【請求項１４】 前記第１の多結晶半導体層と前記第２
    の多結晶半導体層とは、前記第１の多結晶半導体層およ
    び前記絶縁膜を貫通して形成された開口部に埋め込まれ
    た、第２導電型の第３の多結晶半導体層を介して電気的
    に接続され、 前記導電型改変防止構造は、 前記開口部内に露出する前記第１の多結晶半導体層の表
    面に、第１導電型不純物のイオンを斜め方向から注入す
    ることによって形成された第１導電型の半導体領域であ
    る請求項１記載の薄膜トランジスタ。
  15. 【請求項１５】 絶縁膜上に形成され、チャネル層を規
    定するソース・ドレイン層の一方である第１導電型の第
    １の多結晶半導体層と、前記絶縁膜内に形成され、前記
    第１の多結晶半導体層と電気的に接続される第２導電型
    の第２の多結晶半導体層とを備える薄膜トランジスタで
    あって、 前記第２の多結晶半導体層表面から、前記チャネル層と
    前記第１の多結晶半導体層との境界部までの境界間距離
    を実質的に延長することで、前記第２の多結晶半導体層
    から前記第１の多結晶半導体層への第２導電型不純物の
    侵入による導電型の改変を防止する薄膜トランジスタ。
  16. 【請求項１６】 前記第１の多結晶半導体層と前記第２
    の多結晶半導体層とは、前記第１の多結晶半導体層およ
    び前記絶縁膜を貫通して形成された開口部に埋め込まれ
    た、少なくとも一部が第１導電型の第３の多結晶半導体
    層を介して電気的に接続され、 前記絶縁膜に凹凸部を形成し、前記第１の多結晶半導体
    層の形成長を長くすることで前記境界間距離を実質的に
    延長する請求項１５記載の薄膜トランジスタ。
  17. 【請求項１７】 前記第１の多結晶半導体層は、前記チ
    ャネル層を挟んで前記第２の多結晶半導体層が形成され
    る側とは反対側に形成され、 前記絶縁膜内に形成され、前記第１の多結晶半導体層の
    下部から前記第２の多結晶半導体層の上部にかけて延在
    する第１導電型の第３の多結晶半導体層を備え、 前記第１の多結晶半導体層と前記第２の多結晶半導体層
    とを、前記第３の多結晶半導体層を介して接続すること
    で前記境界間距離を実質的に延長する請求項１５記載の
    薄膜トランジスタ。
  18. 【請求項１８】 前記第１の多結晶半導体層は、前記チ
    ャネル層を挟んで前記第２の多結晶半導体層が形成され
    る側とは反対側に形成され、 第２の絶縁膜を介して、前記第１の多結晶半導体層上部
    から前記第２の多結晶半導体層の上部にかけて延在する
    第１導電型の第３の多結晶半導体層を備え、 前記第１の多結晶半導体層と前記第２の多結晶半導体層
    とを、前記第３の多結晶半導体層を介して接続すること
    で前記境界間距離を実質的に延長する請求項１５記載の
    薄膜トランジスタ。
  19. 【請求項１９】 前記第１の多結晶半導体層と前記第２
    の多結晶半導体層とは、前記絶縁膜および、前記絶縁膜
    の中間部分に形成された不純物添加酸化膜を貫通して形
    成された開口部を介して直接に接続され、 前記開口部は、 不純物添加酸化膜部分において開口寸法が他の部分より
    も大きく形成され、断面方向の輪郭形状を凹凸を有した
    形状となって、前記境界間距離を実質的に延長する請求
    項１５記載の薄膜トランジスタ。
  20. 【請求項２０】 絶縁膜上に形成され、チャネル層を規
    定するソース・ドレイン層の一方である第１導電型の第
    １の多結晶半導体層と、前記絶縁膜内に形成され、前記
    第１の多結晶半導体層と電気的に接続される第２導電型
    の第２の多結晶半導体層とを備える薄膜トランジスタで
    あって、 前記第２の多結晶半導体層から前記第１の多結晶半導体
    層への第２導電型不純物の侵入を防止する不純物侵入防
    止構造を備える薄膜トランジスタ。
  21. 【請求項２１】 前記不純物侵入防止構造は、前記第２
    導電型不純物を吸収するシンク層であって、 前記シンク層は、 前記第２の多結晶半導体層上に形成されたタングステン
    シリサイド層である請求項２０記載の薄膜トランジス
    タ。
  22. 【請求項２２】 前記タングステンシリサイド層上に形
    成された、第２導電型の第３の多結晶半導体層をさらに
    備える請求項２１記載の薄膜トランジスタ。
  23. 【請求項２３】 前記タングステンシリサイド層上に形
    成された、第１導電型の第３の多結晶半導体層をさらに
    備える請求項２１記載の薄膜トランジスタ。
  24. 【請求項２４】 前記不純物侵入防止構造は、前記第２
    導電型不純物の侵入を阻止する侵入阻止層であって、 前記侵入阻止層は、 膜厚が１〜１０ｎｍのシリコン窒化膜、あるいは膜厚が
    ０．５〜５ｎｍのシリコン酸化膜であって、少なくと
    も、前記第２の多結晶半導体層上に形成される請求項２
    ０記載の薄膜トランジスタ。
  25. 【請求項２５】 前記第１の多結晶半導体層と前記第２
    の多結晶半導体層とは、前記第１の多結晶半導体層およ
    び前記絶縁膜を貫通して形成された開口部に埋め込まれ
    た、第１導電型の第３の多結晶半導体層を介して電気的
    に接続され、 前記シリコン窒化膜は、 前記開口部の内壁および、前記開口部底部に露出する前
    記第２の多結晶半導体層表面に形成される請求項２４記
    載の薄膜トランジスタ。
  26. 【請求項２６】 前記シリコン窒化膜上に形成された、
    第１導電型の第４の多結晶半導体層をさらに備える請求
    項２４記載の薄膜トランジスタ。
  27. 【請求項２７】 前記第１の多結晶半導体層と前記第２
    の多結晶半導体層とは、前記第１の多結晶半導体層およ
    び前記絶縁膜を貫通して形成された開口部に埋め込まれ
    た、第１導電型不純物を含む第１のタングステンシリサ
    イド層を介して電気的に接続され、 前記シリコン窒化膜と前記第１のタングステンシリサイ
    ド層との間に形成された、前記第１導電型不純物を含む
    第２のタングステンシリサイド層をさらに備える請求項
    ２４記載の薄膜トランジスタ。
  28. 【請求項２８】 前記不純物侵入防止構造は、前記第２
    導電型不純物の侵入を阻止する侵入阻止層であって、 前記侵入阻止層は、 窒化チタン膜であって、少なくとも、前記第２の多結晶
    半導体層上に形成される請求項２０記載の薄膜トランジ
    スタ。
  29. 【請求項２９】 前記第１の多結晶半導体層と前記第２
    の多結晶半導体層とは、前記第１の多結晶半導体層およ
    び前記絶縁膜を貫通して形成された開口部に埋め込まれ
    た金属層を介して電気的に接続され、 前記シリコン窒化膜は、 前記開口部の内壁および、前記開口部底部に露出する前
    記第２の多結晶半導体層表面に形成される請求項２８記
    載の薄膜トランジスタ。
  30. 【請求項３０】 前記不純物侵入防止構造は、前記第２
    導電型不純物の侵入を阻止する侵入阻止層であって、 前記侵入阻止層は、 表面がＴｉＳｉＮ合金層となったチタンシリサイド膜で
    あって、少なくとも、前記第２の多結晶半導体層上に形
    成される請求項２０記載の薄膜トランジスタ。
  31. 【請求項３１】 前記第１の多結晶半導体層と前記第２
    の多結晶半導体層とは、前記第１の多結晶半導体層およ
    び前記絶縁膜を貫通して形成された開口部に埋め込まれ
    た、第１導電型の第３の多結晶半導体層を介して電気的
    に接続され、 前記表面がＴｉＳｉＮ合金層となったチタンシリサイド
    膜は、 前記開口部内に露出する前記第１の多結晶半導体層の表
    面、および前記開口部底部に露出する前記第２の多結晶
    半導体層表面に形成される請求項３０記載の薄膜トラン
    ジスタ。
  32. 【請求項３２】 前記第１の多結晶半導体層と前記第２
    の多結晶半導体層とは、前記第１の多結晶半導体層およ
    び前記絶縁膜を貫通して形成された開口部に埋め込まれ
    た、第１導電型の第３の多結晶半導体層を介して電気的
    に接続され、 前記第２の多結晶半導体層上に形成されたチタンシリサ
    イド膜を備え、 前記表面がＴｉＳｉＮ合金層となったチタンシリサイド
    膜は、 前記開口部底部に露出するチタンシリサイド層表面に形
    成される請求項３０記載の薄膜トランジスタ。
  33. 【請求項３３】 前記第１の多結晶半導体層と前記第２
    の多結晶半導体層とは、前記第１の多結晶半導体層およ
    び前記絶縁膜を貫通して形成された開口部に埋め込まれ
    た、第２導電型の第３の多結晶半導体層を介して電気的
    に接続され、 前記導電型改変防止構造は、 窒素が導入された前記第３の多結晶半導体層である請求
    項１記載の薄膜トランジスタ。
  34. 【請求項３４】 絶縁膜上に形成され、チャネル層を規
    定するソース・ドレイン層の一方である第１導電型の第
    １の多結晶半導体層と、前記絶縁膜内に形成され、前記
    第１の多結晶半導体層と電気的に接続される第２導電型
    の第２の多結晶半導体層とを備える薄膜トランジスタの
    製造方法であって、 (ａ)前記第１の多結晶半導体層および前記絶縁膜を貫通
    して、前記第２の多結晶半導体層の表面に達する開口部
    を形成する工程と、 (ｂ)少なくとも前記開口部の壁面および底面に、スパッ
    タリング法によりチタン膜を形成する工程と、 (ｃ)ランプアニール法により、前記開口部内に露出する
    前記第１の多結晶半導体層の表面、および前記開口部底
    部に露出する前記第２の多結晶半導体層表面をシリサイ
    ド化して、前記チタン膜をシリサイド化する工程と、 (ｄ)アンモニア水により、シリサイド化していない前記
    チタン膜を除去する工程と、 (ｅ)アンモニア雰囲気中でアニールすることにより、シ
    リサイド化した前記チタン膜を、表面がＴｉＳｉＮ合金
    層となったチタンシリサイド膜に変質させる工程とを備
    える薄膜トランジスタの製造方法。
  35. 【請求項３５】 絶縁膜上に形成され、チャネル層を規
    定するソース・ドレイン層の一方である第１導電型の第
    １の多結晶半導体層と、前記絶縁膜内に形成され、前記
    第１の多結晶半導体層と電気的に接続される第２導電型
    の第２の多結晶半導体層とを備える薄膜トランジスタの
    製造方法であって、 (ａ)前記第２の多結晶半導体層上にチタンシリサイド層
    を形成する工程と、 (ｂ)前記チタンシリサイド層第２の多結晶半導体層の表
    面に達する開口部を形成する工程と、 (ｃ)アンモニア雰囲気中でアニールすることにより、前
    記開口部底部に露出した前記チタンシリサイド膜を、表
    面がＴｉＳｉＮ合金層となったチタンシリサイド膜に変
    質させる工程とを備える薄膜トランジスタの製造方法。
JP8306626A 1996-11-18 1996-11-18 薄膜トランジスタおよびその製造方法 Pending JPH10150198A (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP8306626A JPH10150198A (ja) 1996-11-18 1996-11-18 薄膜トランジスタおよびその製造方法
TW086104385A TW342534B (en) 1996-11-18 1997-04-03 Thin film transistor and its manufacture
KR1019970015464A KR100258378B1 (ko) 1996-11-18 1997-04-24 박막트랜지스터 및 그 제조방법
US08/850,631 US7112854B1 (en) 1996-11-18 1997-05-02 Thin-film transistor and method of fabricating the same
CNB971097976A CN1153302C (zh) 1996-11-18 1997-05-07 薄膜晶体管
US11/078,581 US7187040B2 (en) 1996-11-18 2005-03-14 Thin-film transistor and method of fabricating the same
US11/498,800 US7321152B2 (en) 1996-11-18 2006-08-04 Thin-film transistor and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8306626A JPH10150198A (ja) 1996-11-18 1996-11-18 薄膜トランジスタおよびその製造方法

Publications (1)

Publication Number Publication Date
JPH10150198A true JPH10150198A (ja) 1998-06-02

Family

ID=17959359

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8306626A Pending JPH10150198A (ja) 1996-11-18 1996-11-18 薄膜トランジスタおよびその製造方法

Country Status (5)

Country Link
US (3) US7112854B1 (ja)
JP (1) JPH10150198A (ja)
KR (1) KR100258378B1 (ja)
CN (1) CN1153302C (ja)
TW (1) TW342534B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018113370A (ja) * 2017-01-12 2018-07-19 株式会社Ｊｏｌｅｄ 半導体装置、表示装置および電子機器
JP2018152445A (ja) * 2017-03-13 2018-09-27 株式会社Ｊｏｌｅｄ 半導体装置、表示装置および電子機器
JP2019067985A (ja) * 2017-10-04 2019-04-25 株式会社Ｊｏｌｅｄ 半導体装置および表示装置
JP2019197923A (ja) * 2007-03-26 2019-11-14 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10150198A (ja) * 1996-11-18 1998-06-02 Mitsubishi Electric Corp 薄膜トランジスタおよびその製造方法
KR100532398B1 (ko) * 1998-12-24 2006-01-27 삼성전자주식회사 금속막으로구성된게이트전극을갖는모스트랜지스터
US6838329B2 (en) * 2003-03-31 2005-01-04 Intel Corporation High concentration indium fluorine retrograde wells
WO2007013534A1 (en) * 2005-07-27 2007-02-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101410926B1 (ko) * 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
DE102007010563A1 (de) * 2007-02-22 2008-08-28 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik Selektives Wachstum von polykristallinem siliziumhaltigen Halbleitermaterial auf siliziumhaltiger Halbleiteroberfläche
CN102269900B (zh) * 2010-06-03 2013-04-24 北京京东方光电科技有限公司 Tft阵列基板及其制造方法
US8723115B2 (en) * 2012-03-27 2014-05-13 Kla-Tencor Corporation Method and apparatus for detecting buried defects
CN102789971A (zh) * 2012-07-31 2012-11-21 京东方科技集团股份有限公司 多晶硅tft、多晶硅阵列基板及其制备方法、显示装置
US9449788B2 (en) 2013-09-28 2016-09-20 Kla-Tencor Corporation Enhanced defect detection in electron beam inspection and review
RU2571456C1 (ru) * 2014-07-15 2015-12-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования Кабардино-Балкарский государственный университет им. Х.М. Бербекова Способ изготовления тонкопленочного транзистора
US10396300B2 (en) * 2015-12-03 2019-08-27 International Business Machines Corporation Carbon nanotube device with N-type end-bonded metal contacts
KR102538000B1 (ko) 2018-03-29 2023-05-31 삼성디스플레이 주식회사 디스플레이 장치
CN112825332B (zh) * 2019-11-21 2024-04-12 南通尚阳通集成电路有限公司 Ldmos器件及其制造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59126671A (ja) * 1983-01-10 1984-07-21 Mitsubishi Electric Corp 半導体装置
US5349206A (en) * 1988-11-10 1994-09-20 Seiko Epson Corporation Integrated memory circuit with high density load elements
JPH02270335A (ja) 1989-04-12 1990-11-05 Toshiba Corp 半導体装置及びその製造方法
US5279990A (en) * 1990-03-02 1994-01-18 Motorola, Inc. Method of making a small geometry contact using sidewall spacers
JPH0496336A (ja) * 1990-08-11 1992-03-27 Nec Corp Ｍｏｓ型半導体装置
JPH0541378A (ja) 1991-03-15 1993-02-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH05102430A (ja) * 1991-04-23 1993-04-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH04334054A (ja) 1991-05-09 1992-11-20 Mitsubishi Electric Corp 半導体装置、電界効果トランジスタおよびその製造方法
JPH04370956A (ja) 1991-06-20 1992-12-24 Mitsubishi Electric Corp 半導体装置
JPH05235304A (ja) * 1992-02-25 1993-09-10 Sony Corp Ｔｆｔ負荷型ｓｒａｍ
JPH05251667A (ja) * 1992-03-05 1993-09-28 Fujitsu Ltd 半導体装置及びその製造方法
JPH05283650A (ja) * 1992-03-30 1993-10-29 Sony Corp 半導体装置の製造方法
JPH05315571A (ja) 1992-05-13 1993-11-26 Fujitsu Ltd 半導体記憶装置
US5432129A (en) 1993-04-29 1995-07-11 Sgs-Thomson Microelectronics, Inc. Method of forming low resistance contacts at the junction between regions having different conductivity types
JPH0799322A (ja) 1993-06-24 1995-04-11 Mitsubishi Electric Corp 薄膜トランジスタを有する半導体装置およびその製造方法
JP3830541B2 (ja) 1993-09-02 2006-10-04 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP3281700B2 (ja) * 1993-12-22 2002-05-13 三菱電機株式会社 半導体装置
JP3126573B2 (ja) 1993-12-24 2001-01-22 シャープ株式会社 半導体装置及びその製造方法
KR0124393B1 (ko) * 1994-03-18 1997-12-11 김주용 캐패시터 제조방법
JP3570052B2 (ja) * 1995-01-19 2004-09-29 セイコーエプソン株式会社 半導体メモリ装置及びその製造方法
WO1996033514A1 (fr) * 1995-04-17 1996-10-24 Seiko Epson Corporation Dispositif semi-conducteur et procede de fabrication de ce dispositif
JP2845176B2 (ja) * 1995-08-10 1999-01-13 日本電気株式会社 半導体装置
KR100215851B1 (ko) * 1995-12-26 1999-08-16 구본준 반도체 소자의 구조
US5874770A (en) * 1996-10-10 1999-02-23 General Electric Company Flexible interconnect film including resistor and capacitor layers
JPH10150198A (ja) * 1996-11-18 1998-06-02 Mitsubishi Electric Corp 薄膜トランジスタおよびその製造方法
US5831897A (en) * 1996-12-12 1998-11-03 Stmicroelectronics, Inc. SRAM memory cell design having complementary dual pass gates

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019197923A (ja) * 2007-03-26 2019-11-14 株式会社半導体エネルギー研究所 半導体装置
JP2020039006A (ja) * 2007-03-26 2020-03-12 株式会社半導体エネルギー研究所 半導体装置
JP2018113370A (ja) * 2017-01-12 2018-07-19 株式会社Ｊｏｌｅｄ 半導体装置、表示装置および電子機器
JP2018152445A (ja) * 2017-03-13 2018-09-27 株式会社Ｊｏｌｅｄ 半導体装置、表示装置および電子機器
JP2019067985A (ja) * 2017-10-04 2019-04-25 株式会社Ｊｏｌｅｄ 半導体装置および表示装置

Also Published As

Publication number Publication date
US7187040B2 (en) 2007-03-06
KR19980041712A (ko) 1998-08-17
CN1182962A (zh) 1998-05-27
US7112854B1 (en) 2006-09-26
CN1153302C (zh) 2004-06-09
KR100258378B1 (ko) 2000-06-01
TW342534B (en) 1998-10-11
US20060267012A1 (en) 2006-11-30
US20050167673A1 (en) 2005-08-04
US7321152B2 (en) 2008-01-22

Similar Documents

Publication Publication Date Title
US7321152B2 (en) Thin-film transistor and method of fabricating the same
US6812104B2 (en) MIS semiconductor device and method of fabricating the same
US5424229A (en) Method for manufacturing MOSFET having an LDD structure
US4455740A (en) Method of manufacturing a self-aligned U-MOS semiconductor device
US6147383A (en) LDD buried channel field effect semiconductor device and manufacturing method
US5428240A (en) Source/drain structural configuration for MOSFET integrated circuit devices
US6069398A (en) Thin film resistor and fabrication method thereof
US6555450B2 (en) Contact forming method for semiconductor device
JP2001148472A (ja) 半導体装置及びその製造方法
US4663825A (en) Method of manufacturing semiconductor device
EP1503410A1 (en) Semiconductor device and method of manufacturing the same
US5607881A (en) Method of reducing buried contact resistance in SRAM
KR100334979B1 (ko) 핫 캐리어 내성이 개선될 수 있고, 실리사이드층이 고 신뢰성
US5942785A (en) Poly plug to reduce buried contact series resistance
JPH09129752A (ja) Ｃｍｏｓ集積回路の製造方法
JP4491858B2 (ja) 半導体装置の製造方法
US5933736A (en) Method of manufacturing a semiconductor device
JP2635096B2 (ja) 半導体装置及びその製造方法
JPH10303412A (ja) 半導体装置及びその製造方法
US7521767B2 (en) MOS transistor in a semiconductor device
JP2509708B2 (ja) Ｓｏｉ型半導体装置及びその製造方法
US6455420B1 (en) Method of forming a compound film of a semiconductor and a metal by self-alignment
US20020028545A1 (en) Highly resistive static random access memory and method of fabricating the same
JPS6043863A (ja) 半導体装置
JP2815170B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060224

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060828

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060912

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070206