JPH05235304A - Ｔｆｔ負荷型ｓｒａｍ - Google Patents

Ｔｆｔ負荷型ｓｒａｍ

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JPH05235304A
JPH05235304A JP4075156A JP7515692A JPH05235304A JP H05235304 A JPH05235304 A JP H05235304A JP 4075156 A JP4075156 A JP 4075156A JP 7515692 A JP7515692 A JP 7515692A JP H05235304 A JPH05235304 A JP H05235304A
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tft
layer
gate electrode
storage node
load type
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JP4075156A
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Masayoshi Sasaki
正義 佐々木
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Sony Corp
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Sony Corp
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Abstract

(57)【要約】 【目的】 ＴＦＴ負荷型ＳＲＡＭにおいて、ソフトエラ
ー耐性を高める。 【構成】 各セルの負荷手段を成す一対のＴＦＴのうち
の一方のＴＦＴのゲート電極に接続され該ＴＦＴのゲー
ト電極とは別の層を成す導体層を他方のＴＦＴのゲート
に誘電体層を介して積層してその間にカップリング容量
を存在させ、ＴＦＴの活性層、ゲートと、それに接続さ
れる記憶ノードとの間に抵抗を介在させたことを特徴と
する。 【効果】 メモリセルのＣＲ時定数が大きくなり、記憶
ノードがアルファ線でレベル低下してもデータ反転しな
い。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＴＦＴ負荷型ＳＲＡ
Ｍ、特にソフトエラー耐性を高めたＴＦＴ負荷型ＳＲＡ
Ｍに関する。
【０００２】
【従来の技術】従来のＴＦＴ負荷型ＳＲＡＭ（スターテ
ィックランダムアクセスメモリ）は、メモリセルの回路
構成が図５に示すとおりであり、レイアウトは例えば図
６に示すとおりであり、そして、断面構造は例えば図７
に示すとおりである。
【０００３】図６、図７において、３Ｐは負荷手段を成
すところのｐチャンネルのＭＯＳＴＦＴ（薄膜トランジ
スタ）のゲート電極であり、第３層目のポリシリコン層
からなる。３ＰＣはこの３Ｐと駆動トランジスタである
ｎチャンネルＭＯＳトランジスタのゲート電極とのコン
タクト部、４Ｐは第４層目のポリシリコン層で、これに
上記３Ｐをゲート電極とするＴＦＴが形成されている。
即ち、４ＰはＴＦＴの活性層を成し、４ＰＣは４Ｐと３
Ｐのコンタクトを示す。
【０００４】このようなＴＦＴ負荷型ＳＲＡＭは、ドラ
イバとしてバルクｎチャンネルＭＯＳトランジスタを用
い、負荷手段としてｐチャンネルＭＯＳＦＥＴを用いて
おり、フリップフロップを成す一対インバータがＣＭＯ
Ｓインバータ構成なので、セルを貫通する電流を小さく
抑えることができるという利点がある。尚、このような
ＳＲＡＭに関しては例えば実願平１−５４８４１（実開
平２−１４６８４９号公報）等により各種提案が為され
ている。
【０００５】
【発明が解決しようとする課題】ところで、このような
従来のＴＦＴ負荷型ＳＲＡＭには負荷手段を成すＴＦＴ
の駆動能力が低いのでソフトエラー耐性を強くできない
という問題があった。即ち、封止用レジン、配線材料中
に微かに含まれるウラニウム等の放射性元素の崩壊によ
って発生するアルファ線がセルの「ハイ」の状態にある
記憶ノードに入射すると、アルファ線の飛程により電子
・正孔対が発生して記憶ノードの電位を変動させてフリ
ップフロップ反転するというソフトエラーが生じるとい
う問題がＲＡＭにはあるが、この問題は、所謂フルＣＭ
ＯＳ型のＳＲＡＭではほとんど起きなかった。
【０００６】というのは、記憶ノードがアルファ線によ
り発生した電子・正孔対によって電位変動しようとして
も負荷ＭＯＳトランジスタを成すｐチャンネルのバルク
ＭＯＳトランジスタによって電流を供給して「ハイ」の
状態を保ち得るからである。即ち、バルクＭＯＳトラン
ジスタは充分な駆動能力を有するので、アルファ線によ
る電位変動を充分に防止できたのである。しかるに、Ｔ
ＦＴ負荷型のＳＲＡＭにおいてはソフトエラーが無視で
きない問題となりつつある。というのは、ＴＦＴはもと
もと電流駆動能力が小さいうえにメモリの高集積化のた
めにＴＦＴのサイズが小さくなる傾向にあり、その結
果、益々電流駆動能力が小さくなり、従って、記憶ノー
ドのアルファ線による電位変動を防止できる程の電流供
給を負荷手段たるｐチャンネルのＴＦＴに期待すること
が難しくなりつつあるからである。しかして、従来ダイ
ナミック型ＲＡＭにおいてしか問題にならなかったソフ
トエラーがＳＲＡＭにおいても問題となるのである。
【０００７】本発明はこのような問題点を解決すべく為
されたものであり、セルの面積の増大を伴うことなくソ
フトエラー耐性を高めることを目的とする。
【０００８】
【課題を解決するための手段】本発明ＴＦＴ負荷型ＳＲ
ＡＭは、各セルの負荷手段を成す一対のＴＦＴのうちの
一方のＴＦＴのゲート電極に接続され該ＴＦＴとは別の
層を成す導体層を他方のＴＦＴの導体層に誘電体層を介
して積層し、また、ＴＦＴのゲート電極、活性層と、そ
れと接続される記憶ノードとの間に抵抗を介在させたこ
とを特徴とする。
【０００９】
【作用】本発明ＴＦＴ負荷型ＳＲＡＭによれば、導体層
を設けてこれをセルの一方のＴＦＴのゲート電極に接続
すると共に他方のＴＦＴのゲート電極に誘電体層を介し
て積層したのでセルの一対のＴＦＴのゲート電極にカッ
プリング容量を介在させることができる。また、ＴＦＴ
のゲート電極、活性層と、それに接続される記憶ノード
との間には抵抗が介在する。従って、メモリセルのＣＲ
時定数が大きくなり、アルファ線によるノードの電位低
下が起きてもＴＦＴのゲート電極の電荷が消滅しない。
従って、メモリセルのデータの反転を防止できる。
【００１０】
【実施例】以下、本発明ＴＦＴ負荷型ＳＲＡＭを図示実
施例に従って詳細に説明する。図１乃至図４は本発明Ｔ
ＦＴ負荷型ＳＲＡＭの一つの実施例を説明するためのも
ので、図１はセルのレイアウトを示す平面図、図２は図
１の２−２線に沿う断面図、図３はセルの回路図、図４
はアルファ線による電流が流れることによって生じるノ
ードの電位変化を示す図である。
【００１１】本ＴＦＴ負荷型ＳＲＡＭは、第５番目のポ
リシリコン層が３Ｐ（第３層目のポリシリコン層）より
も下層に形成し、３Ｐと１Ｐとのコンタクトが、コンタ
クトホールを埋めるポリシコンによってとられている点
で従来のＴＦＴ負荷型ＳＲＡＭと大きく異なっている
が、それ以外の点では従来のＴＦＴ負荷型ＳＲＡＭと共
通するので、共通する点についての詳細な説明を省略
し、従来のＴＦＴ負荷型ＳＲＡＭと相違する点について
のみ説明する。
【００１２】１は第５番目のポリシリコン層（５Ｐ）
で、一方の記憶ノードＮ１に接続されており、そして、
ＴＦＴＱ３のゲート電極（３Ｐ）の下側に延在してい
る。２はＴＦＴＱ３のゲート電極（３Ｐ）と第５番目の
ポリシリコン層１との重なった部分、４はその間を絶縁
する絶縁膜であり、例えばＳｉＯ2 、Ｓｉ3 Ｎ4 、Ｓｉ
Ｏ2 の積層膜からなる。しかして、上記重なった部分２
にカップリング容量Ｃが形成される。
【００１３】上記絶縁膜４はＳｉＯ2 単層に換算した膜
厚が１０ｎｍである。そして、０．３μｍルールで設計
した場合には、そのカップリング容量Ｃは３．４ｆＦ程
度である。この容量の値は、カップリング容量Ｃを設け
ない場合の記憶ノードＮ１（Ｎ２）の全容量に匹敵す
る。このように、本ＴＦＴ負荷型ＳＲＡＭにおいては、
一方の記憶ノードＮ１に接続されたポリシリコン層１が
ＴＦＴＱ３のゲート電極（３Ｐ）の下側に積層絶縁膜４
を介して積層されており、そのゲート電極と、ポリシリ
コン層１との間にカップリング容量Ｃが構成される。こ
れは図３に示すようにＱ３、Ｑ４のゲート電極間にカッ
プリング容量Ｃが接続されたことを意味する。
【００１４】また、上記ポリシリコン層１及びＴＦＴの
活性層となる４Ｐと、記憶ノードＮ１との接続は、３Ｐ
Ｃ（１Ｐと３Ｐとのコンタクトをとるためのコンタクト
ホール）を埋めるポリシリコン３を介して行われる。そ
のポリシリコン３は例えばリンＰの如き不純物のイオン
打込み量を適宜に設定することによりコンタクト抵抗を
任意の値に設定することができる。例えば、３×１０13
／ｃｍ3 のリンＰを注入することにより５００ＫΩのコ
ンタクト抵抗Ｒを得ることができる。ちなみに、従来に
おいてはＴＦＴのゲート、活性層と、記憶ノードとの接
続は図７に示すように、直接にコンタクトさせることに
より行われていた。従って、かかるコンタクト抵抗Ｒは
得ることができなかった。
【００１５】このような本ＴＦＴ負荷型ＳＲＡＭによれ
ば、メモリセルのＣＲ時定数を相当に大きくすることが
でき、ソフトエラー耐性と高めることができる。この点
について、図４に従って記憶ノードＮ１に着目して説明
する。尚、ＴＦＴＱ４のゲート電極をＮ１’とする。ア
ルファ線が半導体基板中に入射し、「ハイ」だった記憶
ノードＮ１に電子が注入したとする。このときＮ１の電
位は、約１００ｐｓ（ピコセカンド）の間にＶCCから０
Ｖに低下する。アルファ線によって発生した電子の流入
はたかだか１００ｐｓで済んでしまうのである。
【００１６】一方、記憶ノードＮ１に接続された３Ｐ及
び５Ｐ、即ち第５番目のポリシリコン層１からは上記カ
ップリング容量Ｃと上記コンタクト抵抗Ｒとによる時定
数ＣＲの存在する部分を通じて記憶ノードＮ１へ流れ込
む。このＣＲは約１．５×１０-9ｓｅｃ（Ｃ＝３ｆＦ、
Ｒ＝５００ＫΩとした場合）である。従って、記憶ノー
ドＮ１の電位が１００ｐｓの間に０Ｖに低下したとして
も、ノードＮ１’の電位は時定数が大きいが故に低下が
緩慢であり僅かしか低下しない。そして、１００ｐｓが
終るとノードＮ１の電位は上がり始めそれに伴ってノー
ドＮ１’も上がり始める。ところで、ＭＯＳトランジス
タＱ４を制御するのは、ノードＮ１’の電位であり、こ
れが低くならないのでメモリセルのデータの反転は防止
できる。
【００１７】ちなみに、若し、Ｃ、Ｒが小さいとＮ１’
の電位はアルファ線による電子の侵入によってＮ１の電
位低下に準じて急速に低下して０Ｖあるいはそれに近い
値になるのでＭＯＳトランジスタＱ４がターンオンして
データの反転が起り得るが、本発明におけるようにＣＲ
を大きくすることによりそれを防止できるのである。
【００１８】
【発明の効果】本発明ＴＦＴ負荷型ＳＲＡＭは、各セル
の負荷手段を成す一対のＴＦＴのうちの一方のＴＦＴの
ゲート電極に接続され該ＴＦＴとは別の層を成す導体層
を他方のＴＦＴの導体層に誘電体層を介して積層してそ
の間にカップリング容量を形成し、ＴＦＴのゲート・活
性層と、それに接続される記憶ノードとの間に抵抗を介
在させたことを特徴とするものである。従って、本発明
ＴＦＴ負荷型ＳＲＡＭによれば、導体層を設けてこれを
セルの一方のＴＦＴのゲート電極に接続すると共に他方
のＴＦＴのゲート電極に積層したのでセルの一対のＴＦ
Ｔのゲート電極にカップリング容量を介在させることが
できる。更に、ＴＦＴのゲート電極、導体層と、各記憶
ノードとの間には例えばポリシコン等によるコンタクト
抵抗が介在する。従って、メモリセルのＣＲ時定数が大
きくなり、アルファ線によるノードの電位低下が起きて
もＴＦＴのゲート電極の電荷が消滅しない。従って、メ
モリセルのデータの反転を防止することができる。
【図面の簡単な説明】
【図１】本発明ＴＦＴ負荷型ＳＲＡＭの一つの実施例を
示す平面図である。
【図２】図１の２−２線に沿う断面図である。
【図３】上記実施例の回路図である。
【図４】上記実施例の記憶ノードのアルファ線による電
位変化を示す図である。
【図５】従来例を示す回路図である。
【図６】従来例を示す平面図である。
【図７】図６の７−７線視断面図である。
【符号の説明】
１ 一方のＴＦＴのゲート電極と接続され他方のＴＦＴ
のゲート電極と誘電体層を介して積層された導電膜 ２ カップリング容量領域 ３ コンタクト部分 ４ 誘電体層

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 各セルの負荷手段を成す一対のＴＦＴの
    うちの一方のＴＦＴのゲート電極に接続され該ＴＦＴと
    は別の層を成す導体層を他方のＴＦＴの導体層に絶縁層
    を介して積層してその間にカップリング容量を形成し、 ＴＦＴのゲート・活性層と、それに接続される記憶ノー
    ドとの間に抵抗を介在させた ことを特徴とするＴＦＴ負荷型ＳＲＡＭ
JP4075156A 1992-02-25 1992-02-25 Ｔｆｔ負荷型ｓｒａｍ Pending JPH05235304A (ja)

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JP4075156A JPH05235304A (ja) 1992-02-25 1992-02-25 Ｔｆｔ負荷型ｓｒａｍ
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