KR100418089B1 - 반도체 소자의 박막 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 박막 트랜지스터 제조 방법에 관한 것으로, SRAM 제조 공정 중 3차원 스택(Stack) 공정으로 단결정의 드라이브(Driver) 트랜지스터 상부에 실리콘 박막을 증착하여 로드(Load) 트랜지스터를 형성하는 과정에서 단결정의 드라이브 트랜지스터 상부의 층간 절연막 상에 비정질 실리콘의 고상결정화를 이용하여 단결정 실리콘 박막을 형성하고, 단결정 실리콘 박막에 단결정 실리콘 박막 트랜지스터(Single Crystal Silicon Thin Film Transistor; C-Si TFT)를 형성하여 로드(Load) 트랜지스터로 사용하며, 드라이브 트랜지스터의 드레인과 로드 트랜지스터의 드레인을 연결하는 콘택 플로그를 SPC(Solid Phase Crystallization) 플러그로 활용함으로써 로드 트랜지스터의 균일성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 박막 트랜지스터 제조 방법이 개시된다.
Description
본 발명은 반도체 소자의 박막 트랜지스터 제조 방법에 관한 것으로, 특히 SRAM 제조 공정 중에서 단결정의 드라이브(Driver) 트랜지스터 상부에 실리콘 박막을 증착하여 로드(Load) 트랜지스터를 형성하는 3차원 스택(Stack) 공정을 이용한 반도체 소자의 박막 트랜지스터 제조 방법에 관한 것이다.
최근 들어, 노트북 컴퓨터와 PDAs(Personal Digital Assistants)가 발전되면서, 저전력, 고속, 고집적의 랜덤 억세스 메모리(Random Access Memory; RAM)에 대한 요구가 더욱 커지고 있다. DRAM의 경우고집적은 가능하나, 속도가 늦은 반면, SRAM은 그 반대로 셀 면적이 커서 고집적화에 불리하다. 셀 면적을 줄이기 위해 SRAM은 단결정의 드라이브(Driver) 트랜지스터 위에 다결정 실리콘 박막을 증착하여 로드(Load) 트랜지스터를 형성하는 3차원 스택(Stack) 공정을 도입하였다. 범용 SRAM의 표준적인 메모리 셀로써 다결정 실리콘 부하 저항 셀이 16Kb SRAM에서부터 보급되어 사용되어 온 것이다. 그리고, 4Mb에서부터는 PMOS의 다결정 실리콘 박막 트랜지스터를 이용한, 이른바 TFT형 셀을 채용하였다. TFT형 셀을 사용하면 데이터 홀드(Hold)시의 소비전류를 1㎂ 이하로 유지할 수 있다는 장점 외에도 고속 동작에서 많은 소프트 에러(Soft Error)에도 강한 강점이 있다. 특히, 스택킹(Stacking) 기술에 의해서 기존의 다결정 실리콘 부하 저항 셀을 쓰는 경우에 비해 셀의 크기를 작게 유지할 수 있는 장점도 있다. 하지만, 현재 사용되고 있는 다결정 실리콘 박막 트랜지스터는 다결정 박막 내에 불균일하게 존재하는 결정 경계로 인해 소자 특성이 균일하지 못하고, 신뢰도가 낮은 문제가 있다.
이는 트랜지스터의 액티브(Active) 영역에서 불균일하게 결정 경계가 형성되기 때문으로, 소자의 스케일링 다운(Scaling down)이 진행될수록 무작위 결정 경계의 영향은 더 커지고, 이로 인해 수율이 저하된다. 이는 메모리의 집적도가 높아질수록 더욱 치명적인 요인이 된다. 가장 바람직한 것은 로드 트랜지스터로 단결정 실리콘 소자를 이용하는 것인데 현재의 기술로는 단결정 실리콘 스택 로드 트랜지스터의 제작이 어려워 면적면에서 불리하더라도 한 평면위에 6 트랜지스터를 제작하는 구조를 채용하고 있다.
다결정 실리콘 트랜지스터의 또 다른 문제점은 기판이 플로팅(Floating)되어 있는 점인데, 이 경우 접합 누설 전류에 의해 형성된 정공이 기판에 쌓여 바디(Body)의 전위를 높여줌으로써 기판을 통한 누설 전류(Subthreshold leakage current)를 증가시키고, 이로 인해 스탠바이 파워(Stand-by power)가 증가되는 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 단결정의 드라이브(Driver) 트랜지스터 상부의 층간 절연막 상에 비정질 실리콘의 고상결정화를 이용하여 단결정 실리콘 박막을 형성하고, 단결정 실리콘 박막에 단결정 실리콘 박막 트랜지스터(Single Crystal Silicon Thin Film Transistor; C-Si TFT)를 형성하여 로드(Load) 트랜지스터로 사용하며, 드라이브 트랜지스터의 드레인과 로드 트랜지스터의 드레인을 연결하는 콘택 플로그를 SPC(Solid Phase Crystallization) 플러그로 활용함으로써 로드 트랜지스터의 균일성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 박막 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
도 1은 SRAM의 구조를 설명하기 위한 회로도.
도 2a 내지 도 2d는 단결정 실리콘 박막을 형성하는 방법의 제 1 실시예를 설명하기 위한 소자의 단면도.
도 3a 내지 도 3e는 단결정 실리콘 박막을 형성하는 방법의 제 2 실시예를 설명하기 위한 소자의 단면도.
도 4a 내지 도 4f는 본 발명에 따른 반도체 소자의 박막 트랜지스터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
도 5는 본 발명에 따른 반도체 소자의 박막 트랜지스터 제조 방법의 다른 실시예를 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
21, 31, 41, 61 : 반도체 기판 22, 47, 69 : 층간 절연막
32 : 제 1 절연막 23, 33 : 포토레지스트 패턴
34 : 제 2 절연막 24, 35, 50 : 비정질 실리콘 박막
25, 36, 51, 70 : 단결정 실리콘 박막
42, 62 : 필드 산화막 43, 63 : p-웰
44, 65, 71 : 제 1 게이트 산화막 45, 66, 72 : 제 1 게이트
46, 67 : 소오스/드레인 48 : 제 2 게이트
49 : 제 2 게이트 산화막 52, 73 : 소오스/드레인
53, 74 : 채널 영역 64 : n-웰
68 : p타입 접합 영역 A : 비정질 실리콘 기둥
B : 단결정 실리콘 기둥 C, D, E : 고상결정화 플러그
TD: 드라이브 트랜지스터 TL: 로드 트랜지스터
본 발명에 따른 반도체 소자의 박막 트랜지스터 제조 방법은 반도체 기판에액세스 트랜지스터 및 드라이브 트랜지스터 각각을 다수개 형성한 후 전체 구조상에 층간 절연막을 형성하는 단계, 층간 절연막 상에 소정의 패턴으로 게이트를 형성한 후 전체 상부에 게이트 산화막을 형성하는 단계, 게이트 산화막 및 층간 절연막의 소정 영역을 식각하여 드라이브 트랜지스터의 드레인을 노출시키는 단계, 전체 상부에 비정질 실리콘 박막을 형성하는 단계, 어닐링 공정으로 비정질 실리콘 박막을 고상결정화시켜 단결정 실리콘 박막으로 형성하는 단계 및 게이트 상부의 단결정 실리콘 박막을 제외한 소정 영역에 불순물을 주입하여 소오스/드레인을 형성하는 단계로 이루어지는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 박막 트랜지스터 제조 방법의 다른 실시예는 반도체 기판에 접합 영역, 액세스 트랜지스터 및 드라이브 트랜지스터 각각을 다수개 형성한 후 전체 구조상에 층간 절연막을 형성하는 단계, 게이트 산화막 및 층간 절연막의 소정 영역을 식각하여 접합 영역 및 드라이브 트랜지스터의 드레인을 노출시키는 단계, 전체 상부에 비정질 실리콘 박막을 형성하는 단계, 어닐링 공정으로 비정질 실리콘 박막을 고상결정화시켜 단결정 실리콘 박막으로 형성하는 단계, 접합 영역 상부의 단결정 실리콘 박막 상에 소정의 패턴으로 게이트 산화막 및 게이트를 형성하는 단계, 게이트를 이온 주입 마스크로 이용하는 불순물 이온 주입 공정을 통해 단결정 실리콘 박막에 소오스/드레인을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 박막 트랜지스터 제조 방법
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로한다.
도 1은 SRAM의 구조를 설명하기 위한 회로도이다.
일반적으로, SRAM의 단위 셀은 전원 전압 단자(Vcc)와 제 1 노드(N11)간에 접속되며 게이트 단자가 제 2 노드(N12)와 접속되는 제 1 로드 트랜지스터(TL1)와, 제 1 노드(N11) 및 접지 전압 단자(Vss)간에 접속되며 게이트 단자가 제 2 노드(N12)와 접속되는 제 1 드라이브 트랜지스터(TD1)와, 전원 전압 단자(Vcc)와 제 2 노드(N12)간에 접속되며 게이트 단자가 제 1 노드(N11)와 접속되는 제 2 로드 트랜지스터(TL2)와, 제 2 노드(N12) 및 접지 전압 단자(Vss)간에 접속되며 게이트 단자가 제 1 노드(N11)와 접속되는 제 2 드라이브 트랜지스터(TD2)와, 제 1 노드(N11) 및 반전 비트 라인 단자(/BL) 간에 접속되며 워드 라인 단자(WL)가 게이트 단자와 접속되는 제 1 억세스 트랜지스터(TA1) 및 제 2 노드(N12) 및 비반전 비트 라인 단자(BL) 간에 접속되며 워드 라인 단자(WL)가 게이트 단자와 접속되는 제 2 억세스 트랜지스터(TA2)로 구성된다.
상기의 구성으로 이루어진 SRAM의 단위 셀을 제조하는 공정에서, 제 1 로드 트랜지스터(TL1)는 제 1 드라이브 트랜지스터(TD1)의 상부에 형성되며, 제 2 로드 트랜지스터(TL2)는 제 2 드라이브 트랜지스터(TD2)의 상부에 형성된다.
좀더 자세하게 설명하면, 드라이브 트랜지스터의 상부에 로드 트랜지스터를형성하기 위해서는 드라이브 트랜지스터를 포함한 전체 상부에 형성된 절연막 상에 로드 트랜지스터의 채널 영역 및 소오스/드레인을 형성하기 위한 단결정 실리콘 박막을 형성해야 한다.
이하, 도 2a 내지 도 2d를 참조하여 층간 절연막 상에 단결정 실리콘 박막을 형성하는 방법의 제 1 실시예를 설명하기로 한다.
도 2a를 참조하면, 소정의 공정을 통해 여러 요소(도시되지 않음)가 형성된 반도체 기판(21) 전체 상부에 층간 절연막(22)을 형성한 후 층간 절연막(22) 상부에 소정의 패턴으로 포토레지스트 패턴(23)을 형성한다.
도 2b를 참조하면, 포토레지스트 패턴(23)을 식각 마스크로 하는 식각 공정으로 층간 절연막(22)의 노출된 부분을 제거한다. 이후 포토레지스트 패턴을 제거한다. 이로써, 반도체 기판(21)의 소정 영역이 노출된다.
도 2c를 참조하면, 노출된 반도체 기판(21)의 표면을 포함한 층간 절연막(22) 상부에 비정질 실리콘 박막(Amorphous silicon; 24)을 형성한 후 화학적 기계적 연마와 같은 평탄화 공정을 통해 비정질 실리콘 박막(24)의 상부 표면을 평탄화 한다.
층간 절연막(22)이 제거된 영역에서는 비정질 실리콘 기둥(A)에 의해 비정질 실리콘 박막(24)과 반도체 기판(21)이 접하게 된다.
도 2d를 참조하면, 소정의 열처리를 공정으로 비정질 실리콘 박막의 고상결정화(Solid Phase Crystallization; SPC)를 촉진시켜 층간 절연막(22) 상에 단결정 실리콘 박막(25)을 형성한다.
이하, 도 3a 내지 도 3e를 참조하여 층간 절연막 상에 단결정 실리콘 박막을 형성하는 방법의 제 2 실시예를 설명하기로 한다.
도 3a를 참조하면, 소정의 공정을 통해 여러 요소(도시되지 않음)가 형성된 반도체 기판(31) 전체 상부에 제 1 절연막(32)을 형성한 후 제 1 절연막(32) 상부에 소정의 패턴으로 포토레지스트 패턴(33)을 형성한다.
도 3b를 참조하면, 포토레지스트 패턴(33)을 식각 마스크로 하는 식각 공정으로 제 1 절연막(32) 및 반도체 기판(31)을 소정의 깊이까지 식각한다. 이후 포토레지스트 패턴 및 제 1 절연막을 제거한다.
상기의 식각 공정에 의해, 포토레지스트 패턴이 형성된 영역의 반도체 기판(31)은 식각되지 않아 단결정 실리콘 기둥(B)이 형성된다.
도 3c를 참조하면, 전체 상부에 제 2 절연막(34)을 형성한 후 화학적 기계적 연마와 같은 평탄화 공정을 실시하여 단결정 실리콘 기둥(B)의 상부 표면을 노출시킨다. 단결정 실리콘 기둥(B)은 후속 공정에서 제 2 절연막(34) 상부에 형성되는 요소와 반도체 기판(31)과의 플러그 역할을 한다.
도 3d를 참조하면, 단결정 실리콘 기둥(B)을 포함한 제 2 절연막(34) 상에 비정질 실리콘 박막(Amorphous silicon; 35)을 형성한다.
도 3e를 참조하면, 소정의 열처리를 공정으로 비정질 실리콘 박막의 고상결정화(Solid Phase Crystallization; SPC)를 촉진시켜 층간 절연막(34) 상에 단결정 실리콘 박막(36)을 형성한다.
종래의 고상결정화는 보통 절연막 위에 비정질 실리콘층만이 있어 열처리 이후 각각 결정 방향이 다른 다결정 실리콘층으로 바뀌게 된다. 하지만, 본원 발명에서는 비정질 실리콘 박막(도 2c의 23 또는 도 3d의 35)이, 도 2c와 같이 비정질 실리콘 기둥(A)에 의해 단결정 실리콘인 반도체 기판(21)과 접하게 되거나, 도 3d와 같이 단결정 실리콘 기둥(B)에 의해 단결정 실리콘인 반도체 기판(31)과 접하게 된다. 이 접합 계면에서는 핵형성 활성 에너지(Nucleation activation energy)가 작기 때문에 단결정 실리콘층의 결정을 시드(Seed)로 하여 결정성장이 발생된다. 즉, 열처리 과정 중에서 접합면의 단결정 실리콘이 시드가 되어 비정질 실리콘의 고상결정화가 촉진되므로써 절연층 상부에 단결정 실리콘 박막이 형성된다. 특히, 600℃ 이하에서의 퍼니스 어닐링(Furnace annealing)을 통해 고상결정화를 촉신시킬 경우 열공정에 대한 열부담(Thermal budget)이 적어 3차원 적층 구조(Stacked structure) 구현 시 유리하다.
이하, 도 4a 내지 도 4f를 참조하여, 비정질 실리콘의 고상결정화를 이용하여 드라이브 트랜지스터 상부에 로드 트랜지스터를 형성하는 본 발명에 따른 반도체 소자의 박막 트랜지스터 제조 방법을 설명하기로 한다.
도 4a를 참조하면, 반도체 기판(41)의 소정 영역에 필드 산화막(42)을 형성한 후 이온 주입 공정을 통해 p-웰(43)을 형성한다. 이후, 통상의 공정으로 제 1 게이트 산화막(44), 제 1 게이트(45) 및 소오스/드레인(46)을 형성한다. 이로써, 제 1 게이트 산화막(44), 제 1 게이트(45) 및 소오스/드레인(46)으로 이루어진 드라이브 트랜지스터가 제조된다.
도 4b를 참조하면, 전체 상부에 층간 절연막(47)을 형성한 후 제 1 게이트(45) 상부의 층간 절연막(47) 상에 소정의 패턴으로 제 2 게이트(48)를 형성한다.
도 4c를 참조하면, 제 2 게이트(48)를 포함한 층간 절연막(47) 상에 얇은 산화막으로 제 2 게이트 산화막(49)을 형성한다. 제 2 게이트 산화막(49)은 제 2 게이트(48)의 상부 표면 및 측벽이 노출되지 않도록 전체 상부에 균일하게 형성된다. 이후, 제 2 게이트 산화막(49) 및 층간 절연막(47)의 소정 영역을 식각하여 드레인(46)이 노출되도록 한다.
도 4d를 참조하면, 층간 절연막(47)이 식각된 영역이 완전히 매립되도록 노출된 드레인(46)을 포함한 전체 상부에 비정질 실리콘 박막(60)을 형성한다. 이후, 화학적 기계적 연마와 같은 평탄화 공정을 실시하여 비정질 실리콘 박막(60)의 상부 표면을 평탄화 시킨다.
도 4e를 참조하면, 소정의 어닐링 공정으로 비정질 실리콘 박막의 고상결정화(Solid Phase Crystallization; SPC)를 촉진시켜 비정질 실리콘 박막으로 단결정 실리콘 박막(51)으로 형성한다.
어닐링 공정은 약 600℃ 이하의 저온 퍼니스 어닐링 공정이나 열부담이 적은 레이져 어닐링 공정으로 실시한다. 저온 퍼니스 어닐링 공정이나 레이져 어닐링 공정은 3차원 스택 구조를 만들 때 유리하다.
이때, 비정질 실리콘 박막은 층간 절연막(47)이 식각 공정에 의해 제거된 영역을 통해 단결정 실리콘인 드레인(46)과 접하게 되고, 단결정 실리콘이 시드가 되어 비정질 실리콘의 고상결정화가 촉진되므로써 비정질 실리콘 박막이 단결정 실리콘 박막(51)으로 형성된다.
이후 제 2 게이트(48) 상부에 포토레지스트 패턴(도시되지 않음)을 형성한 후 소정의 이온 주입 공정 및 이온 주입된 불순물의 활성화 열처리를 실시하여 단결정 실리콘 박막(51)의 소정 영역에 소오스/드레인(52)을 형성한다. 소오스/드레인(52)을 형성한 후 포토레지스트 패턴을 제거한다.
도 4f를 참조하면, 식각 공정으로 단결정 실리콘 박막(51)의 불필요한 부분을 제거하여 패터닝한다.
이로써, 제 1 게이트 산화막(44), 제 1 게이트(45) 및 소오스/드레인(46)으로 이루어진 드라이브 트랜지스터(TD)의 상부에 제 2 게이트(48), 제 2 게이트 산화막(49) 및 소오스/드레인(52)으로 이루어진 로드 트랜지스터(TL)인 단결정 실리콘 박막 트랜지스터가 제조된다. 제 2 게이트(48) 상부의 단결정 실리콘 박막(51)에는 이온 주입 공정이 실시되지 않으며, 로드 트랜지스터의 채널 영역(53)이 된다.
상기의 공정은 기존의 바텀 게이트 폴리실리콘 박막 트랜지스터(Bottom gate poly-Si Thin Film Transistor)를 로드 트랜지스터로 사용한 기존의 구조와 동일하며 단지 드라이브 트랜지스터의 드레인과 로드 트랜지스터의 드레인을 연결하는 콘택 플러그(Contact Plug)를 로드 트랜지스터의 액티브 레이어(Active layer)인 비정질 실리콘 박막을 단결정으로 고상화시키기 위한 고상결정화 플러그(Solid PhaseCrystallization Plug; 도 4f의 C)로 활용한다. 이로 인해, 기존의 공정을 그대로 유지하면서 소자 특성을 향상시킬 수 있는 장점이 있다. 여기서, 비정질 실리콘의 증착 및 고상결정화는 600℃이하의 낮은 온도에서 이루어지므로 열처리 시 불순물 확산(Dopant Diffusion)은 크게 문제되지 않는다.
도 5를 참조하면, 반도체 기판(61)에 필드 산화막(62)을 형성하고, p-웰(63) 및 n-웰(64)을 형성한 후, 도 4a에 도시한 바와 같이, 통상의 공정으로 제 1 게이트 산화막(65), 제 1 게이트(66) 및 소오스/드레인(67)을 형성하여 드라이브 트랜지스터를 형성한다. 이때, n-웰(64)에는 p타입의 접합 영역(68)이 형성된다. 이후 전체 상부에 층간 절연막(69)을 형성한 다음 p타입의 접합 영역(68) 및 드레인(67)이 노출되도록 층간 절연막(69)의 소정 영역을 식각하여 제거한다. 노출된 p타입의 접합 영역(68) 및 드레인(67)을 포함한 전체 상부에 비정질 실리콘 박막을 형성한 후 소정의 어닐링 공정을 실시하여 비정질 실리콘 박막을 단결정 실리콘 박막(70)으로 형성한다. 어닐링 공정은 약 600℃ 이하의 저온 퍼니스 어닐링 공정이나 열부담이 적은 레이져 어닐링 공정으로 실시한다. 저온 퍼니스 어닐링 공정이나 레이져 어닐링 공정은 3차원 스택 구조를 만들 때 유리하다. 단결정 실리콘 박막(70) 상부에는 통상의 공정을 통해 제 2 게이트 산화막(71) 및 제 2 게이트(72)를 소정의 패턴으로 형성한다. 이후 이온 주입 공정으로 단결정 실리콘 박막(70)에 소오스/드레인(73)을 형성하여 제 2 게이트 산화막(71), 제 2 게이트(72) 및 소오스/드레인(73)으로 이루어진 로드 트랜지스터를 제조한다. 제 2 게이트(72) 하부의단결정 실리콘 박막(70)은 로드 트랜지스터의 채널 영역(74)이 된다.
본 발명에서는 시드로 사용한 단결정 실리콘 기둥을 로드 트랜지스터의 바디 콘택으로 사용함으로써 서브스레쉬홀드 전류(Subthreshold current)를 감소시킬 수 있다. 즉, 드라이브 트랜지스터의 드레인(67)과 로드 트랜지스터의 드레인(73)을 연결하는 콘택 플러그를 SPC 플러그(E)로 활용함과 동시에 바디 콘택을 위해 따로 n-웰(64)을 형성한 뒤 이를 SPC 플러그(D)로 활용할 수 있다. 이 경우 탑 게이트(Top gate) TFT 구조이나 기존의 스택(Stacked) SRAM의 경우와 마찬가지로 바텀(Bottom) 게이트나 더블 게이트(Double gate) TFT로 구현 가능하다.
상술한 바와 같이, 본 발명은 단결정의 드라이브(Driver) 트랜지스터 상부의 층간 절연막 상에 비정질 실리콘의 고상결정화를 이용하여 단결정 실리콘 박막을 형성하고, 단결정 실리콘 박막에 단결정 실리콘 박막 트랜지스터를 형성하여 로드(Load) 트랜지스터로 사용하며, 드라이브 트랜지스터의 드레인과 로드 트랜지스터의 드레인을 연결하는 콘택 플로그를 SPC 플러그로 활용함으로써 면적 손실이나 추가의 비용없이 고성능, 고집적의 3차원 스택 SRAM 제작이 가능하며, 또한 SPC 플러그를 위한 영역을 따로 만든다고 하더라도 이를 로드 트랜지스터의 바디 콘택으로 활용함으로써 소자 특성을 향상시킬 수 있다.
Claims (7)
- 반도체 기판에 액세스 트랜지스터 및 드라이브 트랜지스터 각각을 다수개 형성한 후, 상기 전체 구조상에 층간 절연막을 형성하는 단계;상기 층간 절연막 상에 소정의 패턴으로 게이트를 형성한 후 전체 상부에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 및 층간 절연막의 소정 영역을 식각하여 상기 드라이브 트랜지스터의 드레인을 노출시키는 단계;전체 상부에 비정질 실리콘 박막을 형성하는 단계;어닐링 공정으로 상기 비정질 실리콘 박막을 고상결정화시켜 단결정 실리콘 박막으로 형성하는 단계;상기 게이트 상부의 상기 단결정 실리콘 박막을 제외한 소정 영역에 불순물을 주입하여 소오스/드레인을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 박막 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 어닐링 공정은 약 600℃ 이하의 저온 퍼니스 어닐링이나 레이져 어닐링으로 실시하는 것을 특징으로 하는 반도체 소자의 박막 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 비정질 실리콘 박막은 상기 드라이브 트랜지스터의 드레인의 단결정 실리콘을 시드로 하여 상기 어닐링 공정에 의해 단결정으로 고상결정화되는 것을 특징으로 하는 반도체 소자의 박막 트랜지스터 제조 방법.
- 반도체 기판에 접합 영역, 액세스 트랜지스터 및 드라이브 트랜지스터 각각을 다수개 형성한 후, 상기 전체 구조상에 층간 절연막을 형성하는 단계;상기 게이트 산화막 및 층간 절연막의 소정 영역을 식각하여 상기 접합 영역 및 상기 드라이브 트랜지스터의 드레인을 노출시키는 단계;전체 상부에 비정질 실리콘 박막을 형성하는 단계;어닐링 공정으로 상기 비정질 실리콘 박막을 고상결정화시켜 단결정 실리콘 박막으로 형성하는 단계;상기 접합 영역 상부의 단결정 실리콘 박막 상에 소정의 패턴으로 게이트 산화막 및 게이트를 형성하는 단계 및상기 게이트를 이온 주입 마스크로 이용하는 불순물 이온 주입 공정을 통해 상기 단결정 실리콘 박막에 소오스/드레인을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 박막 트랜지스터 제조 방법.
- 제 4 항에 있어서,상기 어닐링 공정은 약 600℃ 이하의 저온 퍼니스 어닐링이나 레이져 어닐링으로 실시하는 것을 특징으로 하는 반도체 소자의 박막 트랜지스터 제조 방법.
- 제 4 항에 있어서,상기 비정질 실리콘 박막은 상기 드라이브 트랜지스터의 드레인의 단결정 실리콘을 시드로 하여 상기 어닐링 공정에 의해 단결정으로 고상결정화되는 것을 특징으로 하는 반도체 소자의 박막 트랜지스터 제조 방법.
- 제 4 항에 있어서,상기 접합 영역 상부의 상기 층간 절연막에 매립된 상기 단결정 실리콘 박막은 바디 콘택 플러그로 사용되는 것을 특징으로 하는 반도체 소자의 박막 트랜지스터 제조 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100914807B1 (ko) * | 2006-06-06 | 2009-09-02 | 가부시끼가이샤 도시바 | 반도체 장치의 제조 방법 |
| US7816735B2 (en) | 2006-10-13 | 2010-10-19 | Samsung Electronics Co., Ltd. | Integrated circuit devices including a transcription-preventing pattern |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7247528B2 (en) * | 2004-02-24 | 2007-07-24 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor integrated circuits using selective epitaxial growth and partial planarization techniques |
| US7312110B2 (en) * | 2004-04-06 | 2007-12-25 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices having thin film transistors |
| KR100519801B1 (ko) | 2004-04-26 | 2005-10-10 | 삼성전자주식회사 | 스트레스 완충 스페이서에 의해 둘러싸여진 노드 콘택플러그를 갖는 반도체소자들 및 그 제조방법들 |
| KR100712101B1 (ko) * | 2004-06-30 | 2007-05-02 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 그의 제조 방법 |
| US7315466B2 (en) * | 2004-08-04 | 2008-01-01 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method for arranging and manufacturing the same |
| KR100678461B1 (ko) | 2004-11-08 | 2007-02-02 | 삼성전자주식회사 | 상부 및 하부 셀 게이트 패턴들과 접촉하는 랜딩 패드를갖는 에스 램들 및 그 형성방법들 |
| KR100678462B1 (ko) * | 2004-11-16 | 2007-02-02 | 삼성전자주식회사 | 단결정 박막 트랜지스터들을 갖는 반도체 집적회로 소자들및 그 제조방법들 |
| KR100583972B1 (ko) | 2004-11-26 | 2006-05-26 | 삼성전자주식회사 | 씨모스 인버터의 노드 콘택 구조체를 갖는 반도체소자의제조방법들 |
| KR100566675B1 (ko) | 2004-12-14 | 2006-03-31 | 삼성전자주식회사 | 반도체 장치와 그 제조 방법 |
| KR100580640B1 (ko) | 2004-12-17 | 2006-05-16 | 삼성전자주식회사 | 다결정 실리콘 필름의 제조방법 및 이를 이용한 적층형트랜지스터의 제조방법 |
| KR100663360B1 (ko) * | 2005-04-20 | 2007-01-02 | 삼성전자주식회사 | 박막 트랜지스터를 갖는 반도체 소자들 및 그 제조방법들 |
| KR100607413B1 (ko) | 2005-04-27 | 2006-08-01 | 삼성전자주식회사 | 스택형 반도체 장치 및 그 제조 방법 |
| KR100718265B1 (ko) * | 2005-05-23 | 2007-05-14 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| KR100676201B1 (ko) * | 2005-05-24 | 2007-01-30 | 삼성전자주식회사 | 원자층 적층법을 이용한 반도체 디바이스 제조방법 |
| KR100611076B1 (ko) | 2005-07-15 | 2006-08-09 | 삼성전자주식회사 | 스택형 반도체 장치 및 그 제조 방법 |
| KR101209041B1 (ko) | 2005-11-25 | 2012-12-06 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
| KR100773096B1 (ko) * | 2006-01-20 | 2007-11-02 | 삼성전자주식회사 | 도펀트 도핑 영역을 포함하는 반도체 소자의 형성 방법 |
| US20080070423A1 (en) * | 2006-09-15 | 2008-03-20 | Crowder Mark A | Buried seed one-shot interlevel crystallization |
| KR100790761B1 (ko) | 2006-09-29 | 2008-01-03 | 한국전자통신연구원 | 인버터 |
| KR100816498B1 (ko) | 2006-12-07 | 2008-03-24 | 한국전자통신연구원 | 표면 처리된 층을 포함하는 유기 인버터 및 그 제조 방법 |
| JP5526529B2 (ja) * | 2008-11-18 | 2014-06-18 | 株式会社ニコン | 積層半導体装置及び積層半導体装置の製造方法 |
| KR101486426B1 (ko) | 2009-01-30 | 2015-01-26 | 삼성전자주식회사 | 스택형 로드리스 반도체 메모리 소자 |
| WO2011062068A1 (en) * | 2009-11-20 | 2011-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR101729933B1 (ko) * | 2009-12-18 | 2017-04-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치 |
| WO2012127769A1 (ja) * | 2011-03-22 | 2012-09-27 | パナソニック株式会社 | 半導体薄膜の形成方法、半導体装置、半導体装置の製造方法、基板及び薄膜基板 |
| KR102053348B1 (ko) | 2013-09-05 | 2019-12-06 | 삼성전자주식회사 | 반도체 소자 |
| WO2024075923A1 (ko) * | 2022-10-06 | 2024-04-11 | 삼성디스플레이 주식회사 | 박막트랜지스터, 트랜지스터 어레이 기판 및 트랜지스터 어레이 기판의 제조 방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05235304A (ja) * | 1992-02-25 | 1993-09-10 | Sony Corp | Ｔｆｔ負荷型ｓｒａｍ |
| JPH06334148A (ja) * | 1993-05-20 | 1994-12-02 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH09266258A (ja) * | 1996-03-29 | 1997-10-07 | Nec Corp | 半導体記憶装置及びその製造方法 |
| KR19990060834A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 스태틱 랜덤 액세스 메모리 셀의 제조 방법 |
| JP2000208644A (ja) * | 1999-01-19 | 2000-07-28 | Semiconductor Energy Lab Co Ltd | Ｓｒａｍセル及びその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940009608B1 (ko) * | 1991-11-30 | 1994-10-15 | 삼성전자 주식회사 | 반도체 메모리장치 및 그 제조방법 |
| JP2689038B2 (ja) * | 1991-12-04 | 1997-12-10 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5156987A (en) * | 1991-12-18 | 1992-10-20 | Micron Technology, Inc. | High performance thin film transistor (TFT) by solid phase epitaxial regrowth |
| US5675185A (en) * | 1995-09-29 | 1997-10-07 | International Business Machines Corporation | Semiconductor structure incorporating thin film transistors with undoped cap oxide layers |
| KR100215851B1 (ko) * | 1995-12-26 | 1999-08-16 | 구본준 | 반도체 소자의 구조 |
| KR100249156B1 (ko) * | 1997-05-13 | 2000-03-15 | 김영환 | 에스램(sram)셀및그제조방법 |
| US6271542B1 (en) * | 1997-12-08 | 2001-08-07 | International Business Machines Corporation | Merged logic and memory combining thin film and bulk Si transistors |
-
2001
- 2001-06-21 KR KR10-2001-0035567A patent/KR100418089B1/ko not_active IP Right Cessation
- 2001-12-06 JP JP2001372346A patent/JP4087107B2/ja not_active Expired - Fee Related
- 2001-12-27 US US10/026,956 patent/US6723589B2/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05235304A (ja) * | 1992-02-25 | 1993-09-10 | Sony Corp | Ｔｆｔ負荷型ｓｒａｍ |
| JPH06334148A (ja) * | 1993-05-20 | 1994-12-02 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH09266258A (ja) * | 1996-03-29 | 1997-10-07 | Nec Corp | 半導体記憶装置及びその製造方法 |
| KR19990060834A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 스태틱 랜덤 액세스 메모리 셀의 제조 방법 |
| JP2000208644A (ja) * | 1999-01-19 | 2000-07-28 | Semiconductor Energy Lab Co Ltd | Ｓｒａｍセル及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100914807B1 (ko) * | 2006-06-06 | 2009-09-02 | 가부시끼가이샤 도시바 | 반도체 장치의 제조 방법 |
| US7816735B2 (en) | 2006-10-13 | 2010-10-19 | Samsung Electronics Co., Ltd. | Integrated circuit devices including a transcription-preventing pattern |
Also Published As
| Publication number | Publication date |
|---|---|
| US6723589B2 (en) | 2004-04-20 |
| JP2003017708A (ja) | 2003-01-17 |
| KR20020096743A (ko) | 2002-12-31 |
| US20020197794A1 (en) | 2002-12-26 |
| JP4087107B2 (ja) | 2008-05-21 |
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