KR20010011860A - 에스램 디바이스의 박막 트랜지스터 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 45
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 239000010703 silicon Substances 0.000 claims abstract description 15
- 229920005591 polysilicon Polymers 0.000 claims description 42
- 239000011229 interlayer Substances 0.000 claims description 21
- 239000010410 layer Substances 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 11
- -1 silicon ions Chemical class 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- 238000002109 crystal growth method Methods 0.000 claims description 3
- 238000002425 crystallisation Methods 0.000 claims description 3
- 230000008025 crystallization Effects 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 239000011259 mixed solution Substances 0.000 claims description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims 1
- 235000011007 phosphoric acid Nutrition 0.000 claims 1
- 239000007790 solid phase Substances 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 238000002347 injection Methods 0.000 abstract 2
- 239000007924 injection Substances 0.000 abstract 2
- 239000010408 film Substances 0.000 description 103
- 238000005468 ion implantation Methods 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
- H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- High Energy & Nuclear Physics (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
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Abstract
본 발명은 에스램 디바이스의 박막 트랜지스터 형성방법을 개시한다. 개시된 본 발명은, 공통 노드가 구비된 반도체 기판상에 층간 절연막을 형성하는 단계와, 상기 공통 노드가 오픈되도록 층간 절연막을 소정 부분 식각하여 노드 콘택홀을 형성하는 단계와, 상기 노드 콘택홀 및 층간 절연막 표면에 폴리실리콘막을 증착하고, 소정 부분 패터닝하여 노드 콘택 라인 및 게이트 전극을 형성하는 단계와, 상기 노드 콘택 라인, 게이트 전극 및 층간 절연막 상부에 더미 절연막을 형성하는 단계와, 상기 노드 콘택 라인의 소정 부분이 노출되도록 더미 절연막을 식각하는 단계와, 상기 더미 절연막 및 노출된 노드 콘택 라인 상부에 채널용 폴리실리콘막을 형성하는 단계와, 상기 채널용 폴리실리콘막 상부에 실리콘 이온을 주입하는 단계와, 상기 채널용 폴리실리콘막을 소정 부분 패터닝하여, 채널층을 형성하는 단계와, 더미 절연막을 선택적으로 제거하는 단계, 및 상기 더미 절연막이 제거된 부분에 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 에스램(이하 SRAM) 디바이스의 형성방법에 관한 것으로, 보다 구체적으로는 스탠바이 커런트(stand-by current) 및 온 커런트(on-current) 특성을 향상시킬 수 있는 SRAM 디바이스의 박막 트랜지스터(Thin Film Transistor: 이하 TFT라 칭함) 형성방법에 관한 것이다.
반도체 메모리 소자는 기억방식에 따라 디램(이하 DRAM; Dynamic Random Access Memory)과 에스램(이하 SRAM; Static Random Access Memory)으로 분류된다. SRAM은 빠른 스피드와 저전력 소모 및 단순작동으로 구동되는 소자로서 매우 각광받는 메모리 소자이다. 또한 DRAM과는 달리 주기적으로 저장된 정보를 리프레시할 필요가 없을 뿐만 아니라 설계가 용이한 장점을 갖는다.
일반적으로, SRAM 셀은 2개의 풀다운(pull-down, 이하 드라이브 트랜지스터) 소자와, 2개의 억세스(access) 소자 및 2개의 풀업(pull-up)소자로 구성되고, 풀업 소자의 구성에 따라 완전 CMOS형과, 고부하저항(HLR; High Load Resistor)형과, 박막 트랜지스터(TFT; Thin Film Transistor)형의 3가지 구조로 분류된다. 완전 CMOS형은 P채널 벌크 모스펫(P-channel bulk MOSFET)이 풀업 소자로 사용되고, HLR형은 높은 저항값을 갖는 폴리실리콘층이 풀업소자로 사용되며, TFT형은 P채널 폴리실리콘 TFT가 풀업 소자로 사용된다.
그중 TFT 타입의 SRAM 디바이스는 TFT가 드라이브 트랜지스터 및 억세스 트랜지스터가 형성된 기판 상부에 형성되어, 완전 CMOS 형보다 칩 사이즈를 줄일 수 있다는 장점이 있다.
여기서, 도 1은 종래의 TFT형 SRAM 디바이스를 개략적을 보여주는 단면도로서, 도면을 통하여 종래의 TFT형 SRAM 디바이스의 제조방법을 개략적으로 설명한다.
도 1을 참조하여, 드라이브 트랜지스터(도시되지 않음)와 억세스 트랜지스터(도시되지 않음)이 형성된 반도체 기판(1) 상부에 층간 절연막(2)을 형성한다. 그 다음, 층간 절연막(2) 상부에 TFT의 게이트 전극용 폴리실리콘막을 증착하고, 소정 부분 패터닝하여, 게이트 전극(3)을 형성한다. 그후, 게이트 전극(3) 및 층간 절연막(2) 상부에 게이트 절연막(4)을 형성한다. 그런다음, 게이트 절연막(4) 상부에 채널용 폴리실리콘막을 증착한다음, 소정 부분 패터닝하여, 채널층(5)을 형성한다. 그후, 채널층(5)의 소정 부분에 불순물을 주입하여, 소오스, 드레인 영역(6a,6b)를 형성하여, TFT를 완성한다. 그 다음, 결과물 상부에 층간 평탄화막(7)을 형성한다. 이어서, 기판(1)의 접합 영역의 소정 부분이 노출되도록, 층간 평탄화막(7), 게이트 절연막(4) 및 층간 절연막(2)을 패터닝하여, 콘택홀(H)을 형성한다. 그러고나서, 콘택홀(H) 내벽 및 층간 평탄화막(7) 표면에 베리어 금속막(8)을 형성한다음, 금속 배선(9)을 형성한다.
일반적으로 TFT형 SRAM 디바이스에서 스탠바이 커런트 및 온 커런트 특성을 좌우하는 요소는 채널층의 그레인 사이즈(grain)이다. 즉, 채널의 그레인 사이즈가 커질수록, TFT의 특성이 개선되어, 스탠바이 커런트는 줄이고, 온커런트는 상승시키게 된다.
종래에는 채널 즉, 폴리실리콘막의 그레인 사이즈를 증대시키기 위하여, 저온 고상 결정 성장법, 실리콘 이온 주입, 레이져 어닐링, 수소화처리(hydrogeneration)등의 방법이 제안되었는데, 그중 실리콘 이온 주입 방법이 가장 일반적으로 이용된다.
그러나, 종래의 실리콘 이온 주입 방법은, 다음과 같은 문제점을 갖는다.
즉, 실리콘을 이온 주입하여 채널층의 그레인 사이즈를 최대화 시키기 위하여는, 채널용 폴리실리콘막과 TFT의 게이트 산화막의 계면까지 실리콘 이온이 주입이 요구된다. 이에따라, 실리콘 이온이 폴리실리콘막과 TFT의 게이트 산화막의 계면까지 도달되도록 최대 투사 거리(Rp)를 조절하여야 한다.
하지만, 상기와 같은 이온 주입으로, 실리콘 이온이 TFT 게이트 산화막에 데미지(damage)를 입히게 되어, TFT에 누설 전류가 발생된다.
따라서, 본 발명은 TFT의 게이트 산화막에 데미지를 입히지 않으면서, 채널의 그레인 사이즈를 증대시킬 수 있는 SRAM 디바이스의 TFT 형성방법을 제공하는 것이다.
도 1은 일반적인 TFT형 SRAM 디바이스를 개략적으로 나타낸 단면도.
도 2a 내지 도 2e는 본 발명에 따른 에스램 디바이스의 박막 트랜지스터 형성방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
20 - 반도체 기판 21 - 공통 노드
22 - 층간 절연막 23a - 노드 콘택 라인
23b - 게이트 전극 24 - 더미 절연막
25 - 레지스트 패턴 26 - 채널용 폴리실리콘막
26a - 채널층 27 - 게이트 절연막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 공통 노드가 구비된 반도체 기판상에 층간 절연막을 형성하는 단계와, 상기 공통 노드가 오픈되도록 층간 절연막을 소정 부분 식각하여 노드 콘택홀을 형성하는 단계와, 상기 노드 콘택홀 및 층간 절연막 표면에 폴리실리콘막을 증착하고, 소정 부분 패터닝하여 노드 콘택 라인 및 게이트 전극을 형성하는 단계와, 상기 노드 콘택 라인, 게이트 전극 및 층간 절연막 상부에 더미 절연막을 형성하는 단계와, 상기 노드 콘택 라인의 소정 부분이 노출되도록 더미 절연막을 식각하는 단계와, 상기 더미 절연막 및 노출된 노드 콘택 라인 상부에 채널용 폴리실리콘막을 형성하는 단계와, 상기 채널용 폴리실리콘막 상부에 실리콘 이온을 주입하는 단계와, 상기 채널용 폴리실리콘막을 소정 부분 패터닝하여, 채널층을 형성하는 단계와, 더미 절연막을 선택적으로 제거하는 단계, 및 상기 더미 절연막이 제거된 부분에 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 더미 절연막은 폴리실리콘막에 대하여 습식 식각 선택비가 우수한 물질로서, 예를들어, 실리콘 질화막이 이용된다.
또한 더미 절연연막을 형성하는 단계와, 상기 노드 콘택 라인의 소정 부분이 노출되도록 더미 절연막을 식각하는 단계 사이에, 드레인 예정 영역 양측의 더미 절연막을 소정 두께 만큼 식각하는 단계와, 소오스 예정 영역의 더미 절연막을 소정 두께 만큼 더 식각하는 단계를 추가로 포함한다.
아울러, 상기 채널용 폴리실리콘막에 이온 주입을 하는 단계와 상기 채널용 폴리실리콘막을 소정 부분 패터닝하여 채널층을 형성하는 단계 사이에, 상기 채널용 폴리실리콘막에 문턱 전압 조절 이온을 주입하는 단계를 더 포함한다.
그리고, 상기 게이트 산화막을 형성하는 단계 이후에, 상기 채널용 폴리실리콘막을 결정화하는 단계를 추가로 포함하고, 결정화단계는 저온 고상 결정 성장 방식으로 진행되는 것을 특징으로 한다.
본 발명에 의하면, TFT를 제조하는데 있어서, 채널의 그레인 사이즈를 증대시키기 위하여 채널용 폴리실리콘에 실리콘 이온을 주입할때, 채널용 폴리실리콘막 하부에 게이트 절연막 대신 실리콘 질화막으로 된 더미 절연막을 형성한다. 그후, 이온 주입 공정을 마친후, 더미 절연막을 선택적으로 제거한다음, 채널용 폴리실리콘막 하부에 게이트 산화막을 형성한다.
그레인 사이즈 증대를 위한 이온 주입 공정 후에 게이트 산화막을 형성하므로써, 게이트 산화막에 이온 주입으로 인한 데미지가 발생되지 않는다.
따라서, TFT의 스탠바이 커런트 및 온 커런트 특성을 향상시키면서, 게이트 산화막의 데미지로 인한 누설 전류를 방지할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2e는 본 발명에 따른 SRAM 디바이스의 TFT 형성방법을 설명하기 위한 각 공정별 단면도이다. 본 실시예에서는 필드 산화막, 드라이버 트랜지스터, 억세스 트랜지스터 및 비트 라인 형성공정까지는 일반적인 공정과 동일하므로, 이부분에 대한 설명은 배제하도록 한다.
도 2a를 참조하여, 필드 산화막(도시되지 않음), 드라이버 트랜지스터(도시되지 않음), 억세스 트랜지스터(도시되지 않음), 공통 노드용 접합 영역(21:이하 공통 노드) 및 비트 라인(도시되지 않음)이 공지의 방법으로 형성되어 있는 반도체 기판(20) 상에 층간 절연막(22)을 증착한다. 그 다음으로, 공통 노드(21)가 오픈되도록 층간 절연막(22)을 식각하여, 노드 콘택홀(H)을 형성한다. 이어, 노출된 공통 노드(21)와 콘택되면서 층간 절연막 상부에 TFT 게이트 전극용 폴리실리콘막을 증착한다. TFT 게이트 전극용 폴리실리콘막에 전도성을 부여하기 위하여 N 타입 불순물을 도핑한다. 그후, TFT 게이트 전극용 폴리실리콘막을 소정 부분 패터닝하여, 공통 노드(21)와 콘택되는 노드 콘택 라인(23a)과, 층간 절연막(22) 상부에 TFT 게이트 전극(23b)을 형성한다. 그리고나서, 결과물 상부에 더미 절연막(24)을 증착한다. 이때, 더미 절연막(24)은 폴리실리콘막과 습식 식각 선택비가 우수하며, 이온 주입에 대하여 영향을 덜 받는 견고한 막질을 갖는, 예를들어, 실리콘 질화막이 이용된다.
그 다음, 도 2b에 도시된 바와 같이, 이후 TFT의 드레인 전극이 형성될 부분에 해당하는 더미 절연막(24) 상부에, 포토레지스트 패턴(25)을 공지의 방법으로 형성한다. 그리고나서, 포토레지스트 패턴(25)을 마스크로 하여, 노출된 더미 절연막(24)을 소정 두께만큼 제거한다. 이에따라, TFT의 드레인 전극이 형성될 부분에 해당하는 더미 절연막(24)의 두께는 상대적으로 두껍게 된다. 그후, 포토레지스트 패턴을 제거한다.
그리고나서, 도 2c에 도시된 바와 같이, TFT의 소오스 영역상의 더미 절연막(24)을 소정 부분 식각한다. 이어서, 층간 절연막(22) 상의 노드 콘택 라인(23a)이 소정 부분 노출되도록 더미 절연막(24)을 소정 부분 식각한다.
그후, 도 2d에서와 같이, 더미 절연막(24) 및 노출된 노드 콘택 라인(23a) 상부에 채널용 폴리실리콘막(26)을 증착한다. 그런다음, 채널용 폴리실리콘막(26)에, 채널용 폴리실리콘막(26)의 그레인 사이즈를 증대시키기 위하여, 실리콘 이온을 이온 주입한다. 이때, 이온 주입시, 실리콘 이온은 투사 거리(Rp)가 채널용 폴리실리콘막(26)과 더미 절연막(24)의 계면까지의 거리 정도가 되도록 하여 이온 주입된다. 여기서, 이온 주입이 완료된 채널용 폴리실리콘막(26)은 비정질 상태가 된다. 그후, 채널용 폴리실리콘막(26)의 문턱전압을 조절하기 위하여, 소정의 문턱 전압 조절 이온을 주입한다.
그후, 도 2e를 참조하여, 채널용 폴리실리콘막(26)을 노드 콘택 라인(23a)이 노출되도록 소정 부분 패터닝하여 채널층(26a)을 형성한다. 그리고나서, 실리콘 질화막 식각 용액 예를들어, HF 및 H3PO4의 혼합 용액에 결과물을 침지하여, 더미 절연막(24)을 선택적으로 제거한다. 이에따라, 채널층(26a)과 게이트 전극(23b) 사이에 소정의 공간이 마련된다.
그 다음으로, 고온 산화 방식에 의하여, 채널층(26a)과 게이트 전극(23b)사이 즉, 더미 절연막(24)이 형성되었던 부분에 게이트 산화막(27)을 형성한다. 이때, 더미 절연막(24)은 드레인 전극쪽은 상대적으로 두껍고, 소오스 전극쪽은 상대적으로 얇게 형성되어 있었으므로, 게이트 산화막(27)과 이와 같은 형태로 형성된다. 그 다음, 비정질 상태의 채널층(26a)을 결정화시킨다. 이때, 상기 결정화 공정은, 채널층(26a)의 그레인을 한층더 크게 하기 위하여, 저온 고상 결정성장법으로 진행함이 바람직하다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, TFT를 제조하는데 있어서, 채널의 그레인 사이즈를 증대시키기 위하여 채널용 폴리실리콘에 실리콘 이온을 주입할때, 채널용 폴리실리콘막 하부에 게이트 절연막 대신 실리콘 질화막으로 된 더미 절연막을 형성한다. 그후, 이온 주입 공정을 마친후, 더미 절연막을 선택적으로 제거한다음, 채널용 폴리실리콘막 하부에 게이트 산화막을 형성한다.
그레인 사이즈 증대를 위한 이온 주입 공정 후에 게이트 산화막을 형성하므로써, 게이트 산화막에 이온 주입으로 인한 데미지가 발생되지 않는다.
따라서, TFT의 스탠바이 커런트 및 온 커런트 특성을 향상시키면서, 게이트 산화막의 데미지로 인한 누설 전류를 방지할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (8)
- 공통 노드가 구비된 반도체 기판상에 층간 절연막을 형성하는 단계;상기 공통 노드가 오픈되도록 층간 절연막을 소정 부분 식각하여 노드 콘택홀을 형성하는 단계;상기 노드 콘택홀 및 층간 절연막 표면에 폴리실리콘막을 증착하고, 소정 부분 패터닝하여 노드 콘택 라인 및 게이트 전극을 형성하는 단계;상기 노드 콘택 라인, 게이트 전극 및 층간 절연막 상부에 더미 절연막을 형성하는 단계;상기 노드 콘택 라인의 소정 부분이 노출되도록 더미 절연막을 식각하는 단계;상기 더미 절연막 및 노출된 노드 콘택 라인 상부에 채널용 폴리실리콘막을 형성하는 단계;상기 채널용 폴리실리콘막 상부에 실리콘 이온을 주입하는 단계;상기 채널용 폴리실리콘막을 소정 부분 패터닝하여, 채널층을 형성하는 단계;상기 더미 절연막을 선택적으로 제거하는 단계; 및상기 더미 절연막이 제거된 부분에 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 SRAM 디바이스의 TFT 형성방법.
- 제 1 항에 있어서, 상기 더미 절연막은 폴리실리콘막에 대하여 습식 식각 선택비가 우수한 물질인 것을 특징으로 하는 SRAM 디바이스의 TFT 형성방법.
- 제 2 항에 있어서, 상기 더미 절연막은 실리콘 질화막인 것을 특징으로 하는 SRAM 디바이스의 TFT 형성방법.
- 제 3 항에 있어서, 상기 더미 절연막은 HF와 H3PO4의 혼합 용액으로 식각하는 것을 특징으로 하는 SRAM 디바이스의 TFT 형성방법.
- 제 1 항에 있어서, 상기 더미 절연막을 형성하는 단계와, 상기 노드 콘택 라인의 소정 부분이 노출되도록 더미 절연막을 식각하는 단계 사이에, 드레인 예정 영역 양측의 더미 절연막을 소정 두께 만큼 식각하는 단계와, 소오스 예정 영역의 더미 절연막을 소정 두께 만큼 더 식각하는 단계를 추가로 포함하는 것을 특징으로 하는 SRAM 디바이스의 TFT 형성방법.
- 제 1 항에 있어서, 상기 채널용 폴리실리콘막에 이온 주입을 하는 단계와 상기 채널용 폴리실리콘막을 소정 부분 패터닝하여 채널층을 형성하는 단계 사이에, 상기 채널용 폴리실리콘막에 문턱 전압 조절 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 SRAM 디바이스의 TFT 형성방법.
- 제 1 항에 있어서, 상기 게이트 산화막을 형성하는 단계 이후에, 상기 채널용 폴리실리콘막을 결정화하는 단계를 추가로 포함하는 것을 특징으로 하는 SRAM 디바이스의 TFT 형성방법.
- 제 7 항에 있어서, 상기 결정화단계는 저온 고상 결정 성장 방식으로 진행되는 것을 특징으로 하는 SRAM 디바이스의 TFT 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990031423A KR100321147B1 (ko) | 1999-07-30 | 1999-07-30 | 에스램 디바이스의 박막 트랜지스터 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990031423A KR100321147B1 (ko) | 1999-07-30 | 1999-07-30 | 에스램 디바이스의 박막 트랜지스터 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010011860A true KR20010011860A (ko) | 2001-02-15 |
| KR100321147B1 KR100321147B1 (ko) | 2002-03-18 |
Family
ID=19605840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990031423A KR100321147B1 (ko) | 1999-07-30 | 1999-07-30 | 에스램 디바이스의 박막 트랜지스터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100321147B1 (ko) |
-
1999
- 1999-07-30 KR KR1019990031423A patent/KR100321147B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100321147B1 (ko) | 2002-03-18 |
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