KR100541800B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
고집적화된 반도체 소자의 선택적 실리사이드막 형성시 미스얼라인으로 인해 야기되는 공정 불량을 막을 수 있도록 한 반도체 소자 제조방법이 개시된다. 반도체 기판 상에 게이트 전극을 형성한 뒤, 그 양 측벽에 스페이서를 형성하고, 디램 셀 형성부의 게이트 전극 양 에지측의 기판 내부에 소오스·드레인용 액티브 영역을 형성한다. 로직 형성부 중에서 제 1 트랜지스터가 형성될 부분의 게이트 전극 양 에지측의 기판 내부와 제 2 트랜지스터가 형성될 부분의 게이트 전극 양 에지측의 기판 내부에 각각 소오스·드레인용 액티브 영역을 형성하고, 상기 결과물 전면에 SOG 재질의 SBL을 형성한다. 로직 형성부 중에서 제 1 트랜지스터가 형성될 부분의 SBL 표면이 노출되도록 그 이외의 영역의 상기 결과물 전면에 감광막 패턴을 형성하고, 이를 마스크로 이용하여 제 1 트랜지스터 형성부의 게이트 전극 표면이 노출되도록 SBL을 제 1 에치백한 다음, 감광막 패턴을 제거한다. 디램 셀 형성부의 게이트 전극 표면 및 로직 형성부 중에서 제 1 트랜지스터가 형성될 부분의 액티브 영역 표면과 제 2 트랜지스터가 형성될 부분의 게이트 전극 표면이 각각 노출되도록 SBL을 제 2 에치백한 뒤, 상기 SBL에 의해 보호되지 못한 게이트 전극의 전 표면과 제 1 트랜지스터가 형성될 부분의 액티브 영역 표면에만 선택적으로 실리사이드막을 형성한다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 0.5㎛ 이하의 게이트 선폭을 갖는 고집적화된 반도체 소자의 선택적 실리사이드막 형성시 미스얼라인으로 인해 야기되는 공정 불량을 제거할 수 있도록 한 반도체 소자 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 게이트 전극의 선폭 및 콘택 사이즈가 작아지게 되어 액티브와 게이트 전극의 저항 및 콘택 저항이 커지는 문제가 발생하게 되었다.
이에 따라, 최근에는 고집적화된 소자 제조시 액티브 영역과 게이트 전극의 저항을 낮추어 전류 구동 능력을 크게 하고, 콘택 저항을 낮추어 소자 특성의 콘택 레이 아웃 의존도를 줄여 주기 위하여 샐리사이드(salicide:self-aligned silicide) 공정을 채용하고 있다.
이러한 샐리사이드 공정을 채용하여 반도체 소자를 제조할 경우, 반도체 소자의 전 영역에 걸쳐 실리사이드막을 형성할 경우에는 별 문제가 제기되지 않으나, 소자 특성상의 문제로 인해 선택적인 실리사이드막 형성이 필요한 경우에는 실리사이드 블로킹막(silicide blocking layer:이하, SBL이라 한다) 식각시 크리티컬(critical)한 수준의 광식각 공정이 요구될 뿐 아니라 식각 공정 진행시에 미스얼라인을 감안하여 실리사이드막이 형성될 부분과 SBL의 양쪽 마진을 모두 확보해 주어야 하는 등의 어려움이 따르게 되므로, 공정 진행 자체가 복잡하고 까다롭다는 문제가 제기되고 있다.
이를 도 1a 내지 도 1g에 제시된 종래 반도체 소자의 선택적 실리사이드막 형성방법을 도시한 공정수순도를 참조하여 제 7 단계로 구분하여 살펴보면 다음과 같다. 여기서는 편의상, 디램과 로직을 머지하는 공정을 일 예로 들었다. 상기 도면에서 A로 표시된 부분은 (디램) 메모리 셀 형성부를 나타내고, B로 표시된 부분은 로직 형성부를 나타낸다. 일반적으로, 디램 셀 형성부(A)의 액티브 영역은 리프레쉬(refresh) 특성 저하를 막기 위하여 실리사이드막 형성을 피하므로, 여기서는 로직 형성부의 게이트 전극과 액티브 영역(소오스·드레인 영역), 그리고 디램 셀 형성부의 게이트 전극 상에만 실리사이드막이 형성되는 경우에 대하여 살펴본다.
제 1 단계로서, 도 1a에 도시된 바와 같이 게이트 절연막(14)과 필드 산화막(12)이 구비된 반도체 기판(실리콘 기판)(10) 상에 폴리실리콘 재질의 도전성막(16)을 형성하고, 그 전면에 저농도의 제 1 도전형 불순물(예컨대, n형 불순물)을 이온주입한다.
제 2 단계로서, 도 1b에 도시된 바와 같이 광식각 공정을 이용하여 상기 도전성막(16) 상에 게이트 전극 형성부를 한정하는 제 1 감광막 패턴(미 도시)을 형성하고, 이를 마스크로 이용하여 도전성막(16)과 게이트 절연막(14)을 순차적으로 식각하여 폴리실리콘 재질의 게이트 전극(16a)을 형성한 다음, 그 양 측벽에 절연막(예컨대, 산화막이나 질화막) 재질의 스페이서(18)를 형성한다.
제 3 단계로서, 도 1c에 도시된 바와 같이 디램 셀 형성부(A)의 게이트 전극(16a)과 기판(10) 표면이 노출되도록 그 이외의 영역의 상기 결과물 전면에 제 2 감광막 패턴(미 도시)을 형성하고, 이를 마스크로 이용하여 디램 셀 형성부(A) 상으로 중농도의 제 1 도전형 불순물(예컨대, n형 불순물)을 이온주입하여, 게이트 전극(16a) 양 에지측의 기판(10) 내부에 액티브 영역으로 사용되는 제 1 도전형의 소오스·드레인 영역(미 도시)을 형성한 다음, 제 2 감광막 패턴을 제거한다. 이어, 광식각 공정을 이용하여 로직 형성부(B) 중에서 제 1 트랜지스터가 형성될 부분(예컨대, NMOS가 형성될 부분)(Ⅰ)의 게이트 전극(16a)과 기판(10) 표면이 노출되도록 그 이외의 영역의 상기 결과물 전면에 제 3 감광막 패턴(20a)을 형성하고, 이를 마스크로 이용하여 상기 제 1 트랜지스터 형성부(Ⅰ) 상으로 고농도의 제 1 도전형 불순물(예컨대, n형 불순물)을 이온주입한다. 그 결과, 제 1 트랜지스터 형성부(Ⅰ)의 게이트 전극(16a) 내부에는 제 1 도전형의 불순물이 도핑되고, 그 양 에지측의 기판(10) 내부에는 액티브 영역으로 사용되는 제 1 도전형의 소오스·드레인 영역(미 도시)이 형성된다.
제 4 단계로서, 도 1d에 도시된 바와 같이 제 3 감광막 패턴(20a)을 제거하고, 광식각 공정을 이용하여 로직 형성부(B) 중에서 제 2 트랜지스터가 형성될 부분(예컨대, PMOS가 형성될 부분)(Ⅱ)의 게이트 전극(16a)과 기판(10) 표면이 노출되도록, 그 이외의 영역의 상기 결과물 전면에 제 4 감광막 패턴(20b)을 형성한 다음, 이를 마스크로 이용하여 제 2 트랜지스터 형성부(Ⅱ) 상으로 고농도의 제 2 도전형 불순물(예컨대, p형 불순물)을 이온주입하고, 제 4 감광막 패턴(20b)을 제거한다. 이 과정에서, 제 2 트랜지스터 형성부(Ⅱ)의 도전성막(16) 내로 주입된 n형 불순물 농도를 보상(compensation)할 수 있게 되므로, 상기 공정이 완료되면 제 2 트랜지스터 형성부(Ⅱ)의 게이트 전극(16a) 내부에는 제 2 도전형의 불순물이 도핑되고, 그 양 에지측의 기판(10) 내부에는 액티브 영역으로 사용되는 제 2 도전형의 소오스·드레인 영역(미 도시)이 형성된다.
제 5 단계로서, 도 1e에 도시된 바와 같이 제 4 감광막 패턴(20b)을 제거하고, 상기 게이트 전극(16a)과 스페이서(18) 및 필드 산화막(12)을 포함한 기판(10) 전면에 산화막 재질의 SBL(22)을 형성한다.
제 6 단계로서, 도 1f에 도시된 바와 같이 광식각 공정을 이용하여 디램 셀 형성부(A)의 게이트 전극(16a) 상측에 위치한 SBL(22)과 로직 형성부(B)의 SBL(22)이 전면 노출되도록 기판(10) 상의 소정 부분에 제 5 감광막 패턴(20c)을 형성하고, 이를 마스크로 이용하여 SBL(22)을 식각한다. 그 결과, 디램 셀 형성부(A)의 게이트 전극(16a) 표면과 로직 형성부(B)의 게이트 전극(16a) 및 액티브 영역 표면이 노출되게 된다.
제 7 단계로서, 도 1g에 도시된 바와 같이 제 5 감광막 패턴(20c)을 제거하고, 게이트 전극(16a)과 스페이서(18) 그리고 SBL(22)을 포함한 기판(10) 전면에 Co, Ti, Ni 재질의 고융점 금속을 형성한 후 열처리를 실시하여 디램 셀 형성부(A)의 게이트 전극(16a)과 로직 형성부(B)의 게이트 전극(16a) 및 액티브 영역 표면에만 자기정합적으로 실리사이드막(24)을 형성하고, 미반응된 고융점 금속을 제거해 주므로써 본 공정 진행을 완료한다.
그러나, 이와 같이 반도체 소자의 선택적 실리사이드막 형성 공정을 진행할 경우에는 앞서 간략하게 언급된 바와 같이 공정 진행 과정에서 다음과 같은 문제가 발생된다.
로직 형성부(B)와 같이 실리사이드막이 전면 형성되는 영역에서는 문제가 발생되지 않으나, 디램 셀 형성부(A)와 같이 게이트 전극(16a)의 표면에만 선택적으로 실리사이드막이 형성되는 영역에서는 게이트 전극의 단차가 있는 상태에서 실리사이드막 형성부가 오픈되도록 SBL 식각 공정이 진행되므로, 미스얼라인으로 인해 디램 셀 형성부(Ⅰ)의 게이트 전극(16a) 위에 국부적으로 실리사이드막이 형성되지 않거나 혹은 액티브 영역(예컨대, 소오스·드레인 영역)에 국부적으로 실리사이드막이 형성되는 등의 불량이 발생하게 된다. 이러한 불량은 디램 셀의 고집적화로 인해 게이트 전극의 선폭이 0.5㎛ 이하의 사이즈를 가질 경우 더욱 심화되므로 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은 고집적화된 반도체 소자의 선택적 실리사이드막 형성시, 기존의 산화막 대신에 플로우(flow) 특성이 우수한 SOG(silicon on glass)를 이용하여 SBL을 형성한 뒤 실리사이드막이 형성될 부분의 SBL만을 2 단계의 에치백 공정을 이용하여 제거해 주는 방식으로 공정을 변경해 주므로써, 광식각 공정의 증가없이도 미스얼라인으로 인해 야기되는 공정 불량을 제거할 수 있도록 한 반도체 소자 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극의 양 측벽에 스페이서를 형성하는 단계와; 디램 셀 형성부의 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성하는 단계와; 로직 형성부 중에서 제 1 트랜지스터가 형성될 부분의 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성하는 단계와; 로직 형성부 중에서 제 2 트랜지스터가 형성될 부분의 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성하는 단계와; 상기 게이트 전극과 상기 스페이서를 포함한 상기 기판 전면에 SOG 재질의 SBL을 형성하는 단계와; 로직 형성부 중에서 제 1 트랜지스터가 형성될 부분의 상기 SBL 표면이 노출되도록 그 이외의 영역의 상기 결과물 전면에 감광막 패턴을 형성하는 단계와; 상기 감광막 패턴을 마스크로 이용하여 로직 형성부 중에서 제 1 트랜지스터가 형성될 부분의 상기 게이트 전극 표면이 노출되도록 상기 SBL을 제 1 에치백하고, 상기 감광막 패턴을 제거하는 단계와; 디램 셀 형성부의 상기 게이트 전극 표면 및 로직 형성부 중에서 제 1 트랜지스터가 형성될 부분의 액티브 영역 표면과 제 2 트랜지스터가 형성될 부분의 상기 게이트 전극 표면이 각각 노출되도록 상기 SBL을 제 2 에치백하는 단계; 및 디램 셀 형성부와 로직 형성부의 상기 게이트 전극 표면과 로직 형성부중에서 제 1 트랜지스터가 형성될 부분의 상기 액티브 영역 표면에 각각 실리사이드막을 형성하는 공정으로 이루어진 반도체 소자 제조방법이 제공된다.
이때, 상기 반도체 소자 제조방법은 상기 실리사이드막 형성후 제 2 에치백 과정에서 제거되지 못하고 남겨진 SBL을 제거하는 단계가 더 포함되도록 공정을 진행해 주어도 무방하고, 상기 SBL을 형성하기 전에 상기 게이트 전극과 상기 스페이서를 포함한 상기 기판 전면에 절연막을 형성하는 단계가 더 포함되도록 공정을 진행해 주어도 무방하다.
상기와 같이 공정을 진행할 경우, 실리사이드막이 형성될 부분의 SBL이 2회의 에치백 공정에 의해 제거되므로, 크리티컬한 수준의 광식각 공정 적용없이도 실리사이드막이 형성될 부분과 SBL의 양쪽 얼라인 마진을 충분히 확보할 수 있게 되어 미스얼라인으로 인해 야기되는 공정 불량을 제거할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 반도체 소자의 선택적 실리사이드막 형성시 기존의 산화막 대신에 플로우 특성이 우수한 SOG를 이용하여 SBL을 형성한 뒤 실리사이드막이 형성될 부분의 SBL만을 2 단계의 에치백 공정을 이용하여 제거해 주는 방식으로 공정을 진행해 주므로써, 크리티컬한 수준의 광식각 공정 적용없이도 얼라인 마진 확보가 가능하도록 하여 미스얼라인으로 인해 야기되는 공정 불량을 제거할 수 있도록 하는데 주안점을 둔 기술이다.
도 2a 내지 도 2h에는 이와 관련된 본 발명에 의한 반도체 소자의 선택적 실리사이드막 형성방법을 도시한 공정수순도가 제시되어 있다. 이를 참조하여 그 제조방법을 크게, 제 8 단계로 구분하여 살펴보면 다음과 같다. 여기서는 편의상, 디램과 로직을 머지하는 공정을 일 예로 들었다. 상기 도면에서 A로 표시된 부분은 메모리 셀 형성부를 나타내고, B로 표시된 부분은 로직 형성부를 나타내며, Ⅰ로 표시된 부분은 로직 회로를 구성하는 CMOS의 제 1 트랜지스터 형성부(예컨대, NNOS 형성부)를, 그리고 Ⅱ로 표시된 부분은 로직 회로를 구성하는 CMOS의 제 2 트랜지스터 형성부(예컨대, PMOS 형성부)를 나타낸다.
제 1 단계로서, 도 2a에 도시된 바와 같이 로커스(LOCOS) 공정을 이용하여 반도체 기판(예컨대, 실리콘 기판)(100) 상의 소정 부분에 필드 산화막(102)을 형성한 다음, 열산화 공정을 이용하여 기판(100) 상에 소정 두께의 게이트 절연막(104)을 형성한다. 이어, 필드 산화막(102)과 게이트 절연막(104)을 포함한 기판(100) 전면에 폴리실리콘 재질의 도전성막(106)을 형성하고, 그 전면에 저농도의 제 1 도전형 불순물(예컨대, n형 불순물)을 이온주입한다.
제 2 단계로서, 도 2b에 도시된 바와 같이 광식각 공정을 이용하여 상기 도전성막(106) 상에 게이트 전극 형성부를 한정하는 제 1 감광막 패턴(미 도시)을 형성하고, 이를 마스크로 이용하여 도전성막(106)과 게이트 절연막(104)을 순차적으로 식각하여 폴리실리콘 재질의 게이트 전극(106a)을 형성한 다음, 제 1 감광막 패턴을 제거한다. 이어, 상기 결과물 전면에 산화막이나 질화막 재질의 절연막을 형성하고 이를 이방성 건식식각하여 게이트 전극(106a)의 측벽에 절연막 재질의 스페이서(108)를 형성한다.
제 3 단계로서, 도 2c에 도시된 바와 같이 디램 셀 형성부(A)의 게이트 전극(106a)과 기판(100) 표면이 노출되도록, 그 이외의 영역의 상기 결과물 전면에 제 2 감광막 패턴(미 도시)을 형성하고, 이를 마스크로 이용하여 디램 셀 형성부(A) 상으로 중농도의 제 1 도전형 불순물(예컨대, n형 불순물)을 이온주입하여, 디램 셀 형성부(A)의 게이트 전극(16a) 양 에지측의 기판(10) 내부에 액티브 영역으로 사용되는 제 1 도전형의 소오스·드레인 영역(미 도시)을 형성한다. 이어, 제 2 감광막 패턴을 제거하고, 광식각 공정을 이용하여 로직 형성부(B) 중에서 제 1 트랜지스터가 형성될 부분(예컨대, NMOS가 형성될 부분)(Ⅰ)의 게이트 전극(106a)과 기판(100) 표면이 노출되도록 그 이외의 영역의 상기 결과물 전면에 제 3 감광막 패턴(110a)을 형성한 다음, 이를 마스크로 이용하여 상기 제 1 트랜지스터 형성부(Ⅰ) 상으로 고농도의 제 1 도전형 불순물(예컨대, n형 불순물)을 이온주입한다. 그 결과, 제 1 트랜지스터 형성부(Ⅰ)의 게이트 전극(106a) 내부에는 제 1 도전형의 불순물이 도핑되고, 그 양 에지측의 기판(100) 내부에는 액티브 영역으로 사용되는 제 1 도전형의 소오스·드레인 영역(미 도시)이 형성된다.
제 4 단계로서, 도 2d에 도시된 바와 같이 제 3 감광막 패턴(110a)을 제거하고, 광식각 공정을 이용하여 로직 형성부(B) 중에서 제 2 트랜지스터가 형성될 부분(예컨대, PMOS가 형성될 부분)(Ⅱ)의 게이트 전극(16a)과 기판(10) 표면이 노출되도록 그 이외의 영역의 상기 결과물 전면에 제 4 감광막 패턴(110b)을 형성한 다음, 이를 마스크로 이용하여 제 2 트랜지스터 형성부(Ⅱ) 상으로 고농도의 제 2 도전형 불순물(예컨대, p형 불순물)을 이온주입하고, 제 4 감광막 패턴(110b)를 제거한다. 이 과정에서, 제 2 트랜지스터 형성부(Ⅱ)의 도전성막(106) 내로 주입된 n형 불순물 농도를 보상할 수 있게 되므로, 상기 공정이 완료되면 제 2 트랜지스터 형성부(Ⅱ)의 게이트 전극(106a) 내부에는 제 2 도전형의 불순물이 도핑되고, 그 양 에지측의 기판(100) 내부에는 액티브 영역으로 사용되는 제 2 도전형의 소오스·드레인 영역(미 도시)이 형성된다.
제 5 단계로서, 도 2e에 도시된 바와 같이 게이트 전극(106a)과 스페이서(108)를 포함한 기판(100) 전면에 플로우 특성이 우수한 SOG 재질의 SBL(112)을 형성한다. 이때, 상기 SBL(112)은 로직 형성부(B)의 액티브 영역에 비해 디램 셀 형성부(A)의 액티브 영역에서 더 두꺼운 두께를 가지도록 형성되는데, 이는 디램 셀 형성부(A)의 게이트 전극(106a) 간의 스페이서가 로직 형성부(B)의 게이트 전극 간의 스페이서에 비해 좁기 때문이다. 이어, 로직 형성부(B) 중에서 제 1 트랜지스터가 형성될 부분(Ⅰ)의 SBL(112) 표면이 노출되도록 그 이외의 영역의 상기 결과물 전면에 제 5 감광막 패턴(110c)을 형성한다.
제 6 단계로서, 도 2f에 도시된 바와 같이 제 5 감광막 패턴(110c)을 마스크로 이용하여 제 1 트랜지스터 형성부(Ⅰ)의 게이트 전극(106a) 표면이 노출되도록 상기 SBL(112)을 소정 두께 제 1 에치백하고, 제 5 감광막 패턴(110c)을 제거한다. 그 결과, 제 1 트랜지스터 형성부(Ⅰ)의 액티브 영역에는 SBL(112)이 잔존되는 반면 게이트 전극(106a)의 표면은 노출되게 된다.
제 7 단계로서, 도 2g에 도시된 바와 같이 디램 셀 형성부(A)의 게이트 전극(106a) 표면 및 로직 형성부(B) 중에서 제 1 트랜지스터가 형성될 부분(Ⅰ)의 액티브 영역 표면과 제 2 트랜지스터가 형성될 부분(Ⅱ)의 게이트 전극(106a) 표면이 각각 노출되도록 상기 SBL(112)을 소정 두께 제 2 에치백한다. 그 결과, 게이트 전극(106a)은 디램 셀 형성부(A)와 로직 형성부(B)의 전 영역에 걸쳐 노출되고, 액티브 영역은 로직 형성부(B) 중에서 제 1 트랜지스터가 형성될 부분(Ⅰ)만이 노출되며, 디램 셀 형성부(A)의 액티브 영역과 로직 형성부(B)중에서 제 2 트랜지스터가 형성될 부분(Ⅱ)의 액티브 영역에는 소정 두께의 SBL(112)이 잔존된다.
제 8 단계로서, 도 2h에 도시된 바와 같이 상기 결과물 전면에 Co, Ti, Ni 재질의 고융점 금속을 형성하고 열처리를 실시하여, 디램 셀 형성부(A)와 로직 형성부(B)에 놓여진 게이트 전극(106a)의 표면과 로직 형성부(B) 중에서 제 1 트랜지스터가 형성될 부분(Ⅰ)의 액티브 영역 표면에만 자기 정합적으로 실리사이드막(114)을 형성한 다음, 미반응 고융점 금속을 제거하고 습식식각 공정을 이용하여 잔존 SBL(112)을 제거해 주므로써, 본 공정 진행을 완료한다.
이와 같이, 게이트 전극(106a)의 표면과 제 1 트랜지스터 형성부(Ⅰ)의 액티브 영역 표면에만 선택적으로 실리사이드막(114)이 형성된 것은 실리사이드막 형성기 디램 셀 형성부(A)와 제 2 트랜지스터 형성부(Ⅱ)의 액티브 영역에는 SOG 재질의 SBL(112)이 잔존되어 있어, 이 부분에서는 기판(100)을 이루는 실리콘과 고융점 금속이 직접적으로 반응하지 못하기 때문이다.
한편, 본 발명의 일 변형예로서 상기 선택적 실리사이드막 형성 공정은 제 4 단계의 공정을 거쳐 제조된 상기 결과물 전면에 500±50Å 두께의 CVD 산화막을 형성한 뒤 그 위에 SOG 재질의 SBL(112)을 형성해 주는 방식으로 진행할 수도 있고, 선택적 실리사이드막(114) 형성후 잔존 SBL(112)을 제거하지 않은 상태에서 그대로 후속 공정(예컨대, 산화막 재질의 절연막을 형성하는 공정)을 실시해 주는 방식으로 진행할 수도 있다.
이와 같이 공정을 진행할 경우, SBL(112)이 제 4 감광막 패턴(110c)을 마스크로 이용한 제 1 에치백 공정과 상기 감광막 패턴(110c)을 제거한 상태에서 진행되는 제 2 에치백 공정에 의해 식각되므로, 선택적 실리사이드막 형성시 식각 공정의 얼라인 마진을 충분히 확보할 수 있게 되어 광식각 공정의 추가없이도 미스얼라인이 발생되는 것을 막을 수 있게 된다.
본 발명에서는 일 예로서, 로직의 트랜지스터 형성에 한정하여 설명하였으나, 상기 기술은 이외에 액티브 영역을 저항으로 쓰는 패턴 형성시에도 동일하게 적용 가능하다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 반도체 소자의 선택적 실리사이드막 형성시 광식각 공정의 증가없이도 미스얼라인으로 인해 야기되는 공정 불량(예컨대, 디램 셀 형성부의 게이트 전극 위에 국부적으로 실리사이드막이 형성되지 않거나 혹은 액티브 영역에 국부적으로 실리사이드막이 형성되는 불량)을 제거할 수 있게 되므로, 제품의 균일한 특성 확보가 가능하게 되어 고신뢰성의 반도체 소자를 구현할 수 있게 된다.
도 1a 내지 도 1g는 종래 반도체 소자의 선택적 실리사이드막 형성방법을 도시한 공정수순도,
도 2a 내지 도 2h는 본 발명에 의한 반도체 소자의 선택적 실리사이드막 형성방법을 도시한 공정수순도이다.
Claims (8)
- 반도체 기판 상에 게이트 전극을 형성하는 단계와;상기 게이트 전극의 양 측벽에 스페이서를 형성하는 단계와;디램 셀 형성부의 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성하는 단계와;로직 형성부 중에서 제 1 트랜지스터가 형성될 부분의 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성하는 단계와;로직 형성부 중에서 제 2 트랜지스터가 형성될 부분의 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성하는 단계와;상기 게이트 전극과 상기 스페이서를 포함한 상기 기판 전면에 SOG 재질의 SBL을 형성하는 단계와;로직 형성부 중에서 제 1 트랜지스터가 형성될 부분의 상기 SBL 표면이 노출되도록 그 이외의 영역의 상기 결과물 전면에 감광막 패턴을 형성하는 단계와;상기 감광막 패턴을 마스크로 이용하여 로직 형성부 중에서 제 1 트랜지스터가 형성될 부분의 상기 게이트 전극 표면이 노출되도록 상기 SBL을 제 1 에치백하고, 상기 감광막 패턴을 제거하는 단계와;디램 셀 형성부의 상기 게이트 전극 표면 및 로직 형성부 중에서 제 1 트랜지스터가 형성될 부분의 액티브 영역 표면과 제 2 트랜지스터가 형성될 부분의 상기 게이트 전극 표면이 각각 노출되도록 상기 SBL을 제 2 에치백하는 단계; 및디램 셀 형성부와 로직 형성부의 상기 게이트 전극 표면과 로직 형성부중에서 제 1 트랜지스터가 형성될 부분의 상기 액티브 영역 표면에 각각 선택적 실리사이드막을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 로직 형성부 중에서 제 2 트랜지스터가 형성될 부분의 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성하는 단계는,로직 형성부 중에서 제 2 트랜지스터가 형성될 부분의 상기 게이트 전극과 상기 기판 표면이 노출되도록 그 이외의 영역의 상기 결과물 전면에 감광막 패턴을 형성하는 단계와;상기 감광막 패턴을 마스크로 이용하여 상기 기판 상으로 고농도의 불순물을 이온주입하여 제 2 트랜지스터가 형성될 부분의 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성하고, 상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 실리사이드막을 형성하는 단계는,제 2 에치백 과정에서 제거되지 못하고 남겨진 상기 SBL과 상기 게이트 전극 및 상기 스페이서를 포함한 상기 기판 전면에 고융점 금속을 형성하고, 이를 열처리하는 단계와;미반응된 상기 고융점 금속을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 3항에 있어서, 상기 고융점 금속은 Co, Ti, Ni중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 실리사이드막 형성후 상기 제 2 에치백 과정에서 제거되지 못하고 남겨진 상기 SBL을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 5항에 있어서, 상기 SBL은 습식식각 공정으로 제거하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 로직 형성부 중에서 제 2 트랜지스터가 형성될 부분의 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성한 후, 상기 게이트 전극과 상기 스페이서를 포함한 상기 기판 전면에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 6항에 있어서, 상기 SBL을 형성하기 전 또는 선택적 실리사이막을 형성한 후에 500±50Å 두께의 CVD 산화막으로 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
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