JP4774568B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
論理回路(周辺回路とも呼ばれる)を構成するトランジスタの低消費電力化、高速化を達成するために、サリサイド(Self-Aligned Silicide)技術、及び、デュアルゲート(Dual Gate、Dual Work Function Gate あるいは、表面チャネル型CMOSFETとも呼ばれる)技術を適用することが標準的となってきている。また、論理回路とダイナミック・ランダム・アクセス・メモリ(DRAM)とが混載された半導体装置の使用も一般的となっている。
【0003】
ここでサリサイド技術とは、ソース/ドレイン領域及びゲート電極の頂面に自己整合的にシリサイド層を形成する技術を指す。具体的には、半導体基板上にポリシリコンから成るゲート電極を形成し、次いで、半導体基板にソース/ドレイン領域を形成した後、全面に金属層を形成し、熱処理を施すことによって、金属層を構成する原子と半導体基板及びゲート電極を構成する原子(具体的には、Si)とを反応させてシリサイド層を形成し、その後、未反応の金属層を除去する技術である。
【0004】
また、デュアルゲート技術とは、nチャネル型MOSFETのゲート電極をn型不純物を含有するポリシリコン層から構成し、pチャネル型MOSFETのゲート電極をp型不純物を含有するポリシリコン層から構成することによって、どちらのMOSFETにおいても表面型チャネルを形成する技術である。
【0005】
半導体装置の微細化に伴い、半導体装置のソース/ドレイン領域にコンタクトプラグを形成する場合、一般に、コンタクトプラグを自己整合的に形成する技術が用いられている。このような技術は、セルフ・アライン・コンタクト(SAC)技術と呼ばれている。ところで、SAC技術を適用するためには、ゲート電極を、例えば、ポリシリコン層と、窒化シリコン(SiN)から成るオフセット膜の2層構成とする必要がある。また、ゲート電極とコンタクトプラグとの間の距離を確保するために、ゲート電極の側壁に窒化シリコン(SiN)から成るゲートサイドウオールを設ける必要がある。
【0006】
【発明が解決しようとする課題】
ところで、サリサイド技術及びデュアルゲート技術を含む高速論理回路製造プロセスと、汎用のDRAM製造プロセスとの整合性は、以下に説明する理由から、余り良くないと云われている。
【0007】
[▲1▼ DRAMメモリセル特性]
良好なるDRAMメモリセル特性を確保するためには、以下の理由により、DRAMのメモリ素子を構成するトランジスタ(以下、便宜上、DRAMを構成するトランジスタと呼ぶ場合がある)のソース/ドレイン領域にシリサイド層を形成することは好ましくない。即ち、ノード側のソース/ドレイン領域とシリサイド層との間に生じる接合に起因したリーク電流によって、データ保持特性が劣化する。また、一般に、0.25μm世代のDRAMにおいては256個のメモリ素子が、0.18μm世代のDRAMにおいては512個のメモリ素子が、1本のビット線に接続されるが、ビット線側のソース/ドレイン領域とシリサイド層との間に生じる接合に起因したリーク電流の総和としてのビット線へのリーク電流の増加によって、ビット線を流れる信号の振幅低下による低電圧マージンの低下や減少、データ保持特性(例えば、リフレッシュ特性)の劣化が生じる。一方、論理回路を構成するトランジスタにおいては、ソース/ドレイン領域の低抵抗化を図ることによってその能力を向上させる必要があり、そのためには、ソース/ドレイン領域にシリサイド層を形成する必要がある。
【0008】
[▲2▼ DRAMのメモリ素子を構成するトランジスタのSAC技術]
DRAMを構成するトランジスタにSAC技術を適用する場合、DRAMを構成するトランジスタのゲート電極間が窒化シリコン膜で埋められてしまうと、加工マージンを確実に確保しつつ、かかる窒化シリコン膜に開口部を形成するために、オフセット膜の膜厚を厚くせざるを得ない。然るに、オフセット膜の膜厚を厚くすると、ゲート電極に起因した段差が大きくなり、後の工程で不都合が生じ易い。具体的には、例えば、リソグラフィ工程におけるマージンの低下、層間絶縁層の埋め込み不良が発生し易い。
【0009】
しかも、比誘電率が酸化シリコンの2倍程度もある窒化シリコンをゲートサイドウオールとして用いると、ゲート電極の端部とソース/ドレイン領域間の容量であるフリンジ容量が増加し、特に論理回路を構成するトランジスタの高速動作特性に悪影響を及ぼす場合がある。
【0010】
[▲3▼ DRAMのメモリ素子を構成するトランジスタのゲート電極間スペース]DRAMを構成するトランジスタのゲート電極間の距離は、論理回路を構成するトランジスタのゲート電極間の距離よりも小さい。それ故、セルデザインによっては、論理回路を構成するトランジスタの能力の最適化からゲートサイドウオールの幅(厚さ)を決定し、かかるゲートサイドウオールをゲート電極の側壁に形成したとき、DRAMを構成するトランジスタのゲート電極間がゲートサイドウオールを構成する窒化シリコン膜で埋められてしまう可能性がある。更に、論理回路を構成するトランジスタのソース/ドレイン領域にコンタクトプラグを形成する際のエッチングストップ層として窒化シリコン膜を形成すると、DRAMを構成するトランジスタのゲート電極間が窒化シリコン膜で埋められてしまう可能性が一層高くなる。DRAMを構成するトランジスタのゲート電極間が窒化シリコン膜で埋められてしまうと、DRAMを構成するトランジスタのソース/ドレイン領域にコンタクトプラグをSAC技術に基づき形成することが極めて困難となる。
【0011】
[▲4▼ オフセット膜]
ゲート電極をポリシリコン層とオフセット膜の2層構成とした場合、従来のプロセスでは、オフセット膜が存在するので、ゲート電極の頂面にシリサイド層を形成することができない。更には、論理回路を構成するトランジスタにデュアルゲート技術を適用する場合、従来のプロセスでは、ポリシリコン層にn型不純物とp型不純物をそれぞれ導入した後、オフセット膜を形成し、次いで、オフセット膜及びポリシリコン層をパターニングしなければならない。然るに、n型不純物を含有したポリシリコン層とp型不純物を含有したポリシリコン層のエッチングレートが異なるので、所望の形状を有するnチャネル型MOSFET用のゲート電極と、所望の形状を有するpチャネル型MOSFET用のゲート電極を同時に形成することは困難であるし、ゲート絶縁膜は薄くなる一方であり、ゲート電極の形成のためのエッチング時、半導体基板に損傷が発生する虞がある。
【0012】
また、オフセット膜を窒化シリコンから構成した場合、ゲート電極やその延在部あるいはワード線へのコンタクトプラグの形成は、ソース/ドレイン領域へのコンタクトプラグの形成と別工程とならざるを得ず、追加の露光工程やエッチング工程が必要となる。
【0013】
従って、本発明の第1の目的は、上述した[▲1▼ DRAMメモリセル特性]の問題を回避し得る半導体装置を提供することにある。
【0014】
また、本発明の第2の目的は、上述した[▲2▼ DRAMのメモリ素子を構成するトランジスタのSAC技術]の問題を回避し得る半導体装置及びその製造方法を提供することにある。
【0015】
更に、本発明の第3の目的は、サリサイド技術及びデュアルゲート技術を含む高速論理回路製造プロセスと汎用のDRAM製造プロセスとの間の整合性をとることができ、上述した[▲1▼ DRAMメモリセル特性]、[▲3▼ DRAMのメモリ素子を構成するトランジスタのゲート電極間スペース]の問題を回避し得る半導体装置の製造方法を提供することにある。
【0016】
更に、本発明の第4の目的は、第3の目的に加え、[▲4▼ オフセット膜]の問題を回避し得る半導体装置の製造方法を提供することにある。
【0017】
更に、本発明の第5の目的は、第3の目的に加え、[▲2▼ DRAMのメモリ素子を構成するトランジスタのSAC技術]の問題を回避し得る半導体装置の製造方法を提供することにある。
【0018】
【課題を解決するための手段】
上記の第1の目的を達成するための本発明の第1の態様に係る半導体装置は、半導体基板の第1の領域に形成された複数の第1のトランジスタ、及び、半導体基板の第2の領域に形成された複数の第2のトランジスタから構成された半導体装置であって、
第1及び第2のトランジスタのそれぞれは、ゲート電極、チャネル形成領域、及び、ソース/ドレイン領域から成り、
第1及び第2のトランジスタを構成するゲート電極は、不純物を含有したポリシリコン層、及び、その上に形成されたシリサイド層から成り、
第1のトランジスタを構成するソース/ドレイン領域には、シリサイド層が形成されており、
第2のトランジスタを構成するソース/ドレイン領域には、シリサイド層が形成されていないことを特徴とする。
【0019】
本発明の第1の態様に係る半導体装置、あるいは又、後述する本発明の第1の態様若しくは第2の態様に係る半導体装置の製造方法においては、第1のトランジスタから論理回路が構成され、第2のトランジスタからダイナミック・ランダム・アクセス・メモリ(DRAM)が構成されていることが好ましい。
【0020】
本発明の第1の態様に係る半導体装置においては、更に、上記の第2の目的を達成するために、第1及び第2のトランジスタは、(a)第1の絶縁材料から成り、ゲート電極の側壁の少なくとも一部分を被覆する絶縁材料層、及び、(b)第2の絶縁材料から成り、ゲート電極の頂面及び絶縁材料層の頂部を被覆するキャップ層を更に備えていることが好ましい。尚、絶縁材料層によって、ゲート電極の側壁の全てが被覆されていてもよいし、ゲート電極の側壁の下方部分が被覆されていてもよい。後者の場合、より具体的には、絶縁材料層によって、ポリシリコン層の側壁の下方部分が被覆されていてもよいし、ポリシリコン層の側壁の全てが被覆されていてもよいし、ポリシリコン層の側壁の全てとシリサイド層の側壁の下方部分が被覆されていてもよいし、ポリシリコン層の側壁の全て及びシリサイド層の側壁の全てが被覆されていてもよい。そして、第1の絶縁材料の比誘電率は第2の絶縁材料の比誘電率よりも低いことが望ましく、あるいは又、キャップ層のエッチングレートは絶縁材料層のエッチングレートよりも低いことが望ましい。第1の絶縁材料として酸化シリコン(SiO2:比誘電率3.7〜3.9)を例示することができ、第2の絶縁材料として窒化シリコン(SiN:比誘電率6〜7)を例示することができる。キャップ層がゲート電極から張り出した構成を有し、かかるゲート電極から張り出したキャップ層の部分の下方に絶縁材料層が存在する構成となるので、キャップ層を薄くすることができ、ゲート電極に起因した段差が大きくなり、後の工程で不都合が生じるといった問題の発生を防止することができる。即ち、前述の[▲2▼ DRAMのメモリ素子を構成するトランジスタのSAC技術]の問題を回避することができる。また、第1の絶縁材料の比誘電率を第2の絶縁材料の比誘電率よりも低くすれば、フリンジ容量が増加することを抑制することができ、特に論理回路を構成するトランジスタの高速動作特性への影響を最小限にすることができる。
【0021】
上記の第2の目的を達成するための本発明の第2の態様に係る半導体装置は、(イ)導電材料から成るゲート電極、
(ロ)第1の絶縁材料から成り、ゲート電極の側壁の少なくとも一部分を被覆する絶縁材料層、及び、
(ハ)第2の絶縁材料から成り、ゲート電極の頂面及び絶縁材料層の頂部を被覆するキャップ層、
を有することを特徴とする。尚、絶縁材料層によって、ゲート電極の側壁の全てが被覆されていてもよいし、ゲート電極の側壁の下方部分が被覆されていてもよい。後者の場合、キャップ層によって、ゲート電極の側壁の残りの部分である上方部分が被覆されている。
【0022】
本発明の第2の態様に係る半導体装置においては、第1の絶縁材料の比誘電率は第2の絶縁材料の比誘電率よりも低いことが望ましく、あるいは又、キャップ層のエッチングレートは絶縁材料層のエッチングレートよりも低いことが望ましい。第1の絶縁材料として酸化シリコン(SiO2)を例示することができ、第2の絶縁材料として窒化シリコン(SiN)を例示することができる。また、ゲート電極は、不純物を含有したポリシリコン層、及び、その上に形成されたシリサイド層から成ることが望ましい。この場合、絶縁材料層によって、ポリシリコン層の側壁の下方部分が被覆されていてもよいし、ポリシリコン層の側壁の全てが被覆されていてもよいし、ポリシリコン層の側壁の全てとシリサイド層の側壁の下方部分が被覆されていてもよいし、ポリシリコン層の側壁の全て及びシリサイド層の側壁の全てが被覆されていてもよい。
【0023】
上記の第3の目的及び第4の目的を達成するための本発明の第1の態様に係る半導体装置の製造方法は、
半導体基板の第1の領域に形成された複数の第1のトランジスタ、及び、半導体基板の第2の領域に形成された複数の第2のトランジスタから構成された半導体装置の製造方法であって、
(A)第1のトランジスタ及び第2のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、ポリシリコンから成るゲート電極を形成し、次いで、第2のトランジスタを構成するソース/ドレイン領域を半導体基板に形成する工程と、
(B)隣接する第2のトランジスタを構成するゲート電極間を絶縁材料層で埋め込み、且つ、第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域、第1のトランジスタを構成するゲート電極の頂面、及び、第2のトランジスタを構成するゲート電極の頂面を露出させる工程と、
(C)第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域にソース/ドレイン領域を形成する工程と、
(D)第1のトランジスタを構成するソース/ドレイン領域にシリサイド層を形成し、且つ、第1のトランジスタを構成するゲート電極の頂面及び第2のトランジスタを構成するゲート電極の頂面にシリサイド層を形成し、以て、ポリシリコン層、及び、その上に形成されたシリサイド層から成るゲート電極を得る工程、
を備えていることを特徴とする。
【0024】
本発明の第1の態様に係る半導体装置の製造方法においては、
絶縁材料層は、第1の絶縁材料層及び第2の絶縁材料層から成り、
前記工程(B)は、全面に第1の絶縁材料層を形成した後、隣接する第2のトランジスタを構成するゲート電極間を第2の絶縁材料層で埋め込むように該第1の絶縁材料層上に第2の絶縁材料層を形成し、次いで、第1のトランジスタを形成すべき領域上の第1の絶縁材料層、及び第2のトランジスタを構成するゲート電極の頂面上の第1の絶縁材料層を除去する工程から成ることが好ましい。
【0025】
そして、この場合、前記工程(B)は、全面に第1の絶縁材料層を形成した後、隣接する第2のトランジスタを構成するゲート電極間を第2の絶縁材料層で埋め込むように該第1の絶縁材料層上に第2の絶縁材料層を形成し、次いで、全面に第3の絶縁材料層を形成し、第2のトランジスタを構成するゲート電極の頂面上の第3の絶縁材料層及び第1の絶縁材料層を除去し、第1のトランジスタを形成すべき領域上の第3の絶縁材料層及び第1の絶縁材料層を選択的に除去することによって、第1のトランジスタを構成するゲート電極の側壁に第3の絶縁材料層及び第1の絶縁材料層から成るゲートサイドウオールを残す工程から成ることが望ましい。
【0026】
あるいは又、本発明の第1の態様に係る半導体装置の製造方法においては、前記工程(C)において、第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域にソース/ドレイン領域を形成するとき、該ソース/ドレイン領域に導入する不純物と同じ不純物を第1のトランジスタを構成するゲート電極に導入し、第2のトランジスタを構成するソース/ドレイン領域に導入された不純物と同じ導電型の不純物を第2のトランジスタを構成するゲート電極に導入することが好ましい。
【0027】
本発明の第1の態様に係る半導体装置の製造方法においては、第1の絶縁材料層は窒化シリコン(SiN)から成り、第2の絶縁材料層は酸化シリコン系材料から成ることが望ましい。ここで、酸化シリコン系材料とは、酸化シリコン(SiO2)だけでなく、SOG(Spin On Glass)、PSG、BPSG、BSG、AsSG、PbSG、SbSG、NSG、LTO(Low Temperature Oxide、低温CVD−SiO2)、比誘電率が3.5以下の低誘電率絶縁材料(例えば、ポリアリールエーテル、シクロパーフルオロカーボンポリマー、ベンゾシクロブテン)、ポリイミド等の有機高分子材料、あるいはこれらの材料を積層したものの総称である。
【0028】
あるいは又、本発明の第1の態様に係る半導体装置の製造方法においては、前記工程(D)の後、
(E)全面に、エッチングストップ層、層間絶縁層を順次形成し、該層間絶縁層、エッチングストップ層及び絶縁材料層を貫通し、第2のトランジスタを構成するソース/ドレイン領域に達する開口部を形成した後、該開口部を導電材料によって埋め込み、以て、コンタクトプラグを形成する工程、
を更に備えていることが好ましい。尚、絶縁材料層が第1の絶縁材料層及び第2の絶縁材料層から構成される場合、開口部は、第1の絶縁材料層及び第2の絶縁材料層に設ける。エッチングストップ層のエッチングレートは、絶縁材料層のエッチングレートよりも低いことが要求され、例えば、絶縁材料層を主に酸化シリコンから構成する場合(即ち、第2の絶縁材料層を酸化シリコンから構成する場合)、エッチングストップ層を窒化シリコンから構成することが望ましい。
【0029】
上記の第3の目的を達成するための本発明の第2の態様に係る半導体装置の製造方法は、
半導体基板の第1の領域に形成された複数の第1のトランジスタ、及び、半導体基板の第2の領域に形成された複数の第2のトランジスタから構成された半導体装置の製造方法であって、
(A)第1のトランジスタ及び第2のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、ポリシリコンから成るゲート電極を形成し、次いで、第2のトランジスタを構成するソース/ドレイン領域を半導体基板に形成する工程と、
(B)第2のトランジスタを構成するソース/ドレイン領域を第1の絶縁材料層で被覆し、且つ、第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域を露出させる工程と、
(C)第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域にソース/ドレイン領域を形成した後、該ソース/ドレイン領域にシリサイド層を形成する工程と、
(D)隣接する第1のトランジスタを構成するゲート電極間を第2の絶縁材料層で埋め込み、隣接する第2のトランジスタを構成するゲート電極間を第2の絶縁材料層で埋め込み、且つ、第1のトランジスタを構成するゲート電極の頂面及び第2のトランジスタを構成するゲート電極の頂面を露出させる工程と、
(E)第1のトランジスタを構成するゲート電極の頂面及び第2のトランジスタを構成するゲート電極の頂面にシリサイド層を形成し、以て、ポリシリコン層、及び、その上に形成されたシリサイド層から成るゲート電極を得る工程、
を備えていることを特徴とする。
【0030】
本発明の第2の態様に係る半導体装置の製造方法においては、第1及び第2の絶縁材料層は酸化シリコン(SiO2)から成ることが望ましい。
【0031】
また、本発明の第2の態様に係る半導体装置の製造方法においては、更に、上記の第5の目的を達成するために、
前記工程(A)は、第1のトランジスタ及び第2のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、全面に、不純物を含有していないポリシリコン層、オフセット膜を順次形成し、次いで、オフセット膜及びポリシリコン層をパターニングし、ポリシリコン層及びオフセット膜の2層構成のゲート電極を形成し、その後、第2のトランジスタを構成するソース/ドレイン領域を半導体基板に形成する工程から成り、
前記(B)は、第2のトランジスタを構成するゲート電極及びソース/ドレイン領域を第1の絶縁材料層で被覆し、且つ、第1のトランジスタを構成するゲート電極の側壁を第1の絶縁材料層で被覆し、第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域を露出させる工程から成り、
前記工程(D)と工程(E)との間で、オフセット膜、並びに、第1のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の上部、及び、第2のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の上部を除去する工程を含み、
前記工程(E)に引き続き、第1のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第1のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の頂部上に第1のキャップ層を形成し、第2のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第2のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の頂部上に第2のキャップ層を形成する工程を含むことが好ましい。
【0032】
この場合、キャップ層のエッチングレートは第1の絶縁材料層のエッチングレートよりも低いことが望ましく、あるいは又、第1の絶縁材料層を構成する材料の比誘電率はキャップ層を構成する材料の比誘電率よりも低いことが望ましい。第1及び第2の絶縁材料層を構成する材料として酸化シリコン(SiO2)を例示することができ、第1及び第2のキャップ層を構成する材料として窒化シリコン(SiN)を例示することができる。また、本発明の第2の態様に係る半導体装置の製造方法においては、更に、上記の第4の目的を達成するために、前記工程(D)と工程(E)との間で、オフセット膜を除去した後、露出したゲート電極を構成するポリシリコン層に、ソース/ドレイン領域に導入された不純物と同じ導電型の不純物を導入し、次いで、第1のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の上部、及び、第2のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の上部を除去することが好ましい。あるいは又、前記工程(D)と工程(E)との間で、オフセット膜、並びに、第1のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の上部、及び、第2のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の上部を除去した後、露出したゲート電極を構成するポリシリコン層に、ソース/ドレイン領域に導入された不純物と同じ導電型の不純物を導入する工程を含むことが好ましい。
【0033】
あるいは又、本発明の第2の態様に係る半導体装置の製造方法においては、更に、上記の第5の目的を達成するために、
前記工程(A)は、第1のトランジスタ及び第2のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、全面に、不純物を含有していないポリシリコン層、オフセット膜を順次形成し、次いで、オフセット膜及びポリシリコン層をパターニングし、ポリシリコン層及びオフセット膜の2層構成のゲート電極を形成し、その後、第2のトランジスタを構成するソース/ドレイン領域を半導体基板に形成する工程から成り、
前記(B)は、第2のトランジスタを構成するゲート電極及びソース/ドレイン領域を第1の絶縁材料層で被覆し、且つ、第1のトランジスタを構成するゲート電極の側壁を第1の絶縁材料層で被覆し、第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域を露出させる工程から成り、
前記工程(D)と工程(E)との間で、オフセット膜を除去する工程を含み、前記工程(E)に引き続き、第1のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の上部、及び、第2のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の上部を除去し、次いで、第1のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第1のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の頂部上に第1のキャップ層を形成し、第2のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第2のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の頂部上に第2のキャップ層を形成する工程を含むことが好ましい。
【0034】
この場合、キャップ層のエッチングレートは第1の絶縁材料層のエッチングレートよりも低いことが望ましく、あるいは又、第1の絶縁材料層を構成する材料の比誘電率は第1及び第2のキャップ層を構成する材料の比誘電率よりも低いことが望ましい。第1及び第2の絶縁材料層を構成する材料として酸化シリコン(SiO2)を例示することができ、第1及び第2のキャップ層を構成する材料として窒化シリコン(SiN)を例示することができる。更に、上記の第4の目的を達成するために、前記工程(D)と工程(E)との間で、オフセット膜を除去した後、露出したゲート電極を構成するポリシリコン層に、ソース/ドレイン領域に導入された不純物と同じ導電型の不純物を導入する工程を含むことが好ましい。
【0035】
更に、本発明の第2の態様に係る半導体装置の製造方法においては、前記工程(E)の後、
(F)全面に層間絶縁層を形成し、該層間絶縁層並びに第2及び第1の絶縁材料層を貫通し、第2のトランジスタを構成するソース/ドレイン領域に達する開口部を形成した後、該開口部を導電材料によって埋め込み、以て、コンタクトプラグを形成する工程、
を更に備えていることが好ましい。
【0036】
上記の第2の目的を達成するための本発明の第3の態様に係る半導体装置の製造方法は、
(A)半導体基板表面にゲート絶縁膜を形成し、次いで、全面にポリシリコン層、オフセット膜を順次形成した後、オフセット膜及びポリシリコン層をパターニングし、ポリシリコン層及びオフセット膜の2層構成のゲート電極を形成する工程と、
(B)ゲート電極の側壁を、第1の絶縁材料から成る第1の絶縁材料層で被覆し、且つ、半導体基板にソース/ドレイン領域を形成する工程と、
(C)隣接するゲート電極間を第2の絶縁材料層で埋め込み、且つ、オフセット膜の頂面を露出させる工程と、
(D)オフセット膜を除去し、併せて、ゲート電極の側壁を被覆した第1の絶縁材料層の上部を除去する工程と、
(E)ゲート電極の頂面上、及び、ゲート電極の側壁を被覆した第1の絶縁材料層の頂部上にキャップ層を形成する工程、
を備えていることを特徴とする。
【0037】
尚、工程(B)においては、ゲート電極の側壁を、第1の絶縁材料から成る第1の絶縁材料層で被覆した後、半導体基板にソース/ドレイン領域を形成してもよいし、半導体基板にソース/ドレイン領域を形成した後、ゲート電極の側壁を、第1の絶縁材料から成る第1の絶縁材料層で被覆してもよい。
【0038】
本発明の第3の態様に係る半導体装置の製造方法においては、前記工程(D)において、オフセット膜を除去した後、露出したゲート電極を構成するポリシリコン層の頂面にシリサイド層を形成し、次いで、ゲート電極の側壁を被覆した第1の絶縁材料層の上部を除去することが望ましい。この場合、更に上記の第4の目的を達成するために、前記工程(D)において、オフセット膜を除去した後、露出したゲート電極を構成するポリシリコン層に不純物を導入し、次いで、該ポリシリコン層の頂面にシリサイド層を形成し、その後、ゲート電極の側壁を被覆した第1の絶縁材料層の上部を除去することが好ましい。
【0039】
あるいは又、本発明の第3の態様に係る半導体装置の製造方法においては、前記工程(D)において、オフセット膜及びゲート電極の側壁を被覆した第1の絶縁材料層の上部を除去した後、露出したゲート電極を構成するポリシリコン層の頂面にシリサイド層を形成することが好ましい。この場合、更に上記の第4の目的を達成するために、前記工程(D)において、オフセット膜を除去した後、露出したゲート電極を構成するポリシリコン層に不純物を導入し、次いで、ゲート電極の側壁を被覆した第1の絶縁材料層の上部を除去した後、該ポリシリコン層の頂面にシリサイド層を形成することが好ましい。あるいは、前記工程(D)において、オフセット膜及びゲート電極の側壁を被覆した第1の絶縁材料層の上部を除去した後、露出したゲート電極を構成するポリシリコン層に不純物を導入し、次いで、該ポリシリコン層の頂面にシリサイド層を形成することが好ましい。
【0040】
あるいは又、本発明の第3の態様に係る半導体装置の製造方法においては、
前記工程(E)の後、
(F)全面に層間絶縁層を形成し、該層間絶縁層及び第2の絶縁材料層を貫通し、ソース/ドレイン領域に達する開口部を形成した後、該開口部を導電材料によって埋め込み、以て、コンタクトプラグを形成する工程、
を更に備えていることが望ましい。この場合、層間絶縁層及び第2の絶縁材料層を選択的にエッチングすることによって開口部を形成する際、キャップ層の下の第1の絶縁材料層は、キャップ層によって保護され、エッチングされないことが好ましい。尚、ソース/ドレイン領域と第2の絶縁材料層との間に第1の絶縁材料層が存在する場合には、層間絶縁層、第2の絶縁材料層及び第1の絶縁材料層を貫通し、ソース/ドレイン領域に達する開口部を形成する。
【0041】
本発明の第3の態様に係る半導体装置の製造方法においては、キャップ層のエッチングレートは第1の絶縁材料層のエッチングレートよりも低いことが望ましく、あるいは又、第1の絶縁材料の比誘電率は第2の絶縁材料の比誘電率よりも低いことが望ましい。第1の絶縁材料として酸化シリコン(SiO2)を例示することができ、第2の絶縁材料として窒化シリコン(SiN)を例示することができる。
【0042】
本発明の半導体装置あるいはその製造方法において、半導体基板として、シリコン半導体基板、スピネル上にシリコンやSi−Ge混晶系をエピタキシャル成長させた基板、サファイヤ上にシリコンやSi−Ge混晶系をエピタキシャル成長させた基板、絶縁膜上に多結晶シリコンを溶融、再結晶させた基板を例示することができる。シリコン半導体基板としては、n型の不純物がドープされたn型シリコン半導体基板やp型の不純物がドープされたp型シリコン半導体基板を用いることができる。
【0043】
更には、半導体基板として、SOI(Semiconductor On Insulator)基板を用いることもできる。SOI基板の製造方法として、
(1)半導体基板と支持基板とを絶縁層を介して張り合わせた後、半導体基板を裏面から研削、研磨することによって、支持基板から成る支持体と、絶縁層と、研削、研磨後の半導体基板から成る半導体層を得る、基板張り合わせ法
(2)半導体基板上に絶縁層を形成した後、半導体基板に水素イオンをイオン注入し、剥離層を半導体基板内部に形成した後、半導体基板と支持基板とを絶縁層を介して張り合わせ、次いで、熱処理を行うことによって剥離層から半導体基板を剥離(劈開)し、残された半導体基板を裏面から研削、研磨することによって、支持基板から成る支持体と、絶縁層と、研削、研磨後の半導体基板から成る半導体層を得る、スマート・カット法
(3)半導体基板の内部に酸素イオンをイオン注入した後、熱処理を行うことによって、半導体基板の内部に絶縁層を形成し、絶縁層の下に半導体基板の一部から成る支持体を、また、絶縁層の上に半導体基板の一部から成る半導体層を、それぞれ得るSIMOX(Separation by IMplanted OXygen)法
(4)支持体に相当する半導体基板上に形成された絶縁層上に気相又は固相で単結晶半導体層を形成することによって、半導体基板から成る支持体と、絶縁層と、単結晶半導体層から成る半導体層を得る方法
(5)陽極酸化によって半導体基板の表面を部分的に多孔質化して絶縁層を形成することによって、絶縁層の下に半導体基板の一部から成る支持体を、また、絶縁層の上に半導体基板の一部から成る半導体層を、それぞれ得る方法
を挙げることができる。ここで、半導体層に半導体装置を形成する。
【0044】
尚、SOI基板を用いた場合、素子分離領域は以下の方法で形成することができる。
(a)半導体層上にパッド酸化膜及びシリコン窒化膜を形成し、シリコン窒化膜及びパッド酸化膜をパターニングすることによって、素子分離領域形成用のマスクを形成し、かかる素子分離領域形成用のマスクを用いて半導体層を熱酸化することで素子分離領域を形成する、所謂LOCOS法
(b)半導体層をパターニングすることによってトレンチを半導体層に形成した後、トレンチ内を絶縁材料で埋め込む、所謂STI(Shallow Trench Isolation)法
(c)上記の(1)あるいは(2)の方法に基づき基板を準備する場合、予め、半導体基板にトレンチを形成し、かかるトレンチ内を絶縁層で埋め込み、次いで、全面に層間膜(例えば、SiO2膜、SiO2膜とポリシリコン膜の積層構造を有する膜)を形成した後、かかる半導体基板と支持基板とをこの層間膜を介して張り合わせ、半導体基板を裏面から研削、研磨することによって、支持基板から成る支持体と、絶縁層と、半導体基板から成る半導体層を得る、基板張り合わせ法とSTI法とを組み合わせた方法
(d)絶縁層上の半導体層を除去することによって絶縁層を露出させることで、素子分離領域を形成するメサ(Mesa)型素子分離領域形成法
【0045】
シリサイド層は、全面に金属層を形成し、熱処理を施すことによって、金属層を構成する原子と半導体基板あるいはゲート電極を構成する原子(具体的には、Si)とを反応させてシリサイド層を形成し、その後、未反応の金属層を除去する、サリサイド技術に基づき形成することができる。ここで、金属層は、例えば、コバルト(Co)、ニッケル(Ni)、白金(Pt)、チタン(Ti)、Ta(タンタル)、Mo(モリブデン)、タングステン(W)、パラジウム(Pd)から構成することができる。
【0046】
本発明の第1の態様に係る半導体装置においては、第2のトランジスタを構成するソース/ドレイン領域にシリサイド層が形成されていないので、前述した[▲1▼ DRAMメモリセル特性]の問題を回避することができる。
【0047】
また、本発明の第2の態様に係る半導体装置あるいはその製造方法においては、キャップ層はゲート電極から張り出した構成を有し、かかるゲート電極から張り出したキャップ層の部分の下方に絶縁材料層あるいは第1の絶縁材料層が存在する構成となっているので、キャップ層を薄くすることができ、ゲート電極に起因した段差が大きくなり、後の工程で不都合が生じるといった問題の発生を防止することができる。即ち、前述の[▲2▼ DRAMのメモリ素子を構成するトランジスタのSAC技術]の問題を回避することができる。また、第1の絶縁材料の比誘電率を第2の絶縁材料の比誘電率よりも低くすれば、フリンジ容量が増加することを抑制することができ、特に論理回路を構成するトランジスタの高速動作特性への影響を最小限にすることができる。
【0048】
本発明の第1の態様若しくは第2の態様に係る半導体装置の製造方法においては、隣接する第2のトランジスタを構成するゲート電極間が絶縁材料層で埋め込まれているので、第2のトランジスタのソース/ドレイン領域にシリサイド層が形成されることがなく、[▲1▼ DRAMメモリセル特性]の問題を回避することができる。また、そもそも、隣接する第2のトランジスタを構成するゲート電極間が絶縁材料層で埋め込まれているので、[▲3▼ DRAMのメモリ素子を構成するトランジスタのゲート電極間スペース]の問題を回避することができる。
【0049】
本発明の第1の態様に係る半導体装置の製造方法においては、工程(B)において第1のトランジスタを構成するゲート電極の頂面及び第2のトランジスタを構成するゲート電極の頂面を露出させた後、工程(C)において第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域にソース/ドレイン領域を形成するとき、併せて、これらのゲート電極に不純物を導入することができるので、工程(A)においては、不純物を含有していないポリシリコンから成るゲート電極を形成すればよく、従って、[▲4▼ オフセット膜]の問題を回避することができる。
【0050】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態(以下、実施の形態と略称する)に基づき本発明を説明する。尚、実施の形態において、積層構造を説明するとき、「/」の前に記述する層構成が上層に位置する。
【0051】
(実施の形態1)
実施の形態1は、本発明の第1の態様に係る半導体装置、及び、本発明の第1の態様に係る半導体装置の製造方法に関する。
【0052】
実施の形態1の半導体装置の要部の模式的な一部断面図を、図9に示す。この半導体装置は、シリコン半導体基板から成る半導体基板10の第1の領域(論理回路の領域)に形成された複数の第1のトランジスタ、及び、半導体基板10の第2の領域(DRAMの領域)に形成された複数の第2のトランジスタから構成されている。そして、第1のトランジスタから論理回路が構成され、第2のトランジスタからダイナミック・ランダム・アクセス・メモリ(DRAM)が構成されている。
【0053】
第1のトランジスタは、図9の(B)に示すように、ゲート電極14B、チャネル形成領域17B、及び、ソース/ドレイン領域16Bから成り、第1のトランジスタを構成するゲート電極14Bは、不純物を含有したポリシリコン層13’、及び、その上に形成されたシリサイド層30B2から成り、第1のトランジスタを構成するソース/ドレイン領域16Bの表面領域には、シリサイド層30B1が形成されている。一方、第2のトランジスタは、図9の(A)に示すように、ゲート電極14A、チャネル形成領域17A、及び、ソース/ドレイン領域16Aから成り、第2のトランジスタを構成するゲート電極14Aは、不純物を含有したポリシリコン層13’、及び、その上に形成されたシリサイド層30Aから成る。第2のトランジスタを構成するソース/ドレイン領域16Aには、シリサイド層が形成されていない。
【0054】
以下、半導体基板等の模式的な一部断面図である図1〜図16を参照して、実施の形態1の半導体装置の製造方法を説明するが、図1〜図16の(A)は、DRAMの領域に関する図であり、図1〜図16の(B)は、論理回路の領域に関する図である。
【0055】
[工程−100]
先ず、p型シリコン半導体基板から成る半導体基板10の所定の領域に素子分離領域11を形成する。素子分離領域11の構造は、図に示すようにシャロウ・トレンチ構造を有していてもよいし、LOCOS構造を有していてもよいし、シャロウ・トレンチ構造とLOCOS構造の組合せであってもよい。その後、論理回路を構成するnチャネル型の第1のトランジスタを形成すべき半導体基板10の領域にp型ウエルを、pチャネル型の第1のトランジスタを形成すべき半導体基板10の領域にn型ウエルを形成する。また、DRAMを構成するnチャネル型の第2のトランジスタを形成すべき半導体基板10の領域にn型ウエルを形成し、このn型ウエル内にp型ウエルを形成する(即ち、ツインウエル構造を形成する)。論理回路を構成する第1のトランジスタを形成すべき半導体基板10の領域と、DRAMを構成する第2のトランジスタを形成すべき半導体基板10の領域とにおける不純物プロファイルは、同じであってもよいし、異なっていてもよい。尚、ウエルの形成は、例えば、イオン注入法によって行うことができる。
各ウエルの図示は省略した。
【0056】
[工程−110]
その後、半導体基板10の表面に、熱酸化法にてゲート絶縁膜12A,12Bを形成する。論理回路を形成すべき半導体基板10の領域におけるゲート絶縁膜12Bの膜厚と、DRAMを形成すべき半導体基板10の領域におけるゲート絶縁膜12Aの膜厚は、同じであってもよいし、前者の膜厚を後者の膜厚よりも薄くしてもよい。次いで、全面に、CVD法にて、不純物を含有していない厚さ約0.15μmのポリシリコン層13を形成する(図1参照)。
【0057】
[工程−120]
次に、リソグラフィ技術及びドライエッチング技術に基づき、ポリシリコン層13をパターニングすることによって、第1のトランジスタを構成するゲート電極14B、第2のトランジスタを構成するゲート電極14Aを形成する。尚、ゲート電極14A,14Bの形成後、ゲート電極14A,14Bの表面を酸化し、ゲート電極14A,14Bの表面に酸化シリコン膜を形成してもよい。ゲート電極14A,14Bの表面に酸化シリコン膜を形成することによって、ゲート電極14A,14Bの側壁下端部近傍のゲート絶縁膜12A,12Bの膜厚が若干厚くなる結果、ゲート電極14A,14Bの側壁下端部における電界の緩和を図ることができ、DRAMのリフレッシュ特性の向上を図ることができるし、ゲート絶縁膜の薄膜化に伴うリーク電流の発生を防止することができる。
【0058】
エッチングすべきポリシリコン層13には不純物が含有されていないので、先に[▲4▼ オフセット膜]にて説明した、n型不純物を含有したポリシリコン層とp型不純物を含有したポリシリコン層のエッチングレートが異なることに起因した問題の発生を回避することができる。
【0059】
その後、論理回路を構成するpチャネル型の第1のトランジスタを形成すべき半導体基板10の領域をレジスト材料から成るマスク層で覆い、露出した半導体基板10の領域にn型不純物をイオン注入した後、マスク層を除去する。これによって、第2のトランジスタを構成するソース/ドレイン領域16Aを半導体基板10に形成することができる。第2のトランジスタを構成する一対のソース/ドレイン領域16Aの間にはチャネル形成領域17Aが形成される。併せて、論理回路を構成するnチャネル型の第1のトランジスタを形成すべき半導体基板10の領域に、LDD構造を形成するための低濃度の不純物含有領域あるいはエクステンション領域15Bを形成することができる。こうして得られた構造を図2に示す。
【0060】
次いで、論理回路を構成するnチャネル型の第1のトランジスタを形成すべき半導体基板10の領域、及び、DRAMを構成するnチャネル型の第2のトランジスタを形成すべき半導体基板10の領域をレジスト材料から成るマスク層で覆い、露出した半導体基板10の領域にp型不純物をイオン注入した後、マスク層を除去する。これによって、論理回路を構成するpチャネル型の第1のトランジスタを形成すべき半導体基板10の領域に、LDD構造を形成するための低濃度の不純物含有領域あるいはエクステンション領域15Bを形成することができる。
【0061】
尚、イオン注入の完了後、増速拡散を抑制するために、熱処理を施すことが好ましい。
【0062】
[工程−130]
次いで、隣接する第2のトランジスタを構成するゲート電極14A間を絶縁材料層で埋め込み、且つ、第1のトランジスタを構成するソース/ドレイン領域16Bを形成すべき半導体基板10の領域、第1のトランジスタを構成するゲート電極14Bの頂面、及び、第2のトランジスタを構成するゲート電極14Aの頂面を露出させる。尚、実施の形態1においては、絶縁材料層は、窒化シリコン(SiN)から成る第1の絶縁材料層18と、酸化シリコン(SiO2)から成る第2の絶縁材料層19から構成されている。
【0063】
具体的には、先ず、厚さ約30nmの窒化シリコン(SiN)から成る第1の絶縁材料層18をCVD法にて全面に形成する(図3参照)。次いで、第1の絶縁材料層18上に、酸化シリコン(SiO2)から成る第2の絶縁材料層19をCVD法にて形成する。第2の絶縁材料層19の膜厚は、隣接する第2のトランジスタを構成するゲート電極14A間を確実に埋め込む膜厚、例えば、約0.3μmとすればよい。実施の形態1においては、第1のトランジスタを構成するゲート電極14B間の距離に依存して、隣接する第1のトランジスタを構成するゲート電極14B間が第2の絶縁材料層19で埋め込まれる場合もあるし、埋め込まれない場合もある。次に、第1のトランジスタを形成すべき領域上の第2の絶縁材料層19を、例えば、高密度プラズマエッチング装置を用い、C4F8/CO/Arガスによってエッチバックする。第1の絶縁材料層18とのエッチング選択比を確保しながら、同時に、隣接する第2のトランジスタを構成するゲート電極14A間を第2の絶縁材料層19で埋め込んだ状態とすることができる。エッチバック完了時の状態を図4に示す。その後、第2のトランジスタを形成すべき半導体基板10の領域をレジスト材料から成るマスク層(図示せず)で覆い、第1のトランジスタを形成すべき半導体基板10の領域に残存した第2の絶縁材料層19をフッ酸を用いて完全に除去し、次いで、マスク層を除去する(図5参照)。こうして、隣接する第2のトランジスタを構成するゲート電極14A間を第2の絶縁材料層19で埋め込むように、第1の絶縁材料層18上に第2の絶縁材料層19を形成することができる。
【0064】
その後、第3の絶縁材料層20を全面にCVD法にて形成する(図6参照)。第3の絶縁材料層20は、酸化シリコン、SOG、PSG、BPSG、BSG、AsSG、PbSG、SbSG、NSG、LTO、SiN、SiON等から構成することができる。第3の絶縁材料層20の膜厚及び第1の絶縁材料層18の膜厚によって、次の工程で形成されるゲートサイドウオール21Bの厚さ(半導体基板10との境界領域におけるゲートサイドウオール21Bの厚さ)が規定される。
【0065】
次いで、例えば、平行平板型エッチング装置を用い、CF4やCHF3といったエッチングガスを使用して、第3の絶縁材料層20をエッチバックし、更に、第1の絶縁材料層18をエッチングして、第1のトランジスタを構成するゲート電極14Bの側壁にゲートサイドウオール21Bを形成し、第1のトランジスタを形成すべき半導体基板10の領域のその他の領域における第3の絶縁材料層20及び第1の絶縁材料層18を除去する(図7参照)。ゲートサイドウオール21Bは、第3の絶縁材料層20及び第1の絶縁材料層18から成る。同時に、第2のトランジスタを形成すべき領域上の第3の絶縁材料層20の全て及び第1の絶縁材料層18の一部をエッチングし、除去する。こうして、第1のトランジスタを形成すべき領域上の第1の絶縁材料層18、及び、第2のトランジスタを構成するゲート電極14Aの頂面の第1の絶縁材料層18を除去し、以て、第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板10の領域、第1のトランジスタを構成するゲート電極14Aの頂面、及び、第2のトランジスタを構成するゲート電極14Bの頂面を露出させることができる。
【0066】
[工程−140]
その後、第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板10の領域にソース/ドレイン領域16Bを形成する。具体的には、論理回路を構成するpチャネル型の第1のトランジスタを形成すべき半導体基板10の領域をレジスト材料から成るマスク層で覆い、露出した半導体基板10の領域にn型不純物をイオン注入した後、マスク層を除去する。これによって、論理回路を構成するnチャネル型の第1のトランジスタを形成すべき半導体基板10の領域にソース/ドレイン領域16Bを形成することができる。第1のトランジスタを構成する一対のソース/ドレイン領域16Bの間にはチャネル形成領域17Bが形成される。尚、同時に、第2のトランジスタを構成するゲート電極14A及び論理回路を構成するnチャネル型の第1のトランジスタを構成するゲート電極14Bにn型不純物が導入される。図において、不純物が導入されたポリシリコン層を参照番号13’で示す。こうして得られた構造を図8に示す。
【0067】
次いで、論理回路を構成するnチャネル型の第1のトランジスタを形成すべき半導体基板10の領域、及び、DRAMを構成するnチャネル型の第2のトランジスタを形成すべき半導体基板10の領域をレジスト材料から成るマスク層で覆い、露出した半導体基板10の領域にp型不純物をイオン注入した後、マスク層を除去する。これによって、論理回路を構成するpチャネル型の第1のトランジスタを形成すべき半導体基板10の領域にソース/ドレイン領域16Bを形成することができる。尚、同時に、論理回路を構成するpチャネル型の第1のトランジスタを構成するゲート電極14Bにp型不純物が導入される。
【0068】
イオン注入の後、導入された不純物を活性化するために、RTP(Rapid Thermal Processing)法により熱処理を施す。
【0069】
[工程−150]
その後、第1のトランジスタを構成するソース/ドレイン領域16Bの表面領域にシリサイド層30B1を形成し、且つ、第1のトランジスタを構成するゲート電極14Bの頂面にシリサイド層30B2を形成し、第2のトランジスタを構成するゲート電極14Aの頂面にシリサイド層30Aを形成する(図9参照)。具体的には、例えば、コバルト(Co)から成る金属層をスパッタ法にて全面に製膜した後、N2100%雰囲気又はN2/Ar雰囲気(大気圧)中で、550゜C、30秒の条件のRTA法に基づき熱処理を施す。これによって、Co原子と、半導体基板10やゲート電極14A,14Bを構成するSi原子とが反応してコバルトシリサイド層が形成される。ゲートサイドウオール21Bや素子分離領域11上、第1の絶縁材料層18上、第2の絶縁材料層19上の金属層は未反応であり、そのまま残る。次いで、硫酸と過酸化水素水と純水の混合溶液中で未反応の金属層を除去し、再度、N2100%雰囲気又はN2/Ar雰囲気(大気圧)中で、700゜C、30秒の条件のRTA法に基づき熱処理を施す。これによって、コバルトシリサイド層の低抵抗化を図ることができる。
【0070】
第2のトランジスタを構成するソース/ドレイン領域16Aは第2の絶縁材料層19で覆われているので、かかるソース/ドレイン領域16Aにシリサイド層が形成されることがない。
【0071】
[工程−160]
次に、半導体基板10を380゜C〜650゜Cに加熱した状態で、プラズマCVD法あるいはLP−CVD法に基づき、厚さ約30nmの窒化シリコンから成るエッチングストップ層40を全面に製膜する。エッチングストップ層40は、後に開口部を形成する際のエッチングストッパとして機能する。尚、後に形成するコンタクトプラグの深さを、従来の論理回路とDRAMとが混載された半導体装置におけるコンタクトプラグの深さよりも浅くすることができるので、エッチングストップ層40の膜厚を、論理回路を構成する半導体装置におけるエッチングストップ層と同程度の膜厚とすることができる。
【0072】
その後、例えば、酸化シリコン(SiO2)から成る層間絶縁層41をCVD法にて全面に形成し、化学的機械的研磨法(CMP法)等によって層間絶縁層41の平坦化処理を行う。尚、かかる層間絶縁層41を、便宜上、第1の層間絶縁層41と呼ぶ。次いで、全面に、ポリシリコンから成るハードマスク層42をCVD法にて形成する。その後、リソグラフィ技術及びドライエッチング技術に基づき、ハードマスク層42及び第1の層間絶縁層41に開口部を形成する。次いで、開口部内を含むハードマスク層42上にポリシリコン層を形成し、かかるポリシリコン層をエッチバックすることによって、開口部内に開口部径縮小用マスク43を形成する(図10参照)。開口部径縮小用マスク43によって縮径された開口部の直径を約80nmとする。即ち、開口部の底部の直径は約80nmである。場合によっては、ハードマスク層42を形成すること無く、レジスト材料から成るマスク層を形成し、かかるマスク層をエッチング用マスクとして用いて第1の層間絶縁層41、エッチングストップ層40及び第2の絶縁材料層19に開口部を形成してもよい。
【0073】
そして、ハードマスク層42及び開口部径縮小用マスク43をエッチング用マスクとして用いて、ドライエッチング技術に基づき、第2のトランジスタを構成するソース/ドレイン領域16Aに達する開口部44を、エッチングストップ層40、第2の絶縁材料層19及び第1の絶縁材料層18に形成する。エッチングストップ層40が形成されているので、エッチングストップ層40の下方の第2の絶縁材料層19がエッチングされることを防止でき、次に形成するコンタクトプラグとゲート電極14Aとの間の短絡発生を確実に防止することができる。その後、開口部44の底部に露出した第2のトランジスタを構成するソース/ドレイン領域16Aにn型不純物をイオン注入して(即ち、コンタクト補償イオン注入を実施し)、開口部44内に形成されるコンタクトプラグとソース/ドレイン領域16Aとの間の接触抵抗の低減を図ることが好ましい(図11参照)。第2のトランジスタを構成するソース/ドレイン領域16Aに形成された高濃度の不純物含有領域を参照番号116Aで示す。
【0074】
その後、開口部44内を含む全面に、ポリシリコンあるいはアモルファスシリコンから成り、不純物を含有するシリコン層を堆積させ、エッチバック法あるいはCMP法によって、かかるシリコン層、ハードマスク層42及び開口部径縮小用マスク43を除去し、導電材料である不純物を含有するシリコン層によって開口部44内を埋め込み、コンタクトプラグ45(ビット線用のコンタクトプラグ及びノード用のコンタクトプラグ)を完成させる。
【0075】
その後、不純物含有領域116A中の不純物の活性化及びコンタクトプラグ45中の不純物の活性化のために、RTP法にて800〜850゜Cの熱処理を行う。この熱処理のみが、論理回路を構成する第1のトランジスタの製造プロセスに不要なプロセスであるが、トランジスタの特性への影響が無視できる程度の短時間の熱処理である。
【0076】
次いで、コンタクトプラグ45の頂面上を含む第1の層間絶縁層41上にコンタクトプラグ45とビット線を電気的に分離するため、厚さ約20nmの酸化シリコンから成る第1の絶縁膜46を形成する。この状態を図12に示す。
【0077】
[工程−170]
次に、ビット線用のコンタクトプラグ45上を含む第1の絶縁膜46上に、ビット線47を形成する(図13参照)。具体的には、ビット線用のコンタクトプラグ45上の第1の絶縁膜46に開口部を形成し、次いで、厚さ10〜20nmのチタン(Ti)層、厚さ約20nmのTiN層、厚さ約100nmのタングステン層を順次、スパッタ法にて形成し、タングステン層、TiN層、チタン層をパターニングすればよい。尚、図においては、ビット線47を1層で表した。このようなビット線構成により、ビット線47の低抵抗化を実現でき、ビット線イコライズ速度の向上を図ることができ、高速アクセスが実現できる。尚、このビット線47の形成時、同時に、論理回路を構成する第1のトランジスタにおける局所配線も形成することができる。ビット線の構成として、その他、タングステン層/TiN層の積層構成、タングステン層/WN層/ポリシリコン層の積層構成を例示することができる。
【0078】
[工程−180]
その後、全面に第2の層間絶縁層50を形成し、ノード用のコンタクトプラグ45の上方の第2の層間絶縁層50に開口部を形成し、かかる開口部内をタングステンで埋め込み、ノードコンタクトプラグ51を形成する。具体的には、超解像技術や、先に説明したハードマスク層と開口部径縮小用マスクとの組合せによって、第2の層間絶縁層50に直径100nm程度の開口部を形成し、開口部内を含む第2の層間絶縁層50上にチタン層、TiN層をスパッタ法にて形成した後、開口部内を含む全面にCVD法にてタングステン層を形成する。そして、第2の層間絶縁層50上のタングステン層、TiN層、チタン層をエッチバック法やCMP法に基づき選択的に除去することによって、ノードコンタクトプラグ51を得ることができる。尚、図においては、ノードコンタクトプラグ51を1層で表した。
【0079】
次に、ノードコンタクトプラグ51の頂面上を含む第2の層間絶縁層50上に厚さ約100nmの第2の絶縁膜52を形成した後、第2の絶縁膜52、第2の層間絶縁層50、第1の絶縁膜46、第1の層間絶縁層41を貫通し、論理回路を構成する第1のトランジスタのソース/ドレイン領域16B及びゲート電極14Bに達する開口部53を設ける(図14参照)。尚、ゲート電極14Bに達する開口部の図示は省略した。エッチングストップ層40及びゲートサイドウオール21Bが形成されているので、次に形成するコンタクトプラグとゲート電極14Bとの間の短絡発生を確実に防止することができる。
【0080】
その後、第1のトランジスタを構成するソース/ドレイン領域16Bに水素を導入するシンタリング処理を行う。シンタリング処理は、約400゜Cの水素ガス雰囲気での熱処理とすることができる。
【0081】
DRAMを構成するキャパシタを形成するとき、一般に使用されている窒化膜系の誘電体材料には、700〜800゜C程度の高温プロセスが必要とされる。キャパシタとして、600゜C以下の低温プロセスで形成が可能なMIM(Metal-Insulator-Metal)構造を適用することもできるが、その後、論理回路を構成する第1のトランジスタのソース/ドレイン領域にコンタクトプラグを形成するとき、バリアメタルやグルーレイヤーの特性向上のため、650゜C程度の熱処理が必要とされる。然るに、このような650゜C程度の熱処理を行うと、MIM構造を有するキャパシタの特性が劣化する虞がある。また、MIM構造のキャパシタを構成する誘電体膜には、一般に、金属酸化物が使用されるが、かかる誘電体膜は、酸素欠陥によってリークが発生し、特性が劣化するので、高温の還元性雰囲気に誘電体膜を曝すことは好ましくない。即ち、MIM構造のキャパシタを形成した後に、論理回路を構成する第1のトランジスタのソース/ドレイン領域に水素を導入するシンタリング処理は、出来る限り避けたい処理である。
【0082】
実施の形態1においては、キャパシタの形成前に、シンタリング処理や論理回路を構成する第1のトランジスタのソース/ドレイン領域にコンタクトプラグを形成するので、上述の問題が発生することがない。
【0083】
その後、開口部53内を含む第2の絶縁膜52上にTiNから成る密着層(図示せず)をスパッタ法にて形成し、密着層の緻密化のために650゜C前後のRTP処理を行う。このとき、タングステンから成るノードコンタクトプラグ51と、シリコンから成るノード用のコンタクトプラグ45との接続境界領域において、シリサイド化が生じる結果、ノードコンタクトプラグ51とノード用のコンタクトプラグ45との良好なる接続を確保することができる。そして、開口部53内を含む全面にCVD法にてタングステン層を形成した後、第2の絶縁膜52上のタングステン層、TiN層をエッチバック法やCMP法に基づき選択的に除去することによって、コンタクトプラグ54を得ることができる。尚、図においては、コンタクトプラグ54を1層で表した。
【0084】
次に、TiN/Al−Cu/TiN/Ti(=50/400/20/20nm)の積層構成を有する配線55を、スパッタ法、リソグラフィ技術及びドライエッチング技術に基づき形成する。DRAMを構成するキャパシタの形成によって大きな段差が生じる前に配線55を形成するので、容易に、且つ、高い信頼性を有する配線55、コンタクトプラグ54を得ることができる。尚、配線55を1層で表した。その後、全面に第3の層間絶縁層56を形成する(図15参照)。尚、キャパシタを形成する前に、配線55を形成するので、コンタクトプラグ54の深さが左程深くなることがない。
【0085】
次いで、第3の層間絶縁層56に記憶ノード形状を有する凹部を、その底部にノードコンタクトプラグ51が露出するように形成する。その後、WNやTiN等の耐酸化性に優れた金属化合物、あるいは、RuやIr等の酸化物が導電性を有する金属あるいは金属酸化物から成る薄膜を、凹部内を含む第3の層間絶縁層56上に50nm程度、堆積させる。次いで、レジスト材料やBPSG、SOGといった第3の層間絶縁層56に対して選択的に除去できる材料で凹部内を埋め込み、エッチバック法やCMP法に基づき、第3の層間絶縁層56上の薄膜を除去した後、凹部内を埋め込んだ材料を除去することによって、凹部内に記憶ノード電極57を形成することができる。その後、凹部内の記憶ノード電極57上を含む第3の層間絶縁層56上に、厚さ10nm程度のTa2O5から成る誘電体薄膜58を形成し、400〜450゜Cに加熱した状態で紫外線を誘電体薄膜58に照射し、次いで、オゾンガス雰囲気中で10分程度のアニール処理を施す。これによって、誘電体薄膜58は非晶質状態のままであるが、膜中の酸素欠陥が十分に消失し、残留カーボンも除去されて、良好なる膜質のキャパシタ誘電体薄膜となる。その後、全面に厚さ約100nmのTiN層あるいはタングステン層をスパッタ法にて形成し、リソグラフィ技術及びエッチング技術に基づき、TiN層あるいはタングステン層及び誘電体薄膜58をパターニングする。こうして、TiN層あるいはタングステン層から成るセルプレート59を得ることができる(図16参照)。以上のキャパシタ形成工程において大きな段差が生じることはない。尚、記憶ノード電極57は各第2のトランジスタ毎に設けられており、誘電体薄膜58及びセルプレート59は複数(若しくは全て)の第2のトランジスタに共通である。
【0086】
その後、全面に第4の層間絶縁層を形成し、セルプレート59及び配線55の上方の第4の層間絶縁層に開口部を形成し、かかる開口部内を導電材料で埋め込み、接続孔を形成する。その後、接続孔上を含む第4の層間絶縁層上に配線材料層を形成し、かかる配線材料層をパターニングすることによって、第2の配線を形成することができる。尚、配線55と第2の配線を形成する間の工程においてキャパシタ構造を形成するので、第2の配線のためのコンタクトプラグの深さは、従来の論理回路とDRAMとが混載された半導体装置におけるコンタクトプラグの深さよりも浅くすることができる。
【0087】
(実施の形態2)
実施の形態2は、実施の形態1の半導体装置の製造方法の変形である。実施の形態1の[工程−120]においては、厚さ約30nmの窒化シリコン(SiN)から成る第1の絶縁材料層18をCVD法にて全面に形成した後、酸化シリコン(SiO2)から成る第2の絶縁材料層19をCVD法にて形成する。このとき、実施の形態2においては、高密度プラズマCVD法(HDP−CVD法)にて第2の絶縁材料層19を形成する。
【0088】
通常のコンフォーマルな、即ち、等方的な堆積状態が得られるCVD法によって第2の絶縁材料層19を形成した場合、隣接する第2のトランジスタを構成するゲート電極14A間を絶縁材料層で確実に埋め込めない場合がある。あるいは又、通常、幅の広いゲート電極間よりも幅の狭いゲート電極間に堆積する第2の絶縁材料層19の方が膜厚が厚くなる傾向にあるので、第2の絶縁材料層19の平坦化処理が困難となる場合がある。
【0089】
一方、高密度プラズマCVD法を採用することにより、第2の絶縁材料層19の水平方向のスパッタエッチング速度が水平方向の堆積速度よりも早くなる。即ち、第2の絶縁材料層19は、水平方向には層が堆積せずに後退する。これによって、ゲート電極間の距離の広狭に左程依存することなく、確実に、しかも、膜厚の均一な第2の絶縁材料層19を形成することができる。高密度プラズマCVD法におけるプラズマの生成方法として、例えば、ECR法、ICP法、ヘリコン法を挙げることができる。高密度プラズマCVD法においては、半導体基板10にバイアスを加えることが好ましい。
【0090】
第2の絶縁材料層19を形成した後、例えば、CMP法によって第2の絶縁材料層19を平坦化し、次いで、フッ酸を用いて等方的なエッチングを行い、ゲート電極14A,14Bの頂面の第1の絶縁材料層18を露出させる。この状態を図17に示す。この工程を除き、実施の形態2の半導体装置の製造方法における他の工程は、実施の形態1と同様とすることができるので、詳細な説明は省略する。
【0091】
(実施の形態3)
実施の形態3は、本発明の第1及び第2の態様に係る半導体装置、並びに、本発明の第2の態様及び第3の態様に係る半導体装置の製造方法に関する。
【0092】
実施の形態3の半導体装置の要部の模式的な一部断面図を、図28に示す。この半導体装置は、半導体基板10の第1の領域(論理回路の領域)に形成された複数の第1のトランジスタ、及び、半導体基板10の第2の領域(DRAMの領域)に形成された複数の第2のトランジスタから構成されている。そして、第1のトランジスタから論理回路が構成され、第2のトランジスタからダイナミック・ランダム・アクセス・メモリ(DRAM)が構成されている。
【0093】
第1のトランジスタは、図28の(B)に示すように、ゲート電極114B、チャネル形成領域17B、及び、ソース/ドレイン領域16Bから成り、第1のトランジスタを構成するゲート電極114Bは、不純物を含有したポリシリコン層113A’、及び、その上に形成されたシリサイド層30B2から成り、第1のトランジスタを構成するソース/ドレイン領域16Bの表面領域には、シリサイド層30B1が形成されている。一方、第2のトランジスタは、ゲート電極114A、チャネル形成領域17A、及び、ソース/ドレイン領域16Aから成り、第2のトランジスタを構成するゲート電極114Aは、不純物を含有したポリシリコン層113A’、及び、その上に形成されたシリサイド層30Aから成り、第2のトランジスタを構成するソース/ドレイン領域16Aには、シリサイド層が形成されていない。
【0094】
あるいは又、第1のトランジスタは、導電材料から成るゲート電極114B、第1の絶縁材料から成り、ゲート電極114Bの側壁の少なくとも一部分(具体的には、実施の形態3においては、ゲート電極114Bを構成するポリシリコン層113A’の側壁下方部分)を被覆する第1の絶縁材料層(絶縁材料層に相当する)118B、及び、第2の絶縁材料から成り、ゲート電極114Bの頂面及び第1の絶縁材料層118Bの頂部を被覆する(第1の)キャップ層31Bを有する。一方、第2のトランジスタは、導電材料から成るゲート電極114A、第1の絶縁材料から成り、ゲート電極114Aの側壁の少なくとも一部分(具体的には、実施の形態3においては、ゲート電極114Aを構成するポリシリコン層113A’の側壁下方部分)を被覆する第1の絶縁材料層(絶縁材料層に相当する)118A、及び、第2の絶縁材料から成り、ゲート電極114Aの頂面及び第1の絶縁材料層118Aの頂部を被覆する(第2の)キャップ層31Aを有する。実施の形態3においては、第1の絶縁材料を酸化シリコン(SiO2)とし、第2の絶縁材料を窒化シリコン(SiN)とした。また、各ゲート電極114A,114Bは、不純物を含有したポリシリコン層113A’、及び、その上に形成されたシリサイド層30A,30B2から成る。
【0095】
以下、半導体基板等の模式的な一部断面図である図18〜図31、要部を示す図32〜図34参照して、実施の形態3の半導体装置の製造方法を説明するが、図18〜図31における(A)はDRAMの領域に関する図であり、図18〜図31における(B)は論理回路の領域に関する図である。尚、図32〜図34には、DRAMの領域の一部分、論理回路の一部分、及びゲート電極の接続領域の一部分の模式的な一部断面図を示す。
【0096】
[工程−300]
先ず、実施の形態1の[工程−100]と同様にして、p型シリコン半導体基板から成る半導体基板10の所定の領域に素子分離領域11、各種のウエルを形成した後、半導体基板10の表面に、熱酸化法にてゲート絶縁膜12A,12Bを形成する。論理回路を形成すべき半導体基板10の領域におけるゲート絶縁膜12Bの膜厚と、DRAMを形成すべき半導体基板10の領域におけるゲート絶縁膜12Aの膜厚は、同じであってもよいし、前者の膜厚を後者の膜厚よりも薄くしてもよい。
【0097】
[工程−310]
次いで、全面に、CVD法にて、不純物を含有していない厚さ約0.15μmのポリシリコン層113Aを形成し、更に、その上にSiNから成る厚さ約0.1μmのオフセット膜113Bを形成する(図18参照)。
【0098】
次に、リソグラフィ技術及びドライエッチング技術に基づき、オフセット膜113B及びポリシリコン層113Aをパターニングすることによって、第1のトランジスタを構成するゲート電極114B、及び、第2のトランジスタを構成するゲート電極114Aを形成する。こうして、ポリシリコン層113A及びオフセット膜113Bの2層構成のゲート電極114A,114Bを形成することができる。尚、ゲート電極114A,114Bの形成後、ゲート電極114A,114Bを構成するポリシリコン層113Aの側壁を酸化し、ゲート電極114A,114Bの側壁に酸化シリコン膜を形成してもよい。
【0099】
エッチングすべきポリシリコン層113Aには不純物が含有されていないので、先に[▲4▼ オフセット膜]にて説明した、n型不純物を含有したポリシリコン層とp型不純物を含有したポリシリコン層のエッチングレートが異なることに起因した問題の発生を回避することができる。
【0100】
[工程−320]
その後、実施の形態1の[工程−120]と同様にして、第2のトランジスタを構成するソース/ドレイン領域16Aを半導体基板10に形成する。第2のトランジスタを構成する一対のソース/ドレイン領域16Aの間にはチャネル形成領域17Aが形成される。併せて、論理回路を構成するnチャネル型の第1のトランジスタを形成すべき半導体基板10の領域に、LDD構造を形成するための低濃度の不純物含有領域あるいはエクステンション領域15Bを形成する。こうして得られた構造を図19に示す。その後、論理回路を構成するpチャネル型の第1のトランジスタを形成すべき半導体基板10の領域に、LDD構造を形成するための低濃度の不純物含有領域あるいはエクステンション領域15Bを形成する。尚、イオン注入の完了後、増速拡散を抑制するために、熱処理を施すことが好ましい。
【0101】
[工程−330]
次いで、第2のトランジスタを構成するソース/ドレイン領域16Aを第1の絶縁材料層118で被覆し、且つ、第1のトランジスタを構成するソース/ドレイン領域16Bを形成すべき半導体基板10の領域を露出させる。具体的には、厚さ約50nmの酸化シリコン(SiO2)から成る第1の絶縁材料層118をCVD法にて全面に形成する(図20参照)。その後、DRAMを形成すべき半導体基板10の領域をレジスト材料から成るマスク層で被覆し、論理回路を形成すべき半導体基板10の領域における第1の絶縁材料層118を、例えば、平行平板型エッチング装置を用い、CF4やCHF3といったエッチングガスを使用して、エッチバックした後、マスク層を除去する(図21参照)。これによって、第2のトランジスタを構成するソース/ドレイン領域16Aは第1の絶縁材料層118で被覆され、且つ、第1のトランジスタを構成するゲート電極114Bの側壁は第1の絶縁材料層118Bで被覆され、第1のトランジスタを構成するソース/ドレイン領域16Bを形成すべき半導体基板10の領域を露出させる(図21参照)。第1のトランジスタ及び第2のトランジスタを構成するゲート電極114B,114Aの側壁は、第1の絶縁材料から成る第1の絶縁材料層118B,118Aで被覆されている。また、ゲート電極の接続領域におけるゲート電極の側壁は、第1の絶縁材料層118Cで被覆されている。
【0102】
[工程−340]
その後、第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板10の領域にソース/ドレイン領域16Bを形成する。具体的には、論理回路を構成するpチャネル型の第1のトランジスタを形成すべき半導体基板10の領域、及び、DRAMを構成するnチャネル型の第2のトランジスタを形成すべき半導体基板10の領域をレジスト材料から成るマスク層で覆い、露出した半導体基板10の領域にn型不純物をイオン注入した後、マスク層を除去する。これによって、論理回路を構成するnチャネル型の第1のトランジスタを形成すべき半導体基板10の領域にソース/ドレイン領域16Bを形成することができる。
【0103】
次いで、論理回路を構成するnチャネル型の第1のトランジスタを形成すべき半導体基板10の領域、及び、DRAMを構成するnチャネル型の第2のトランジスタを形成すべき半導体基板10の領域をレジスト材料から成るマスク層で覆い、露出した半導体基板10の領域にp型不純物をイオン注入した後、マスク層を除去する。これによって、論理回路を構成するpチャネル型の第1のトランジスタを形成すべき半導体基板10の領域にソース/ドレイン領域16Bを形成することができる。
【0104】
イオン注入の後、導入された不純物を活性化するために、RTP法により熱処理を施す。
【0105】
[工程−350]
その後、第1のトランジスタを構成するソース/ドレイン領域16Bにシリサイド層30B1を形成する(図23及び図32の(A)参照)。具体的には、例えば、コバルト(Co)から成る金属層をスパッタ法にて全面に製膜した後、N2100%雰囲気又はN2/Ar雰囲気(大気圧)中で、550゜C、30秒の条件のRTA法に基づき熱処理を施す。これによって、Co原子と、半導体基板10を構成するSi原子とが反応してコバルトシリサイド層が形成される。第1の絶縁材料層118,118A,118B,118C上や素子分離領域11上、オフセット膜113B上の金属層は未反応であり、そのまま残る。次いで、硫酸と過酸化水素水と純水の混合溶液中で未反応の金属層を除去し、再度、N2100%雰囲気又はN2/Ar雰囲気(大気圧)中で、700゜C、30秒の条件のRTA法に基づき熱処理を施す。これによって、コバルトシリサイド層の低抵抗化を図ることができる。
【0106】
第2のトランジスタを構成するソース/ドレイン領域16Aは第1の絶縁材料層118で覆われているので、かかるソース/ドレイン領域16Aにシリサイド層が形成されることがない。
【0107】
[工程−360]
次いで、隣接する第1のトランジスタを構成するゲート電極114B間を第2の絶縁材料層119で埋め込み、隣接する第2のトランジスタを構成するゲート電極114A間を第2の絶縁材料層119で埋め込み、且つ、第1のトランジスタを構成するゲート電極114Bの頂面及び第2のトランジスタを構成するゲート電極114Aの頂面を露出させる(図24及び図32の(B)参照)。
【0108】
具体的には、高密度プラズマCVD法にて、全面に酸化シリコン(SiO2)から成る第2の絶縁材料層119を形成する。第2の絶縁材料層119の膜厚は、隣接する第1のトランジスタを構成するゲート電極114B間、及び、隣接する第2のトランジスタを構成するゲート電極114A間を確実に埋め込む膜厚、例えば、0.3μmとする。次いで、CMP法等によって第2の絶縁材料層119の平坦化処理を行い、隣接するゲート電極114A間、及び隣接するゲート電極114B間を第2の絶縁材料層119で埋め込み、且つ、オフセット膜113Bの頂面を露出させる。
【0109】
その後、加熱したリン酸を用いてオフセット膜113Bを等方的にエッチングすることによって、オフセット膜113Bを除去する。
【0110】
次いで、論理回路を構成するpチャネル型の第1のトランジスタを形成すべき半導体基板10の領域をレジスト材料から成るマスク層で覆い、露出した半導体基板10の領域にn型不純物をイオン注入した後、マスク層を除去する。これによって、論理回路を構成するnチャネル型の第1のトランジスタを構成するゲート電極114B、及び、DRAMを構成するnチャネル型の第2のトランジスタを構成するゲート電極114Aにn型不純物が導入される。図において、不純物が導入されたポリシリコン層を参照番号113A’で示す。こうして得られた構造を図25及び図33の(A)に示す。
【0111】
次いで、論理回路を構成するnチャネル型の第1のトランジスタを形成すべき半導体基板10の領域、及び、DRAMを構成するnチャネル型の第2のトランジスタを形成すべき半導体基板10の領域をレジスト材料から成るマスク層で覆い、露出した半導体基板10の領域にp型不純物をイオン注入した後、マスク層を除去する。これによって、論理回路を構成するpチャネル型の第1のトランジスタを構成するゲート電極114Bにp型不純物が導入される。
【0112】
イオン注入の後、導入された不純物を活性化するために、RTP法により熱処理を施す。
【0113】
その後、等方性エッチングによって、第1の絶縁材料層118の上部を除去する(図26及び図33の(B)参照)。即ち、第1のトランジスタを構成するゲート電極114Bの側壁の第1の絶縁材料層118Bの上部、及び、第2のトランジスタを構成するゲート電極114Aの側壁の第1の絶縁材料層118Aの上部を除去する。このとき、ゲート電極の接続領域におけるゲート電極の側壁の第1の絶縁材料層118Cの上部も除去される。
【0114】
尚、ゲート電極へのイオン注入と、第1の絶縁材料層118の上部の除去の順序を逆にしてもよい。即ち、オフセット膜を除去し、次いで、第1のトランジスタを構成するゲート電極114Bの側壁の第1の絶縁材料層118Bの上部、及び、第2のトランジスタを構成するゲート電極114Aの側壁の第1の絶縁材料層118Aの上部を除去した後、露出したゲート電極114A,114Bを構成するポリシリコン層113A’にイオン注入を施してもよい。あるいは又、第1のトランジスタを構成するゲート電極114Bの側壁の第1の絶縁材料層118Bの上部、及び、第2のトランジスタを構成するゲート電極114Aの側壁の第1の絶縁材料層118Aの上部を除去し、次いで、オフセット膜を除去した後、露出したゲート電極114A,114Bを構成するポリシリコン層113A’にイオン注入を施してもよい。
【0115】
そして、第1のトランジスタを構成するゲート電極114Bの頂面(即ち、ポリシリコン層113A’の頂面)及び第2のトランジスタを構成するゲート電極114Aの頂面(即ち、ポリシリコン層113A’の頂面)にシリサイド層30A,30B2を形成する(図27及び図34の(A)参照)。具体的には、実施の形態1の[工程−150]と同様の処理を行えばよい。尚、ゲート電極114A,114Bの露出した側壁には、スパッタ法によって金属層が堆積することがないので、ゲート電極114A,114Bの露出した側壁にはシリサイド層が形成されない。このとき、ゲート電極の接続領域におけるゲート電極の頂面(即ち、ポリシリコン層113A’の頂面)にもシリサイド層30Cが形成される。
【0116】
その後、全面に、例えば、窒化シリコン膜をプラズマCVD法あるいはLP−CVD法に基づき全面に堆積させ、かかる窒化シリコン膜をエッチバックすることによって、第1のトランジスタを構成するゲート電極114Bに形成されたシリサイド層30B2上、及び、第1のトランジスタを構成するゲート電極114Bの側壁の第1の絶縁材料層118Bの頂部上に第1のキャップ層31Bを形成する。同時に、第2のトランジスタを構成するゲート電極114Aに形成されたシリサイド層30A上、及び、第2のトランジスタを構成するゲート電極114Aの側壁の第1の絶縁材料層118Aの頂部上に第2のキャップ層31Aを形成する(図28及び図34の(B)参照)。
【0117】
尚、例えば、ゲート電極やその延在部あるいはワード線において、オフセット膜113Bの除去、イオン注入、第1の絶縁材料層118Cの上部の除去を行い、ポリシリコン層113A’上にシリサイド層30Cを形成した後、キャップ層31Cを形成すると、ゲート電極やその延在部あるいはワード線が幅広い場合、シリサイド層30Cの一部分のみがキャップ層31Cで覆われ、シリサイド層30Cの他の部分は露出した状態となる(図34の(B)参照)。従って、リソグラフィ技術やエッチング技術を適用することなく、ゲート電極やその延在部あるいはワード線に対してコンタクトプラグを形成することが可能となる。
【0118】
[工程−370]
その後、実施の形態1の[工程−160]の酸化シリコン(SiO2)から成る層間絶縁層41の形成以降と同様の工程を経ることによって、コンタクトプラグ45(ビット線用のコンタクトプラグ及びノード用のコンタクトプラグ)を完成させ(図29参照)、更に、[工程−170]、[工程−180]と同様の工程を経ることによって、図30及び図31に示す構造を得ることができる。尚、全面に第1の層間絶縁層41を形成し、第1の層間絶縁層41及び第2の絶縁材料層119、第1の絶縁材料層118を貫通し、ソース/ドレイン領域16Bに達する開口部44を形成した後、開口部44を導電材料によって埋め込み、以て、コンタクトプラグ45を形成するが、第1の層間絶縁層41及び第2の絶縁材料層119、第1の絶縁材料層118を選択的にエッチングすることによって開口部44を形成する際、キャップ層31Aの下の第1の絶縁材料層118Aは、キャップ層31Aによって保護され、エッチングされることがない。また、ソース/ドレイン領域16Aに達する開口部を形成した後、開口部を導電材料によって埋め込み、以て、コンタクトプラグ54を形成するが、第1の層間絶縁層41及び第2の絶縁材料層119、第1の絶縁材料層118を選択的にエッチングすることによって開口部を形成する際、キャップ層31Bの下の第1の絶縁材料層118Bは、キャップ層31Bによって保護され、エッチングされることがない。
【0119】
図35及び図36に、DRAMの領域の一部分、論理回路の一部分、及びゲート電極の接続領域の一部分を図示するように、[工程−360]を以下のように変形することもできる。即ち、オフセット膜113Bを除去した後、露出したゲート電極114A,114Bを構成するポリシリコン層113Aに、ソース/ドレイン領域に導入された不純物と同じ導電型の不純物を導入する。次いで、露出したゲート電極114A,114Bを構成するポリシリコン層113A’の頂面にシリサイド層30A,30B2を形成した後(図35の(A)参照)、第1のトランジスタを構成するゲート電極114Bの側壁の第1の絶縁材料層118Bの上部、及び、第2のトランジスタを構成するゲート電極114Aの側壁の第1の絶縁材料層118Aの上部を除去する(図35の(B)参照)。そして、第1のトランジスタを構成するゲート電極114Bに形成されたシリサイド層30B2上、及び、第1のトランジスタを構成するゲート電極114Bの側壁の第1の絶縁材料層118Bの頂部上に第1のキャップ層31Bを形成する。併せて、第2のトランジスタを構成するゲート電極114Aに形成されたシリサイド層30A上、及び、第2のトランジスタを構成するゲート電極114Aの側壁の第1の絶縁材料層118Aの頂部上に第2のキャップ層31Aを形成する(図36参照)。
【0120】
また、実施の形態3においては、キャップ層31A,31Bがゲート電極114A,114Bから張り出し、キャップ層31A,31Bの端部がゲート電極114A,114Bを構成するシリサイド層30A,30B 2 の側壁の全てを覆い、しかも、ポリシリコン層113A’の側壁の上部を覆い、第1の絶縁材料層118A,118Bがゲート電極114A,114Bの側壁の下方部分を覆っている構造としたが(図37の(A)の拡大図を参照)、キャップ層31A,31Bの端部下面がポリシリコン層113A’の頂面と略一致するような構造としてもよいし(図37の(B)の拡大図を参照)、キャップ層31A,31Bの端部下面がシリサイド層30A,30B2の頂面と略一致するような構造としてもよい(図38の拡大図を参照)。このような構造は、第1のトランジスタを構成するゲート電極114Bの側壁の第1の絶縁材料層118Bの上部、及び、第2のトランジスタを構成するゲート電極114Aの側壁の第1の絶縁材料層118Aの上部を除去する量を制御することによって、得ることができる。
【0121】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した半導体装置の構造、半導体装置の製造において使用した材料、加工条件等は例示であり、適宜変更することができる。
【0122】
DRAMを構成するキャパシタとしては、その他、MIM構造を適用することもできる。本発明の半導体装置の製造方法においては、MIM構造を有するキャパシタの形成前に、論理回路を構成する第1のトランジスタのソース/ドレイン領域にコンタクトプラグを形成したり、シンタリング処理を行うので、MIM構造を有するキャパシタの特性が劣化する虞がない。
【0123】
【発明の効果】
本発明の第1の態様に係る半導体装置においては、第2のトランジスタを構成するソース/ドレイン領域にシリサイド層が形成されていないので、DRAMメモリセル特性の劣化といった問題の発生を回避することができる。
【0124】
また、本発明の第2の態様に係る半導体装置あるいは本発明の第3の態様に係る半導体装置の製造方法においては、キャップ層を薄くすることができ、ゲート電極に起因した段差が大きくなり、後の工程で不都合が生じるといった問題の発生を防止することができる。また、第1の絶縁材料の比誘電率を第2の絶縁材料の比誘電率よりも低くすれば、フリンジ容量が増加することを抑制することができ、特に論理回路を構成するトランジスタの高速動作特性への影響を最小限にすることができる。
【0125】
本発明の第1の態様若しくは第2の態様に係る半導体装置の製造方法においては、隣接する第2のトランジスタを構成するゲート電極間が絶縁材料層で埋め込まれているので、第2のトランジスタのソース/ドレイン領域にシリサイド層が形成されることがなく、DRAMメモリセル特性の劣化といった問題の発生を回避することができる。また、隣接する第2のトランジスタを構成するゲート電極間が絶縁材料層で予め埋め込まれているので、DRAMを構成する第2のトランジスタのソース/ドレイン領域にコンタクトプラグをSAC技術に基づき容易に、且つ、確実に形成することができる。
【0126】
また、本発明の第1の態様若しくは第2の態様に係る半導体装置の製造方法においては、第2のトランジスタを構成するソース/ドレイン領域が絶縁材料層あるいは第1の絶縁材料層で被覆された状態で第1のトランジスタを形成すべき半導体基板の領域を露出させるので、このとき、第2のトランジスタを形成すべき半導体基板の領域がエッチングによって掘られたり、エッチングダメージ(所謂、半導体基板におけるサブオキサイドの生成やカーボンの叩き込み)が生じることがなく、第2のトランジスタの特性が劣化することを防止し得る。
【0127】
本発明の第2の態様に係る半導体装置の製造方法においては、第1のトランジスタを構成するソース/ドレイン領域にシリサイド層を形成する工程と、第1のトランジスタを構成するゲート電極の頂面及び第2のトランジスタを構成するゲート電極の頂面にシリサイド層を形成する工程とが別の工程である。それ故、ソース/ドレイン領域の表面領域に形成すべきシリサイド層の厚さと、ゲート電極の頂面に形成すべきシリサイド層の厚さを異ならせることができる。通常、ソース/ドレイン領域に形成すべきシリサイド層の厚さを、ゲート電極の頂面に形成すべきシリサイド層の厚さよりも薄くすることが好ましい。従って、本発明の第2の態様に係る半導体装置の製造方法においては、半導体装置の高い設計自由度を得ることができる。
【0128】
シリサイド層の形成後、700゜Cを越える熱処理工程においてシリサイド層に凝集が発生し、シリサイド層の抵抗が上昇するといった問題がある。また、論理回路を構成するトランジスタにデュアルゲート技術を適用する場合、pチャネル型MOSFETのゲート電極を構成するポリシリコン層に含まれているp型不純物であるボロンは、ファーネス装置を用いた700゜Cを越える熱処理工程によって、ゲート絶縁膜を介して半導体基板へと容易に突き抜ける。その結果、pチャネル型MOSFETの閾値電圧Vthの変動や、ゲート絶縁膜の特性劣化を引き起こすといった問題がある。また、nチャネル型MOSFETのゲート電極を構成するポリシリコン層に含まれているn型不純物と、pチャネル型MOSFETのゲート電極を構成するポリシリコン層に含まれているp型不純物との間に、相互拡散が発生する。従って、シリサイド層及びゲート電極を形成した後には、ファーネス装置を用いた700゜Cを越える熱処理を行うことは好ましくない。本発明の半導体装置の製造方法においては、シリサイド層の形成後、ファーネス装置を用いた700゜Cを越える熱処理の実行を避けることができ、これらの問題の発生を回避することができる。
【0129】
以上の結果として、サリサイド技術及びデュアルゲート技術を含む高速論理回路製造プロセスと汎用のDRAM製造プロセスとの間の良好なる整合性を達成することができる。即ち、標準的な論理回路プロセスに付加的なDRAMプロセスを加えることによって、論理回路とDRAMとが混載された半導体装置を容易に得ることができる。また、今後の流通が期待されるIPのライブラリとして、DRAMメモリセルを準備することが可能となる。更には、シリサイド層を形成すべきでない半導体基板の領域を容易に得ることができるので、静電破壊強度の高い入出力回路の保護素子や高抵抗素子を同時に形成することができる。
【図面の簡単な説明】
【図1】発明の実施の形態1の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図2】図1に引き続き、発明の実施の形態1の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図3】図2に引き続き、発明の実施の形態1の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図4】図3に引き続き、発明の実施の形態1の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図5】図4に引き続き、発明の実施の形態1の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図6】図5に引き続き、発明の実施の形態1の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図7】図6に引き続き、発明の実施の形態1の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図8】図7に引き続き、発明の実施の形態1の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図9】図8に引き続き、発明の実施の形態1の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図10】図9に引き続き、発明の実施の形態1の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図11】図10に引き続き、発明の実施の形態1の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図12】図11に引き続き、発明の実施の形態1の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図13】図12に引き続き、発明の実施の形態1の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図14】図13に引き続き、発明の実施の形態1の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図15】図14に引き続き、発明の実施の形態1の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図16】図15に引き続き、発明の実施の形態1の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図17】発明の実施の形態2の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図18】発明の実施の形態3の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図19】図18に引き続き、発明の実施の形態3の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図20】図19に引き続き、発明の実施の形態3の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図21】図20に引き続き、発明の実施の形態3の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図22】図21に引き続き、発明の実施の形態3の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図23】図22に引き続き、発明の実施の形態3の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図24】図23に引き続き、発明の実施の形態3の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図25】図24に引き続き、発明の実施の形態3の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図26】図25に引き続き、発明の実施の形態3の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図27】図26に引き続き、発明の実施の形態3の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図28】図27に引き続き、発明の実施の形態3の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図29】図28に引き続き、発明の実施の形態3の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図30】図29に引き続き、発明の実施の形態3の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図31】図30に引き続き、発明の実施の形態3の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図32】発明の実施の形態3の半導体装置の製造方法を説明するための半導体基板等の要部の模式的な一部断面図である。
【図33】図32に引き続き、発明の実施の形態3の半導体装置の製造方法を説明するための半導体基板等の要部の模式的な一部断面図である。
【図34】図33に引き続き、発明の実施の形態3の半導体装置の製造方法を説明するための半導体基板等の要部の模式的な一部断面図である。
【図35】発明の実施の形態3の半導体装置の製造方法の変形例を説明するための半導体基板等の要部の模式的な一部断面図である。
【図36】図35に引き続き、発明の実施の形態3の半導体装置の製造方法の変形例を説明するための半導体基板等の要部の模式的な一部断面図である。
【図37】発明の実施の形態3の半導体装置の製造方法の変形例を説明するための半導体基板等の要部を拡大した模式的な一部断面図である。
【図38】発明の実施の形態3の半導体装置の製造方法の変形例を説明するための半導体基板等の要部を拡大した模式的な一部断面図である。
【符号の説明】
10・・・半導体基板、11・・・素子分離領域、13,13’,113A,113A’・・・ポリシリコン層、113B・・・オフセット膜、14A,14B,114A,114B・・・ゲート電極、15B・・・エクステンション領域、16A,16B・・・ソース/ドレイン領域、116A・・・不純物含有領域、17A,17B・・・チャネル形成領域、18,118,・118A,118B,118C・・第1の絶縁材料層、19,119・・・第2の絶縁材料層、20・・・第3の絶縁材料層、21B・・・ゲートサイドウオール、30A,30B1,30B2・・・シリサイド層、31A,31B・・・キャップ層、40・・・エッチングストップ層、41・・・第1の層間絶縁層、42・・・ハードマスク層、43・・・開口部径縮小用マスク、44・・・開口部、45・・・コンタクトプラグ(ビット線用のコンタクトプラグ及びノード用のコンタクトプラグ)、46・・・第1の絶縁膜、47・・・ビット線、50・・・第2の層間絶縁層、51・・・ノードコンタクトプラグ、52・・・第2の絶縁膜、53・・・開口部、54・・・コンタクトプラグ、55・・・配線、56・・・第3の層間絶縁層、57・・・記憶ノード電極、58・・・誘電体薄膜、59・・・セルプレート
Claims (8)
- 半導体基板の第1の領域に形成された複数の第1のトランジスタ、及び、半導体基板の第2の領域に形成された複数の第2のトランジスタから構成された半導体装置の製造方法であって、
(A)第1のトランジスタ及び第2のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、ポリシリコンから成るゲート電極を形成し、次いで、第2のトランジスタを構成するソース/ドレイン領域を半導体基板に形成する工程と、
(B)隣接する第2のトランジスタを構成するゲート電極間を絶縁材料層で埋め込み、且つ、第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域、第1のトランジスタを構成するゲート電極の頂面、及び、第2のトランジスタを構成するゲート電極の頂面を露出させる工程と、
(C)第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域にソース/ドレイン領域を形成する工程と、
(D)第1のトランジスタを構成するソース/ドレイン領域にシリサイド層を形成し、且つ、第1のトランジスタを構成するゲート電極の頂面及び第2のトランジスタを構成するゲート電極の頂面にシリサイド層を形成し、以て、ポリシリコン層、及び、その上に形成されたシリサイド層から成るゲート電極を得る工程、
を備えており、
前記工程(C)において、第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域にソース/ドレイン領域を形成すると同時に、該ソース/ドレイン領域に導入する不純物と同じ不純物を第1のトランジスタを構成するゲート電極及び第2のトランジスタを構成するゲート電極に導入し、
第1のトランジスタから論理回路が構成され、第2のトランジスタからダイナミック・ランダム・アクセス・メモリが構成される半導体装置の製造方法。 - 絶縁材料層は、第1の絶縁材料層及び第2の絶縁材料層から成り、
前記工程(B)は、全面に第1の絶縁材料層を形成した後、隣接する第2のトランジスタを構成するゲート電極間を第2の絶縁材料層で埋め込むように該第1の絶縁材料層上に第2の絶縁材料層を形成し、次いで、第1のトランジスタを形成すべき領域上の第1の絶縁材料層、及び第2のトランジスタを構成するゲート電極の頂面上の第1の絶縁材料層を除去する工程から成る請求項1に記載の半導体装置の製造方法。 - 前記工程(D)の後、
(E)全面に、エッチングストップ層、層間絶縁層を順次形成し、該層間絶縁層、エッチングストップ層及び絶縁材料層を貫通し、第2のトランジスタを構成するソース/ドレイン領域に達する開口部を形成した後、該開口部を導電材料によって埋め込み、以て、コンタクトプラグを形成する工程、
を更に備えている請求項1に記載の半導体装置の製造方法。 - 半導体基板の第1の領域に形成された複数の第1のトランジスタ、及び、半導体基板の第2の領域に形成された複数の第2のトランジスタから構成された半導体装置の製造方法であって、
(A)第1のトランジスタ及び第2のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、ポリシリコンから成るゲート電極を形成し、次いで、第2のトランジスタを構成するソース/ドレイン領域を半導体基板に形成する工程と、
(B)第2のトランジスタを構成するソース/ドレイン領域を第1の絶縁材料層で被覆し、且つ、第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域を露出させる工程と、
(C)第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域にソース/ドレイン領域を形成した後、該ソース/ドレイン領域にシリサイド層を形成する工程と、
(D)隣接する第1のトランジスタを構成するゲート電極間を第2の絶縁材料層で埋め込み、隣接する第2のトランジスタを構成するゲート電極間を第2の絶縁材料層で埋め込み、且つ、第1のトランジスタを構成するゲート電極の頂面及び第2のトランジスタを構成するゲート電極の頂面を露出させる工程と、
(E)第1のトランジスタを構成するゲート電極の頂面及び第2のトランジスタを構成するゲート電極の頂面にシリサイド層を形成し、以て、ポリシリコン層、及び、その上に形成されたシリサイド層から成るゲート電極を得る工程、
を備えており、
第1のトランジスタから論理回路が構成され、第2のトランジスタからダイナミック・ランダム・アクセス・メモリが構成される半導体装置の製造方法。 - 第1及び第2の絶縁材料層は酸化シリコンから成ることを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記工程(A)は、第1のトランジスタ及び第2のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、全面に、不純物を含有していないポリシリコン層、オフセット膜を順次形成し、次いで、オフセット膜及びポリシリコン層をパターニングし、ポリシリコン層及びオフセット膜の2層構成のゲート電極を形成し、その後、第2のトランジスタを構成するソース/ドレイン領域を半導体基板に形成する工程から成り、
前記(B)は、第2のトランジスタを構成するゲート電極及びソース/ドレイン領域を第1の絶縁材料層で被覆し、且つ、第1のトランジスタを構成するゲート電極の側壁を第1の絶縁材料層で被覆し、第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域を露出させる工程から成り、
前記工程(D)と工程(E)との間で、オフセット膜、並びに、第1のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の上部、及び、第2のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の上部を除去する工程を含み、
前記工程(E)に引き続き、第1のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第1のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の頂部上に第1のキャップ層を形成し、第2のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第2のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の頂部上に第2のキャップ層を形成する工程を含む請求項4に記載の半導体装置の製造方法。 - 前記工程(A)は、第1のトランジスタ及び第2のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、全面に、不純物を含有していないポリシリコン層、オフセット膜を順次形成し、次いで、オフセット膜及びポリシリコン層をパターニングし、ポリシリコン層及びオフセット膜の2層構成のゲート電極を形成し、その後、第2のトランジスタを構成するソース/ドレイン領域を半導体基板に形成する工程から成り、
前記(B)は、第2のトランジスタを構成するゲート電極及びソース/ドレイン領域を第1の絶縁材料層で被覆し、且つ、第1のトランジスタを構成するゲート電極の側壁を第1の絶縁材料層で被覆し、第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域を露出させる工程から成り、
前記工程(D)と工程(E)との間で、オフセット膜を除去する工程を含み、
前記工程(E)に引き続き、第1のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の上部、及び、第2のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の上部を除去し、次いで、第1のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第1のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の頂部上に第1のキャップ層を形成し、第2のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第2のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の頂部上に第2のキャップ層を形成する工程を含む請求項4に記載の半導体装置の製造方法。 - 前記工程(E)の後、
(F)全面に層間絶縁層を形成し、該層間絶縁層並びに第2及び第1の絶縁材料層を貫通し、第2のトランジスタを構成するソース/ドレイン領域に達する開口部を形成した後、該開口部を導電材料によって埋め込み、以て、コンタクトプラグを形成する工程、
を更に備えている請求項4に記載の半導体装置の製造方法。
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