JP2000269461A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JP2000269461A JP2000269461A JP11075078A JP7507899A JP2000269461A JP 2000269461 A JP2000269461 A JP 2000269461A JP 11075078 A JP11075078 A JP 11075078A JP 7507899 A JP7507899 A JP 7507899A JP 2000269461 A JP2000269461 A JP 2000269461A
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Abstract
(57)【要約】
【課題】動作速度の高速化を図りつつジャンクションリ
ークによる電荷保持特性の低下を抑制できる半導体記憶
装置及びその製造方法を提供する。 【解決手段】 ＤＲＡＭのセルトランジスタ１３のゲー
ト電極１５上、ロジック回路を構成するＭＯＳトランジ
スタ２０のゲート電極２１上及びソース／ドレイン領域
２２，２３上にそれぞれメタルシリサイド層１７，２４
を形成し、ＤＲＡＭのセルトランジスタ１３のソース／
ドレイン領域１８，１９上にはメタルシリサイド層を形
成しないことを特徴としている。セルトランジスタのソ
ース／ドレイン領域上にはメタルシリサイド層を形成し
ないので、スパイクの生成に起因するジャンクションリ
ークの発生を防止でき、電荷保持特性の低下を抑制でき
る。しかも、他の部分にはメタルシリサイド層を形成す
るので動作速度の高速化を図ることができる。
ークによる電荷保持特性の低下を抑制できる半導体記憶
装置及びその製造方法を提供する。 【解決手段】 ＤＲＡＭのセルトランジスタ１３のゲー
ト電極１５上、ロジック回路を構成するＭＯＳトランジ
スタ２０のゲート電極２１上及びソース／ドレイン領域
２２，２３上にそれぞれメタルシリサイド層１７，２４
を形成し、ＤＲＡＭのセルトランジスタ１３のソース／
ドレイン領域１８，１９上にはメタルシリサイド層を形
成しないことを特徴としている。セルトランジスタのソ
ース／ドレイン領域上にはメタルシリサイド層を形成し
ないので、スパイクの生成に起因するジャンクションリ
ークの発生を防止でき、電荷保持特性の低下を抑制でき
る。しかも、他の部分にはメタルシリサイド層を形成す
るので動作速度の高速化を図ることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
及びその製造方法に関し、特にＤＲＡＭのメモリセル構
造に係り、例えばＤＲＡＭとロジック回路との混載デバ
イスに適用されるものである。
及びその製造方法に関し、特にＤＲＡＭのメモリセル構
造に係り、例えばＤＲＡＭとロジック回路との混載デバ
イスに適用されるものである。
【０００２】
【従来の技術】近年の情報通信の発達に伴い、半導体デ
バイス技術では、情報記憶用のメモリとの間で高速なデ
ータ転送を実現するために、ＤＲＡＭとロジック回路と
を混載（ワンチップ化）する技術が要求されている。最
近、ロジックデバイスの製造プロセスをベースとしてＤ
ＲＡＭとロジック回路とをワンチップに混載したデバイ
スの特性を調査した論文（例えば、IEDM 97 "Trade-off
s in the Integration of High Performance Devices w
ith Trench Capacitor DRAM" S.Crowder et al.pp.45-4
8）も発表されている。
バイス技術では、情報記憶用のメモリとの間で高速なデ
ータ転送を実現するために、ＤＲＡＭとロジック回路と
を混載（ワンチップ化）する技術が要求されている。最
近、ロジックデバイスの製造プロセスをベースとしてＤ
ＲＡＭとロジック回路とをワンチップに混載したデバイ
スの特性を調査した論文（例えば、IEDM 97 "Trade-off
s in the Integration of High Performance Devices w
ith Trench Capacitor DRAM" S.Crowder et al.pp.45-4
8）も発表されている。
【０００３】ロジックデバイスでは、通常、回路性能、
特に配線抵抗を低減して動作速度の高速化を図るため
に、トランジスタのゲート電極とソース／ドレイン領域
にメタルシリサイド層を形成するシリサイド技術（Self
Aligned Silicide）が用いられている。しかし、上記
論文ではサリサイド技術を用いてＤＲＡＭのセルトラン
ジスタを形成すると、セルキャパシタの電荷保持特性が
悪くなるという結果が報告されている。これはセルトラ
ンジスタのソース／ドレイン領域上に形成されたサリサ
イド層により、ジャンクションリークが発生することに
起因するものとされている。すなわち、不純物濃度が低
いソース／ドレイン領域上にサリサイド層を形成する
と、このサリサイド層から半導体基板中にスパイクが延
び、ソース／ドレイン領域と半導体基板（またはウェル
領域）とのｐｎジャンクションが破壊される。特に、不
純物濃度が低い拡散層上にサリサイド層を形成すると上
記スパイクが生成されやすいことが知られており、セル
トランジスタのソース／ドレイン領域上にサリサイド層
を形成するとしばしば上記スパイクの発生が観測され
る。
特に配線抵抗を低減して動作速度の高速化を図るため
に、トランジスタのゲート電極とソース／ドレイン領域
にメタルシリサイド層を形成するシリサイド技術（Self
Aligned Silicide）が用いられている。しかし、上記
論文ではサリサイド技術を用いてＤＲＡＭのセルトラン
ジスタを形成すると、セルキャパシタの電荷保持特性が
悪くなるという結果が報告されている。これはセルトラ
ンジスタのソース／ドレイン領域上に形成されたサリサ
イド層により、ジャンクションリークが発生することに
起因するものとされている。すなわち、不純物濃度が低
いソース／ドレイン領域上にサリサイド層を形成する
と、このサリサイド層から半導体基板中にスパイクが延
び、ソース／ドレイン領域と半導体基板（またはウェル
領域）とのｐｎジャンクションが破壊される。特に、不
純物濃度が低い拡散層上にサリサイド層を形成すると上
記スパイクが生成されやすいことが知られており、セル
トランジスタのソース／ドレイン領域上にサリサイド層
を形成するとしばしば上記スパイクの発生が観測され
る。
【０００４】
【発明が解決しようとする課題】上記のように従来の半
導体記憶装置及びその製造方法は、動作速度の高速化を
図るためにシリサイド（またはサリサイド）技術を用い
ると、ジャンクションリークにより電荷保持特性が低下
するという問題があった。
導体記憶装置及びその製造方法は、動作速度の高速化を
図るためにシリサイド（またはサリサイド）技術を用い
ると、ジャンクションリークにより電荷保持特性が低下
するという問題があった。
【０００５】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、動作速度の高速
化を図りつつジャンクションリークによる電荷保持特性
の低下を抑制できる半導体記憶装置を提供することにあ
る。
れたもので、その目的とするところは、動作速度の高速
化を図りつつジャンクションリークによる電荷保持特性
の低下を抑制できる半導体記憶装置を提供することにあ
る。
【０００６】また、この発明の他の目的は、製造工程の
複雑化を招くことなく、動作速度の高速化を図りつつジ
ャンクションリークによる電荷保持特性の低下を抑制で
きる半導体記憶装置の製造方法を提供することにある。
複雑化を招くことなく、動作速度の高速化を図りつつジ
ャンクションリークによる電荷保持特性の低下を抑制で
きる半導体記憶装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】この発明の請求項１に記
載した半導体記憶装置は、電荷保持用のキャパシタ、及
びこのキャパシタの一方の電極にソース／ドレイン領域
の一方が接続される第１のＭＯＳトランジスタを有する
メモリセルがマトリックス状に配置されたメモリセルア
レイと、前記メモリセルアレイ中のメモリセルとデータ
の授受を行うための第２のＭＯＳトランジスタを含む回
路とを備えた半導体記憶装置において、前記第１のＭＯ
Ｓトランジスタのゲート電極上、前記第２のＭＯＳトラ
ンジスタのゲート電極上、及び少なくとも前記第１のＭ
ＯＳトランジスタにおけるキャパシタの一方の電極に接
続されるソース／ドレイン領域の一方を除く第１，第２
のＭＯＳトランジスタのソース／ドレイン領域上にそれ
ぞれメタルシリサイド層を設けたことを特徴としてい
る。
載した半導体記憶装置は、電荷保持用のキャパシタ、及
びこのキャパシタの一方の電極にソース／ドレイン領域
の一方が接続される第１のＭＯＳトランジスタを有する
メモリセルがマトリックス状に配置されたメモリセルア
レイと、前記メモリセルアレイ中のメモリセルとデータ
の授受を行うための第２のＭＯＳトランジスタを含む回
路とを備えた半導体記憶装置において、前記第１のＭＯ
Ｓトランジスタのゲート電極上、前記第２のＭＯＳトラ
ンジスタのゲート電極上、及び少なくとも前記第１のＭ
ＯＳトランジスタにおけるキャパシタの一方の電極に接
続されるソース／ドレイン領域の一方を除く第１，第２
のＭＯＳトランジスタのソース／ドレイン領域上にそれ
ぞれメタルシリサイド層を設けたことを特徴としてい
る。
【０００８】また、請求項２に記載したように、請求項
１の半導体記憶装置において、前記第１，第２のＭＯＳ
トランジスタのゲート電極の側壁にそれぞれ設けられた
絶縁物からなる側壁保護膜を更に具備し、前記第１のＭ
ＯＳトランジスタにおけるキャパシタの一方の電極に接
続されるソース／ドレイン領域上は隣接する前記側壁保
護膜が接続され、他方は分離されていることを特徴とす
る。
１の半導体記憶装置において、前記第１，第２のＭＯＳ
トランジスタのゲート電極の側壁にそれぞれ設けられた
絶縁物からなる側壁保護膜を更に具備し、前記第１のＭ
ＯＳトランジスタにおけるキャパシタの一方の電極に接
続されるソース／ドレイン領域上は隣接する前記側壁保
護膜が接続され、他方は分離されていることを特徴とす
る。
【０００９】請求項３に記載したように、請求項１また
は２の半導体記憶装置において、前記メタルシリサイド
層は、全て同一種のメタルシリサイドから成ることを特
徴とする。
は２の半導体記憶装置において、前記メタルシリサイド
層は、全て同一種のメタルシリサイドから成ることを特
徴とする。
【００１０】請求項４に記載したように、請求項１乃至
３いずれか１項の半導体記憶装置において、前記メタル
シリサイド層は、コバルトシリサイドまたはチタンシリ
サイドであることを特徴とする。
３いずれか１項の半導体記憶装置において、前記メタル
シリサイド層は、コバルトシリサイドまたはチタンシリ
サイドであることを特徴とする。
【００１１】更に、請求項５に記載したように、請求項
１乃至４いずれか１項の半導体記憶装置において、前記
メモリセルアレイはＤＲＡＭのメモリセルアレイであ
り、前記第２のＭＯＳトランジスタを含む回路はロジッ
ク回路であり、ワンチップ化されていることを特徴とす
る。
１乃至４いずれか１項の半導体記憶装置において、前記
メモリセルアレイはＤＲＡＭのメモリセルアレイであ
り、前記第２のＭＯＳトランジスタを含む回路はロジッ
ク回路であり、ワンチップ化されていることを特徴とす
る。
【００１２】また、この発明の請求項６に記載した半導
体記憶装置の製造方法は、半導体基板に電荷保持用のキ
ャパシタを形成する工程と、ワード線となる第１のゲー
ト電極、及びこの第１のゲート電極に整合された第１，
第２の不純物拡散層を有し、第１の不純物拡散層が前記
キャパシタの一方の電極に接続される第１のＭＯＳトラ
ンジスタと、第２のゲート電極及びこの第２のゲート電
極に整合された第３，第４の不純物拡散層を有する第２
のＭＯＳトランジスタとを前記半導体基板に形成する工
程と、前記第１のＭＯＳトランジスタの前記第１のゲー
ト電極上、前記第２のＭＯＳトランジスタの前記第２の
ゲート電極上、及び前記第３，第４の不純物拡散層上に
それぞれ選択的にメタルシリサイド層を形成する工程と
を具備することを特徴としている。
体記憶装置の製造方法は、半導体基板に電荷保持用のキ
ャパシタを形成する工程と、ワード線となる第１のゲー
ト電極、及びこの第１のゲート電極に整合された第１，
第２の不純物拡散層を有し、第１の不純物拡散層が前記
キャパシタの一方の電極に接続される第１のＭＯＳトラ
ンジスタと、第２のゲート電極及びこの第２のゲート電
極に整合された第３，第４の不純物拡散層を有する第２
のＭＯＳトランジスタとを前記半導体基板に形成する工
程と、前記第１のＭＯＳトランジスタの前記第１のゲー
ト電極上、前記第２のＭＯＳトランジスタの前記第２の
ゲート電極上、及び前記第３，第４の不純物拡散層上に
それぞれ選択的にメタルシリサイド層を形成する工程と
を具備することを特徴としている。
【００１３】請求項７に記載したように、請求項６の半
導体記憶装置の製造方法において、前記メタルシリサイ
ド層を形成する工程において、前記第２の不純物拡散層
上に更にメタルシリサイド層を形成することを特徴とす
る。
導体記憶装置の製造方法において、前記メタルシリサイ
ド層を形成する工程において、前記第２の不純物拡散層
上に更にメタルシリサイド層を形成することを特徴とす
る。
【００１４】請求項８に記載したように、請求項７の半
導体記憶装置の製造方法において、前記メタルシリサイ
ド層を形成する工程に先立って、第１，第２の絶縁膜を
順次堆積してエッチバックし、前記第１のゲート電極間
の前記第１の不純物拡散層上を前記第１，第２の絶縁膜
で埋め込み、前記第１のＭＯＳトランジスタの前記第１
のゲート電極の側壁に前記第２の絶縁膜からなる側壁保
護膜を形成するとともに前記第２の不純物拡散層上を前
記第１の絶縁膜で覆い、且つ前記第２のゲート電極の側
壁に前記第２の絶縁膜からなる側壁保護膜を形成する工
程と、フォトレジストを塗布し、リソグラフィー技術に
より前記第１の絶縁膜上のみにフォトレジストを選択的
に残存させる工程と、前記フォトレジストをマスクにし
てウェットエッチングを行い、前記第１，第２のゲート
電極上及び前記第２，第３，第４の不純物拡散層上の前
記第１の絶縁膜を除去する工程とを更に具備することを
特徴とする。
導体記憶装置の製造方法において、前記メタルシリサイ
ド層を形成する工程に先立って、第１，第２の絶縁膜を
順次堆積してエッチバックし、前記第１のゲート電極間
の前記第１の不純物拡散層上を前記第１，第２の絶縁膜
で埋め込み、前記第１のＭＯＳトランジスタの前記第１
のゲート電極の側壁に前記第２の絶縁膜からなる側壁保
護膜を形成するとともに前記第２の不純物拡散層上を前
記第１の絶縁膜で覆い、且つ前記第２のゲート電極の側
壁に前記第２の絶縁膜からなる側壁保護膜を形成する工
程と、フォトレジストを塗布し、リソグラフィー技術に
より前記第１の絶縁膜上のみにフォトレジストを選択的
に残存させる工程と、前記フォトレジストをマスクにし
てウェットエッチングを行い、前記第１，第２のゲート
電極上及び前記第２，第３，第４の不純物拡散層上の前
記第１の絶縁膜を除去する工程とを更に具備することを
特徴とする。
【００１５】請求項９に記載したように、請求項６乃至
８いずれか１つの項の半導体記憶装置の製造方法におい
て、前記第２の不純物拡散層上を挟むように配置された
隣接する第１のゲート電極間の距離は、前記第１の不純
物拡散層上を挟むように配置された隣接する第１のゲー
ト電極間の距離の２倍以上離れていることを特徴とす
る。
８いずれか１つの項の半導体記憶装置の製造方法におい
て、前記第２の不純物拡散層上を挟むように配置された
隣接する第１のゲート電極間の距離は、前記第１の不純
物拡散層上を挟むように配置された隣接する第１のゲー
ト電極間の距離の２倍以上離れていることを特徴とす
る。
【００１６】請求項１のような構成によれば、第１のＭ
ＯＳトランジスタにおけるキャパシタの一方の電極に接
続されるソース／ドレイン領域の一方上にはメタルシリ
サイド層を形成しないので、スパイクの生成に起因する
ジャンクションリークの発生を防止でき、電荷保持特性
の低下を抑制できる。しかも、第１のＭＯＳトランジス
タのゲート電極上、第２のＭＯＳトランジスタのゲート
電極上、及び第２のＭＯＳトランジスタのソース／ドレ
イン領域上にはメタルシリサイド層を形成するので、動
作速度の高速化を図ることができる。
ＯＳトランジスタにおけるキャパシタの一方の電極に接
続されるソース／ドレイン領域の一方上にはメタルシリ
サイド層を形成しないので、スパイクの生成に起因する
ジャンクションリークの発生を防止でき、電荷保持特性
の低下を抑制できる。しかも、第１のＭＯＳトランジス
タのゲート電極上、第２のＭＯＳトランジスタのゲート
電極上、及び第２のＭＯＳトランジスタのソース／ドレ
イン領域上にはメタルシリサイド層を形成するので、動
作速度の高速化を図ることができる。
【００１７】請求項２に示す如く、側壁保護膜を設けれ
ば、ゲート電極間の絶縁破壊耐圧を高めることができ、
且つ側壁保護膜が分離されている領域上でコンタクトを
取るようにすれば、スルーホールを形成する際に多少の
マスクずれが発生してもゲート電極と上層の配線層とが
ショートするのを防止できる。
ば、ゲート電極間の絶縁破壊耐圧を高めることができ、
且つ側壁保護膜が分離されている領域上でコンタクトを
取るようにすれば、スルーホールを形成する際に多少の
マスクずれが発生してもゲート電極と上層の配線層とが
ショートするのを防止できる。
【００１８】請求項３に示すように、全て同一種のメタ
ルシリサイド層で形成すれば、同時に形成することがで
き、製造工程を簡単化できる。
ルシリサイド層で形成すれば、同時に形成することがで
き、製造工程を簡単化できる。
【００１９】請求項４に示すように、メタルシリサイド
層は一般に広く用いられているコバルトシリサイドまた
はチタンシリサイドで形成でき、特殊な材料は不要であ
る。
層は一般に広く用いられているコバルトシリサイドまた
はチタンシリサイドで形成でき、特殊な材料は不要であ
る。
【００２０】請求項５に示すように、高い電荷保持特性
が要求されるＤＲＡＭと高速動作が要求されるロジック
回路との混載デバイスへの適用に好適である。
が要求されるＤＲＡＭと高速動作が要求されるロジック
回路との混載デバイスへの適用に好適である。
【００２１】また、請求項６のような製造方法によれ
ば、第１のゲート電極上、第２のゲート電極上、及び前
記第３，第４の不純物拡散層上にそれぞれ選択的にメタ
ルシリサイド層を形成し、第１，第２の不純物拡散層上
にはメタルシリサイド層を形成しないので、動作速度の
高速化を図りつつジャンクションリークによる電荷保持
特性の低下を抑制できる。上記メタルシリサイド層を形
成しない領域をマスクして選択的にシリサイド化を行え
ば、製造工程の複雑化を招くこともない。
ば、第１のゲート電極上、第２のゲート電極上、及び前
記第３，第４の不純物拡散層上にそれぞれ選択的にメタ
ルシリサイド層を形成し、第１，第２の不純物拡散層上
にはメタルシリサイド層を形成しないので、動作速度の
高速化を図りつつジャンクションリークによる電荷保持
特性の低下を抑制できる。上記メタルシリサイド層を形
成しない領域をマスクして選択的にシリサイド化を行え
ば、製造工程の複雑化を招くこともない。
【００２２】請求項７に示すように、第２の不純物拡散
層上にメタルシリサイド層を形成しても、第１の不純物
拡散層上に形成しなければスパイクの生成によるジャン
クションリークの問題は発生せず、電荷保持特性の低下
もなく、更に高速化が図れる。
層上にメタルシリサイド層を形成しても、第１の不純物
拡散層上に形成しなければスパイクの生成によるジャン
クションリークの問題は発生せず、電荷保持特性の低下
もなく、更に高速化が図れる。
【００２３】請求項８に示すように、第１，第２の絶縁
膜を用いて上記メタルシリサイド層を選択的に形成する
ためのマスクを形成でき、製造プロセスの複雑化を招く
ことはない。
膜を用いて上記メタルシリサイド層を選択的に形成する
ためのマスクを形成でき、製造プロセスの複雑化を招く
ことはない。
【００２４】請求項９に示すようにゲート電極間の距離
を設定することにより、上記メタルシリサイド層を選択
的に形成するためのマスクを自己整合的に形成でき、製
造プロセスの簡単化が図れる。
を設定することにより、上記メタルシリサイド層を選択
的に形成するためのマスクを自己整合的に形成でき、製
造プロセスの簡単化が図れる。
【００２５】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２６】図１及び図２はそれぞれ、この発明の第１
の実施の形態に係る半導体記憶装置について説明するた
めのもので、図２はＤＲＡＭとロジック回路との混載デ
バイスにおけるＤＲＡＭ領域の一部とロジック領域の一
部のパターン平面図、図１は上記図２のＸ−Ｘ’線に沿
った断面図である。図１及び図２に示すように、半導体
基板（例えばシリコン基板）１１上にＤＲＡＭ領域とロ
ジック領域が設けられている。ＤＲＡＭ領域のメモリセ
ルＭＣは、トレンチキャパシタ１２とセルトランジスタ
１３とで形成され、各メモリセルＭＣ間は埋め込み素子
分離領域（ＳＴＩ）１４で分離されている。上記各セル
トランジスタ１３のゲート電極（ポリシリコン層）１５
の側壁にはそれぞれシリコン窒化膜（ＳｉＮ）からなる
側壁スペーサ（側壁保護膜）１６が形成されており、こ
のゲート電極１５上にはメタルシリサイド層（本実施の
形態ではコバルトシリサイド層）１７が形成されてい
る。上記ゲート電極１５間の距離は、ビット線コンタク
ト領域側が広く、キャパシタ側は狭くなっており、キャ
パシタ側のゲート電極１５間は側壁スペーサ１６で埋め
込まれた構造になっている。上記ゲート電極１５の両側
の基板１１中には、ソース／ドレイン領域１８，１９が
形成されている。一方のソース／ドレイン領域１８はト
レンチキャパシタ１２の一方の電極に接続され、他方の
ソース／ドレイン領域１９は隣接するメモリセルＭＣ間
で共用されている。
の実施の形態に係る半導体記憶装置について説明するた
めのもので、図２はＤＲＡＭとロジック回路との混載デ
バイスにおけるＤＲＡＭ領域の一部とロジック領域の一
部のパターン平面図、図１は上記図２のＸ−Ｘ’線に沿
った断面図である。図１及び図２に示すように、半導体
基板（例えばシリコン基板）１１上にＤＲＡＭ領域とロ
ジック領域が設けられている。ＤＲＡＭ領域のメモリセ
ルＭＣは、トレンチキャパシタ１２とセルトランジスタ
１３とで形成され、各メモリセルＭＣ間は埋め込み素子
分離領域（ＳＴＩ）１４で分離されている。上記各セル
トランジスタ１３のゲート電極（ポリシリコン層）１５
の側壁にはそれぞれシリコン窒化膜（ＳｉＮ）からなる
側壁スペーサ（側壁保護膜）１６が形成されており、こ
のゲート電極１５上にはメタルシリサイド層（本実施の
形態ではコバルトシリサイド層）１７が形成されてい
る。上記ゲート電極１５間の距離は、ビット線コンタク
ト領域側が広く、キャパシタ側は狭くなっており、キャ
パシタ側のゲート電極１５間は側壁スペーサ１６で埋め
込まれた構造になっている。上記ゲート電極１５の両側
の基板１１中には、ソース／ドレイン領域１８，１９が
形成されている。一方のソース／ドレイン領域１８はト
レンチキャパシタ１２の一方の電極に接続され、他方の
ソース／ドレイン領域１９は隣接するメモリセルＭＣ間
で共用されている。
【００２７】一方、ロジック領域のＭＯＳトランジスタ
２０は、ゲート電極２１上とソース／ドレイン領域２
２，２３上にそれぞれ、上記セルトランジスタ１３のゲ
ート電極１５上と同じメタルシリサイド（コバルトシリ
サイド）層２４が形成されている。このゲート電極２１
にもやはり側壁スペーサ２５が形成されている。
２０は、ゲート電極２１上とソース／ドレイン領域２
２，２３上にそれぞれ、上記セルトランジスタ１３のゲ
ート電極１５上と同じメタルシリサイド（コバルトシリ
サイド）層２４が形成されている。このゲート電極２１
にもやはり側壁スペーサ２５が形成されている。
【００２８】上記各ゲート電極１５，２１の側壁と側壁
スペーサ１６，２５との間、及び基板１１上と埋め込み
素子分離領域１４上等にはそれぞれＴＥＯＳ膜（ＳｉＯ
２膜）２６が形成されている。また、上記ＤＲＡＭ領域
とロジック領域の上記メタルシリサイド層１７，２４
上、側壁スペーサ１６，２５上、及びＴＥＯＳ膜２６上
にはそれぞれシリコン窒化膜（ＳｉＮ）２７が形成され
ている。そして、全面が層間絶縁膜２８で覆われ、この
層間絶縁膜２８上に図示しないビット線等の種々の配線
層が形成され、更に上記配線層上にパッシベーション膜
が形成されている。上記ビット線は、上記層間絶縁膜２
８、シリコン窒化膜２７及びＴＥＯＳ膜２６を貫通して
形成されたスルーホールに埋め込まれたコンタクトプラ
グ２９を介して、上記ソース／ドレイン領域１９に電気
的に接続される。
スペーサ１６，２５との間、及び基板１１上と埋め込み
素子分離領域１４上等にはそれぞれＴＥＯＳ膜（ＳｉＯ
２膜）２６が形成されている。また、上記ＤＲＡＭ領域
とロジック領域の上記メタルシリサイド層１７，２４
上、側壁スペーサ１６，２５上、及びＴＥＯＳ膜２６上
にはそれぞれシリコン窒化膜（ＳｉＮ）２７が形成され
ている。そして、全面が層間絶縁膜２８で覆われ、この
層間絶縁膜２８上に図示しないビット線等の種々の配線
層が形成され、更に上記配線層上にパッシベーション膜
が形成されている。上記ビット線は、上記層間絶縁膜２
８、シリコン窒化膜２７及びＴＥＯＳ膜２６を貫通して
形成されたスルーホールに埋め込まれたコンタクトプラ
グ２９を介して、上記ソース／ドレイン領域１９に電気
的に接続される。
【００２９】上記のような構成によれば、ＤＲＡＭ領域
ではゲート電極１５上のみにメタルシリサイド層１７を
形成し、ロジック領域ではゲート電極２１とソース／ト
レイン領域２２，２３上の両方にメタルシリサイド層２
４を形成しており、セルトランジスタ１３のソース／ド
レイン領域１８，１９上にはメタルシリサイド層を形成
しないので、配線の低抵抗化による動作速度の高速化を
図りつつ、スパイクの生成に起因するジャンクションリ
ークを防止でき、トレンチキャパシタ１２の電荷保持特
性の低下を抑制できる。
ではゲート電極１５上のみにメタルシリサイド層１７を
形成し、ロジック領域ではゲート電極２１とソース／ト
レイン領域２２，２３上の両方にメタルシリサイド層２
４を形成しており、セルトランジスタ１３のソース／ド
レイン領域１８，１９上にはメタルシリサイド層を形成
しないので、配線の低抵抗化による動作速度の高速化を
図りつつ、スパイクの生成に起因するジャンクションリ
ークを防止でき、トレンチキャパシタ１２の電荷保持特
性の低下を抑制できる。
【００３０】次に、上記図１及び図２に示したＤＲＡＭ
とロジック回路との混載デバイスの製造方法について説
明する。図３乃至図８はそれぞれ、本実施の形態に係る
半導体記憶装置の製造方法について説明するため断面図
であり、図２に示したパターン平面図におけるＸ−Ｘ’
線に沿った断面を製造工程順に示している。
とロジック回路との混載デバイスの製造方法について説
明する。図３乃至図８はそれぞれ、本実施の形態に係る
半導体記憶装置の製造方法について説明するため断面図
であり、図２に示したパターン平面図におけるＸ−Ｘ’
線に沿った断面を製造工程順に示している。
【００３１】まず、図３に示すように、周知の製造工程
に従ってトレンチキャパシタ１２と埋め込み素子分離領
域１４を形成する。次に、半導体基板１１の主表面上に
厚さ２００ｎｍのポリシリコン層を形成し、リソグラフ
ィー技術によりマスクパターンを形成た後、ＲＩＥ(Rea
ctive Ion Etching)により加工してセルトランジスタ１
３のゲート電極１５とＭＯＳトランジスタ２０のゲート
電極２１をそれぞれ形成する。この例でのゲート電極１
５間の距離は、ビット線コンタクト側の距離ΔＤ１が
０．５μｍ、セルキャパシタ側の距離ΔＤ２が０．１７
５μｍである。各距離ΔＤ１，ΔＤ２は、製造プロセス
によって異なるが「ΔＤ１＞２×ΔＤ２」の関係を満た
すのが好ましい。次に、例えばＮ型チャネル型のＭＯＳ
トランジスタを形成する場合、基板１１の主表面にＮ型
不純物であるＰをイオン注入し、高温の熱処理を行い、
Ｎ−型拡散層３０を形成する。この時のイオン注入条件
は、例えば加速エネルギー２０ＫｅＶ、ドーズ量３．５
×１０１３／ｃｍ２である。
に従ってトレンチキャパシタ１２と埋め込み素子分離領
域１４を形成する。次に、半導体基板１１の主表面上に
厚さ２００ｎｍのポリシリコン層を形成し、リソグラフ
ィー技術によりマスクパターンを形成た後、ＲＩＥ(Rea
ctive Ion Etching)により加工してセルトランジスタ１
３のゲート電極１５とＭＯＳトランジスタ２０のゲート
電極２１をそれぞれ形成する。この例でのゲート電極１
５間の距離は、ビット線コンタクト側の距離ΔＤ１が
０．５μｍ、セルキャパシタ側の距離ΔＤ２が０．１７
５μｍである。各距離ΔＤ１，ΔＤ２は、製造プロセス
によって異なるが「ΔＤ１＞２×ΔＤ２」の関係を満た
すのが好ましい。次に、例えばＮ型チャネル型のＭＯＳ
トランジスタを形成する場合、基板１１の主表面にＮ型
不純物であるＰをイオン注入し、高温の熱処理を行い、
Ｎ−型拡散層３０を形成する。この時のイオン注入条件
は、例えば加速エネルギー２０ＫｅＶ、ドーズ量３．５
×１０１３／ｃｍ２である。
【００３２】次に、図４に示すように、基板１１の主表
面上及びゲート電極１５，２１上にそれぞれ、厚さ２０
ｎｍのＳｉＯ２膜（ＴＥＯＳ膜）２６、厚さ７０ｎｍの
ＳｉＮ膜２７を順次堆積してゲート電極１５間のうち狭
いキャパシタ側のスペースを完全に埋め込む。この際、
厚いＳｉＮ膜（１５０ｎｍ程度）２７を堆積して狭いゲ
ート電極１５間のスペースを完全に埋め込んでから等方
性エッチング（Ｐ酸系エッチング等）を行い、所望の厚
さ、例えば７０ｎｍを残すようにしても同様な構造が得
られる。
面上及びゲート電極１５，２１上にそれぞれ、厚さ２０
ｎｍのＳｉＯ２膜（ＴＥＯＳ膜）２６、厚さ７０ｎｍの
ＳｉＮ膜２７を順次堆積してゲート電極１５間のうち狭
いキャパシタ側のスペースを完全に埋め込む。この際、
厚いＳｉＮ膜（１５０ｎｍ程度）２７を堆積して狭いゲ
ート電極１５間のスペースを完全に埋め込んでから等方
性エッチング（Ｐ酸系エッチング等）を行い、所望の厚
さ、例えば７０ｎｍを残すようにしても同様な構造が得
られる。
【００３３】次に、図５に示す如く、ＲＩＥによりＳｉ
Ｎ膜２７をエッチングして除去することにより側壁スペ
ーサ１６，２５を形成し、基板１１の主表面中にＡｓを
イオン注入して高温の熱処理を施すことによりゲート電
極１５，２１をＮ＋型にすると同時に、ソース／ドレイ
ン領域１９，２２，２３となるＮ＋型の拡散層を形成す
る。これによって、ソース／ドレイン領域１９，２２，
２３は、ＬＤＤ構造となる。この時のイオン注入条件
は、例えば加速エネルギー６５ＫｅＶ、ドーズ量４×１
０１５／ｃｍ２である。この際、キャパシタ側は側壁ス
ペーサ１６で埋め込まれているので、Ａｓは導入されず
キャパシタ側のソース／ドレイン領域１８はＮ−型のま
まである。
Ｎ膜２７をエッチングして除去することにより側壁スペ
ーサ１６，２５を形成し、基板１１の主表面中にＡｓを
イオン注入して高温の熱処理を施すことによりゲート電
極１５，２１をＮ＋型にすると同時に、ソース／ドレイ
ン領域１９，２２，２３となるＮ＋型の拡散層を形成す
る。これによって、ソース／ドレイン領域１９，２２，
２３は、ＬＤＤ構造となる。この時のイオン注入条件
は、例えば加速エネルギー６５ＫｅＶ、ドーズ量４×１
０１５／ｃｍ２である。この際、キャパシタ側は側壁ス
ペーサ１６で埋め込まれているので、Ａｓは導入されず
キャパシタ側のソース／ドレイン領域１８はＮ−型のま
まである。
【００３４】その後、図６に示すようにソース／ドレイ
ン領域１９上、及び埋め込み素子分離領域１４上をフォ
トレジスト３１でマスクし、側壁スペーサ１６，２５の
形成後のＳｉＯ２残膜（１０ｎｍ以上）２６を除去す
る。次に、ウェットエッチング（ＨＦ系エッチング等）
によりＤＲＡＭ領域におけるセルトランジスタ１３のビ
ット線コンタクト側のソース／ドレイン領域１９上を残
し、他の露出されている部分を確実に除去する。これに
よって、図７に示すような構造が得られる。
ン領域１９上、及び埋め込み素子分離領域１４上をフォ
トレジスト３１でマスクし、側壁スペーサ１６，２５の
形成後のＳｉＯ２残膜（１０ｎｍ以上）２６を除去す
る。次に、ウェットエッチング（ＨＦ系エッチング等）
によりＤＲＡＭ領域におけるセルトランジスタ１３のビ
ット線コンタクト側のソース／ドレイン領域１９上を残
し、他の露出されている部分を確実に除去する。これに
よって、図７に示すような構造が得られる。
【００３５】引き続き、厚さ１０〜２０ｎｍ程度のＣｏ
／ＴｉＮ膜を堆積する。その後、窒素雰囲気中で５００
℃の温度で６０ｓｅｃ程度の時間アニールし、硫酸と過
酸化水素水の混合液（ＳＨ）により未反応な金属を除去
する。その後、更に窒素雰囲気中で７６５℃の温度で３
０ｓｅｃ程度の時間アニールしてＤＲＡＭ領域のゲート
電極１５とロジック領域のゲート電極２１上及びソース
／ドレイン領域２２，２３上をメタルシリサイド化（コ
バルトシリサイド化）する。これによって、図８に示す
ように、ＤＲＡＭ領域のゲート電極１５上、ロジック領
域のゲート電極２１上及びソース／ドレイン領域２２，
２３上にそれぞれメタルシリサイド層１７，２４が形成
される。この時、ＤＲＡＭ領域におけるビット線コンタ
クト側のソース／ドレイン領域１９上はＳｉＯ２膜２６
で覆われているためシリサイド化されない。
／ＴｉＮ膜を堆積する。その後、窒素雰囲気中で５００
℃の温度で６０ｓｅｃ程度の時間アニールし、硫酸と過
酸化水素水の混合液（ＳＨ）により未反応な金属を除去
する。その後、更に窒素雰囲気中で７６５℃の温度で３
０ｓｅｃ程度の時間アニールしてＤＲＡＭ領域のゲート
電極１５とロジック領域のゲート電極２１上及びソース
／ドレイン領域２２，２３上をメタルシリサイド化（コ
バルトシリサイド化）する。これによって、図８に示す
ように、ＤＲＡＭ領域のゲート電極１５上、ロジック領
域のゲート電極２１上及びソース／ドレイン領域２２，
２３上にそれぞれメタルシリサイド層１７，２４が形成
される。この時、ＤＲＡＭ領域におけるビット線コンタ
クト側のソース／ドレイン領域１９上はＳｉＯ２膜２６
で覆われているためシリサイド化されない。
【００３６】次に、層間絶縁膜として全面に厚さ３０ｎ
ｍ程度のプラズマＣＶＤ窒化膜２７、及び厚さ７００ｎ
ｍ程度のＢＰＳＧ膜２８を堆積し、表面を平坦化してか
ら上記ソース／ドレイン領域１９上にスルーホールを形
成し、コンタクトプラグ２９を埋め込むと図１に示した
ような構造となる。
ｍ程度のプラズマＣＶＤ窒化膜２７、及び厚さ７００ｎ
ｍ程度のＢＰＳＧ膜２８を堆積し、表面を平坦化してか
ら上記ソース／ドレイン領域１９上にスルーホールを形
成し、コンタクトプラグ２９を埋め込むと図１に示した
ような構造となる。
【００３７】その後のビット線形成以降の工程は、通常
のＤＲＡＭ及びロジックデバイスの多層配線プロセスと
同様である。
のＤＲＡＭ及びロジックデバイスの多層配線プロセスと
同様である。
【００３８】上記のような製造方法によれば、リソグラ
フィー技術及びウェットエッチングを１回追加すること
で、ロジック領域のゲート電極２１上及びソース／ドレ
イン領域２２，２３上にそれぞれメタルシリサイド層２
４を形成し、且つＤＲＡＭ領域のゲート電極１５上のみ
にメタルシリサイド層１７を選択的に形成できる。従っ
て、ＤＲＡＭ部はゲート電極１５（ワード線）の低抵抗
化が実現でき、且つメタルシリサイド層を形成すること
に起因して発生するジャンクションリークによるトレン
チキャパシタ１２の電荷保持特性の劣化の問題を完全に
防ぐことができ、ロジック回路の高速化も可能である。
フィー技術及びウェットエッチングを１回追加すること
で、ロジック領域のゲート電極２１上及びソース／ドレ
イン領域２２，２３上にそれぞれメタルシリサイド層２
４を形成し、且つＤＲＡＭ領域のゲート電極１５上のみ
にメタルシリサイド層１７を選択的に形成できる。従っ
て、ＤＲＡＭ部はゲート電極１５（ワード線）の低抵抗
化が実現でき、且つメタルシリサイド層を形成すること
に起因して発生するジャンクションリークによるトレン
チキャパシタ１２の電荷保持特性の劣化の問題を完全に
防ぐことができ、ロジック回路の高速化も可能である。
【００３９】図９は、この発明の第２の実施の形態に係
る半導体記憶装置及びその製造方法について説明するた
めのもので、図２のＸ−Ｘ’線に沿った断面の製造工程
の一部を示している。この第２の実施の形態は、第１の
実施の形態における図１乃至図５の工程までは同様であ
る。そして、次の工程において、第１の実施の形態で
は、ソース／ドレイン領域１９上、及び埋め込み素子分
離領域１４上をフォトレジスト３１でマスクしたのに対
し、埋め込み素子分離領域１４上のみをフォトレジスト
３２でマスクし、側壁スペーサ１６，２５の形成後のＳ
ｉＯ２残膜（１０ｎｍ以上）２６を除去している。よっ
て、ソース／ドレイン領域１９が露出され、次の工程で
シリサイド化したときにＤＲＡＭ領域のセルトランジス
タ１３のゲート電極１５上だけでなく、ソース／ドレイ
ン領域１９上にもシリサイド層１７が形成され、図１０
に示すような構造が得られる。
る半導体記憶装置及びその製造方法について説明するた
めのもので、図２のＸ−Ｘ’線に沿った断面の製造工程
の一部を示している。この第２の実施の形態は、第１の
実施の形態における図１乃至図５の工程までは同様であ
る。そして、次の工程において、第１の実施の形態で
は、ソース／ドレイン領域１９上、及び埋め込み素子分
離領域１４上をフォトレジスト３１でマスクしたのに対
し、埋め込み素子分離領域１４上のみをフォトレジスト
３２でマスクし、側壁スペーサ１６，２５の形成後のＳ
ｉＯ２残膜（１０ｎｍ以上）２６を除去している。よっ
て、ソース／ドレイン領域１９が露出され、次の工程で
シリサイド化したときにＤＲＡＭ領域のセルトランジス
タ１３のゲート電極１５上だけでなく、ソース／ドレイ
ン領域１９上にもシリサイド層１７が形成され、図１０
に示すような構造が得られる。
【００４０】このような製造方法によれば、第１の実施
の形態におけるフォトレジスト層３１のパターンを変更
するだけでロジック領域のゲート電極２１上及びソース
／ドレイン領域２２，２３上にそれぞれメタルシリサイ
ド層２４を形成し、且つＤＲＡＭ領域のゲート電極１５
上及びソース／ドレイン領域１９上にメタルシリサイド
層１７を選択的に形成できる。従って、ＤＲＡＭ部はゲ
ート電極１５（ワード線）とビット線コンタクト部の両
方の低抵抗化が実現できる。もちろん、メタルシリサイ
ド層を形成することに起因して発生するジャンクション
リークによるトレンチキャパシタ１２の電荷保持特性の
劣化の問題を完全に防ぐことができ、ロジック回路の高
速化も可能である。
の形態におけるフォトレジスト層３１のパターンを変更
するだけでロジック領域のゲート電極２１上及びソース
／ドレイン領域２２，２３上にそれぞれメタルシリサイ
ド層２４を形成し、且つＤＲＡＭ領域のゲート電極１５
上及びソース／ドレイン領域１９上にメタルシリサイド
層１７を選択的に形成できる。従って、ＤＲＡＭ部はゲ
ート電極１５（ワード線）とビット線コンタクト部の両
方の低抵抗化が実現できる。もちろん、メタルシリサイ
ド層を形成することに起因して発生するジャンクション
リークによるトレンチキャパシタ１２の電荷保持特性の
劣化の問題を完全に防ぐことができ、ロジック回路の高
速化も可能である。
【００４１】図１１及び図１２はそれぞれ、この発明の
第３の実施の形態に係る半導体記憶装置及びその製造方
法について説明するためのもので、図２のＸ−Ｘ’線に
沿った断面の製造工程の一部を示している。この第３の
実施の形態では、第１の実施の形態における図１乃至図
４の工程までは同様である。そして、次の工程におい
て、図１１に示すようにソース／ドレイン領域１９とな
るＮ−型拡散層３０上及び埋め込み素子分離領域１４上
をフォトレジスト３３でマスクし、ＲＩＥによりＳｉＮ
膜２７を除去する。これによって、図１２に示すよう
に、ゲート電極１５，２１の側壁に側壁スペーサ１６，
２５が形成される。この際、上記マスク３３で覆ったソ
ース／ドレイン領域１９上、及び埋め込み素子分離領域
１４上にＳｉＮ膜２７が残存される。その後、図６乃至
図８に示したような製造プロセスにより、図１及び図２
に示した構造と実質的に同じ構造を形成できる。
第３の実施の形態に係る半導体記憶装置及びその製造方
法について説明するためのもので、図２のＸ−Ｘ’線に
沿った断面の製造工程の一部を示している。この第３の
実施の形態では、第１の実施の形態における図１乃至図
４の工程までは同様である。そして、次の工程におい
て、図１１に示すようにソース／ドレイン領域１９とな
るＮ−型拡散層３０上及び埋め込み素子分離領域１４上
をフォトレジスト３３でマスクし、ＲＩＥによりＳｉＮ
膜２７を除去する。これによって、図１２に示すよう
に、ゲート電極１５，２１の側壁に側壁スペーサ１６，
２５が形成される。この際、上記マスク３３で覆ったソ
ース／ドレイン領域１９上、及び埋め込み素子分離領域
１４上にＳｉＮ膜２７が残存される。その後、図６乃至
図８に示したような製造プロセスにより、図１及び図２
に示した構造と実質的に同じ構造を形成できる。
【００４２】なお、上記第１乃至第３実施の形態ではメ
タルシリサイド層としてコバルトシリサイド層を例にと
って説明したが、例えばチタンシリサイド層等の他のシ
リサイド層を用いても良い。また、トレンチ型キャパシ
タを有するＤＲＡＭを例にとって説明したが、スタック
型のキャパシタを有するＤＲＡＭとロジック回路との混
載デバイスにも同様にして適用できる。また、混載デバ
イスに限らず、キャパシタとこのキャパシタに接続され
たＭＯＳトランジスタとを有する半導体記憶装置であれ
ば他の半導体記憶装置にも適用できるのは勿論である。
タルシリサイド層としてコバルトシリサイド層を例にと
って説明したが、例えばチタンシリサイド層等の他のシ
リサイド層を用いても良い。また、トレンチ型キャパシ
タを有するＤＲＡＭを例にとって説明したが、スタック
型のキャパシタを有するＤＲＡＭとロジック回路との混
載デバイスにも同様にして適用できる。また、混載デバ
イスに限らず、キャパシタとこのキャパシタに接続され
たＭＯＳトランジスタとを有する半導体記憶装置であれ
ば他の半導体記憶装置にも適用できるのは勿論である。
【００４３】
【発明の効果】以上説明したように、この発明によれ
ば、動作速度の高速化を図りつつジャンクションリーク
による電荷保持特性の低下を抑制できる半導体記憶装置
が得られる。
ば、動作速度の高速化を図りつつジャンクションリーク
による電荷保持特性の低下を抑制できる半導体記憶装置
が得られる。
【００４４】また、製造工程の複雑化を招くことなく、
動作速度の高速化を図りつつジャンクションリークによ
る電荷保持特性の低下を抑制できる半導体記憶装置の製
造方法が得られる。
動作速度の高速化を図りつつジャンクションリークによ
る電荷保持特性の低下を抑制できる半導体記憶装置の製
造方法が得られる。
【図１】この発明の第１の実施の形態に係る半導体記憶
装置について説明するためのもので、ＤＲＡＭとロジッ
ク回路との混載デバイスにおけるＤＲＡＭ領域の一部と
ロジック領域の一部の断面図。
装置について説明するためのもので、ＤＲＡＭとロジッ
ク回路との混載デバイスにおけるＤＲＡＭ領域の一部と
ロジック領域の一部の断面図。
【図２】この発明の第１の実施の形態に係る半導体記憶
装置について説明するためのもので、ＤＲＡＭとロジッ
ク回路との混載デバイスにおけるＤＲＡＭ領域の一部と
ロジック領域の一部のパターン平面図。
装置について説明するためのもので、ＤＲＡＭとロジッ
ク回路との混載デバイスにおけるＤＲＡＭ領域の一部と
ロジック領域の一部のパターン平面図。
【図３】この発明の第１の実施の形態に係る半導体記憶
装置の製造方法について説明するためのもので、図２の
Ｘ−Ｘ’線に沿った第１の製造工程を示す断面図。
装置の製造方法について説明するためのもので、図２の
Ｘ−Ｘ’線に沿った第１の製造工程を示す断面図。
【図４】この発明の第１の実施の形態に係る半導体記憶
装置の製造方法について説明するためのもので、図２の
Ｘ−Ｘ’線に沿った第２の製造工程を示す断面図。
装置の製造方法について説明するためのもので、図２の
Ｘ−Ｘ’線に沿った第２の製造工程を示す断面図。
【図５】この発明の第１の実施の形態に係る半導体記憶
装置の製造方法について説明するためのもので、図２の
Ｘ−Ｘ’線に沿った第３の製造工程を示す断面図。
装置の製造方法について説明するためのもので、図２の
Ｘ−Ｘ’線に沿った第３の製造工程を示す断面図。
【図６】この発明の第１の実施の形態に係る半導体記憶
装置の製造方法について説明するためのもので、図２の
Ｘ−Ｘ’線に沿った第４の製造工程を示す断面図。
装置の製造方法について説明するためのもので、図２の
Ｘ−Ｘ’線に沿った第４の製造工程を示す断面図。
【図７】この発明の第１の実施の形態に係る半導体記憶
装置の製造方法について説明するためのもので、図２の
Ｘ−Ｘ’線に沿った第５の製造工程を示す断面図。
装置の製造方法について説明するためのもので、図２の
Ｘ−Ｘ’線に沿った第５の製造工程を示す断面図。
【図８】この発明の第１の実施の形態に係る半導体記憶
装置の製造方法について説明するためのもので、図２の
Ｘ−Ｘ’線に沿った第６の製造工程を示す断面図。
装置の製造方法について説明するためのもので、図２の
Ｘ−Ｘ’線に沿った第６の製造工程を示す断面図。
【図９】この発明の第２の実施の形態に係る半導体記憶
装置の製造方法について説明するためのもので、図２の
Ｘ−Ｘ’線に沿った製造工程を示す断面図。
装置の製造方法について説明するためのもので、図２の
Ｘ−Ｘ’線に沿った製造工程を示す断面図。
【図１０】この発明の第２の実施の形態に係る半導体記
憶装置の製造方法について説明するためのもので、図２
のＸ−Ｘ’線に沿った製造工程を示す断面図。
憶装置の製造方法について説明するためのもので、図２
のＸ−Ｘ’線に沿った製造工程を示す断面図。
【図１１】この発明の第３の実施の形態に係る半導体記
憶装置の製造方法について説明するためのもので、図２
のＸ−Ｘ’線に沿った製造工程を示す断面図。
憶装置の製造方法について説明するためのもので、図２
のＸ−Ｘ’線に沿った製造工程を示す断面図。
【図１２】この発明の第３の実施の形態に係る半導体記
憶装置の製造方法について説明するためのもので、図２
のＸ−Ｘ’線に沿った製造工程を示す断面図。
憶装置の製造方法について説明するためのもので、図２
のＸ−Ｘ’線に沿った製造工程を示す断面図。
【符号の説明】 １１…半導体基板、１２…トレンチキャパシタ、１３…
セルトランジスタ、１４…埋め込み素子分離領域、１
５，２１…ゲート電極、１６，２５…側壁スペーサ（側
壁保護膜）、１７…メタルシリサイド層、１８，１９，
２２，２３…ソース／ドレイン領域、２０…ＭＯＳトラ
ンジスタ、２４…メタルシリサイド層、２６…ＴＥＯＳ
膜（ＳｉＯ２膜）、２７…シリコン窒化膜（ＳｉＮ）、
２８…層間絶縁膜、２９…コンタクトプラグ、３０…Ｎ
−型拡散層、３１，３２，３３…フォトレジスト。
セルトランジスタ、１４…埋め込み素子分離領域、１
５，２１…ゲート電極、１６，２５…側壁スペーサ（側
壁保護膜）、１７…メタルシリサイド層、１８，１９，
２２，２３…ソース／ドレイン領域、２０…ＭＯＳトラ
ンジスタ、２４…メタルシリサイド層、２６…ＴＥＯＳ
膜（ＳｉＯ２膜）、２７…シリコン窒化膜（ＳｉＮ）、
２８…層間絶縁膜、２９…コンタクトプラグ、３０…Ｎ
−型拡散層、３１，３２，３３…フォトレジスト。
Claims (9)
- 【請求項１】 電荷保持用のキャパシタ、及びこのキャ
パシタの一方の電極にソース／ドレイン領域の一方が接
続される第１のＭＯＳトランジスタを有するメモリセル
がマトリックス状に配置されたメモリセルアレイと、 前記メモリセルアレイ中のメモリセルとデータの授受を
行うための第２のＭＯＳトランジスタを含む回路とを備
えた半導体記憶装置において、 前記第１のＭＯＳトランジスタのゲート電極上、前記第
２のＭＯＳトランジスタのゲート電極上、及び少なくと
も前記第１のＭＯＳトランジスタにおけるキャパシタの
一方の電極に接続されるソース／ドレイン領域の一方を
除く第１，第２のＭＯＳトランジスタのソース／ドレイ
ン領域上にそれぞれメタルシリサイド層を設けたことを
特徴とする半導体記憶装置。 - 【請求項２】 前記第１，第２のＭＯＳトランジスタの
ゲート電極の側壁にそれぞれ設けられた絶縁物からなる
側壁保護膜を更に具備し、前記第１のＭＯＳトランジス
タにおけるキャパシタの一方の電極に接続されるソース
／ドレイン領域上は隣接する前記側壁保護膜が接続さ
れ、他方は分離されていることを特徴とする請求項１に
記載の半導体記憶装置。 - 【請求項３】 前記メタルシリサイド層は、全て同一種
のメタルシリサイドから成ることを特徴とする請求項１
または２に記載の半導体記憶装置。 - 【請求項４】 前記メタルシリサイド層は、コバルトシ
リサイドまたはチタンシリサイドであることを特徴とす
る請求項１乃至３いずれか１つの項に記載の半導体記憶
装置。 - 【請求項５】 前記メモリセルアレイはＤＲＡＭのメモ
リセルアレイであり、前記第２のＭＯＳトランジスタを
含む回路はロジック回路であり、ワンチップ化されてい
ることを特徴とする請求項１乃至４いずれか１つの項に
記載の半導体記憶装置。 - 【請求項６】 半導体基板に電荷保持用のキャパシタを
形成する工程と、 ワード線となる第１のゲート電極、及びこの第１のゲー
ト電極に整合された第１，第２の不純物拡散層を有し、
第１の不純物拡散層が前記キャパシタの一方の電極に接
続される第１のＭＯＳトランジスタと、第２のゲート電
極及びこの第２のゲート電極に整合された第３，第４の
不純物拡散層を有する第２のＭＯＳトランジスタとを前
記半導体基板に形成する工程と、 前記第１のＭＯＳトランジスタの前記第１のゲート電極
上、前記第２のＭＯＳトランジスタの前記第２のゲート
電極上、及び前記第３，第４の不純物拡散層上にそれぞ
れ選択的にメタルシリサイド層を形成する工程とを具備
することを特徴とする半導体記憶装置の製造方法。 - 【請求項７】 前記メタルシリサイド層を形成する工程
において、前記第２の不純物拡散層上に更にメタルシリ
サイド層を形成することを特徴とする請求項６に記載の
半導体記憶装置の製造方法。 - 【請求項８】 前記メタルシリサイド層を形成する工程
に先立って、第１，第２の絶縁膜を順次堆積してエッチ
バックし、前記第１のゲート電極間の前記第１の不純物
拡散層上を前記第１，第２の絶縁膜で埋め込み、前記第
１のＭＯＳトランジスタの前記第１のゲート電極の側壁
に前記第２の絶縁膜からなる側壁保護膜を形成するとと
もに前記第２の不純物拡散層上を前記第１の絶縁膜で覆
い、且つ前記第２のゲート電極の側壁に前記第２の絶縁
膜からなる側壁保護膜を形成する工程と、フォトレジス
トを塗布し、リソグラフィー技術により前記第１の絶縁
膜上のみにフォトレジストを選択的に残存させる工程
と、前記フォトレジストをマスクにしてウェットエッチ
ングを行い、前記第１，第２のゲート電極上及び前記第
２，第３，第４の不純物拡散層上の前記第１の絶縁膜を
除去する工程とを更に具備することを特徴とする請求項
７に記載の半導体記憶装置の製造方法。 - 【請求項９】 前記第２の不純物拡散層上を挟むように
配置された隣接する第１のゲート電極間の距離は、前記
第１の不純物拡散層上を挟むように配置された隣接する
第１のゲート電極間の距離の２倍以上離れていることを
特徴とする請求項６乃至８いずれか１つの項に記載の半
導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11075078A JP2000269461A (ja) | 1999-03-19 | 1999-03-19 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11075078A JP2000269461A (ja) | 1999-03-19 | 1999-03-19 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269461A true JP2000269461A (ja) | 2000-09-29 |
Family
ID=13565800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11075078A Pending JP2000269461A (ja) | 1999-03-19 | 1999-03-19 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000269461A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001102545A (ja) * | 1999-10-01 | 2001-04-13 | Sony Corp | 半導体装置及びその製造方法 |
| WO2002056384A1 (fr) * | 2001-01-15 | 2002-07-18 | Sony Corporation | Dispositif semi-conducteur et son procede de fabrication |
| US6593609B2 (en) | 2001-04-25 | 2003-07-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JP2005026661A (ja) * | 2003-06-30 | 2005-01-27 | Hynix Semiconductor Inc | リフレッシュタイムを改善させた半導体素子の製造方法 |
| JP2014078631A (ja) * | 2012-10-11 | 2014-05-01 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
1999
- 1999-03-19 JP JP11075078A patent/JP2000269461A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4650998B2 (ja) * | 2003-06-30 | 2011-03-16 | 株式会社ハイニックスセミコンダクター | リフレッシュタイムを改善させた半導体素子の製造方法 |
| JP2014078631A (ja) * | 2012-10-11 | 2014-05-01 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
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