JP2001102545A - 半導体装置及びその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】良好なるＤＲＡＭメモリセル特性を確保し、且
つ、能力の向上が図られた論理回路とが組み合わされた
半導体装置を提供する。 【解決手段】半導体装置は、半導体基板１０の第１の領
域に形成された複数の第１のトランジスタ、及び、半導
体基板１０の第２の領域に形成された複数の第２のトラ
ンジスタから構成れ、第１及び第２のトランジスタのそ
れぞれは、ゲート電極１４Ｂ，１４Ａ、チャネル形成領
域１７Ｂ，１７Ａ、及び、ソース／ドレイン領域１６
Ｂ，１６Ａから成り、第１及び第２のトランジスタを構
成するゲート電極１４Ｂ，１４Ａは、不純物を含有した
ポリシリコン層１３’、及び、その上に形成されたシリ
サイド層３０Ｂ2，３０Ａから成り、第１のトランジス
タを構成するソース／ドレイン領域１６Ｂには、シリサ
イド層３０Ｂ1が形成されており、第２のトランジスタ
を構成するソース／ドレイン領域１６Ａには、シリサイ
ド層が形成されていない。
つ、能力の向上が図られた論理回路とが組み合わされた
半導体装置を提供する。 【解決手段】半導体装置は、半導体基板１０の第１の領
域に形成された複数の第１のトランジスタ、及び、半導
体基板１０の第２の領域に形成された複数の第２のトラ
ンジスタから構成れ、第１及び第２のトランジスタのそ
れぞれは、ゲート電極１４Ｂ，１４Ａ、チャネル形成領
域１７Ｂ，１７Ａ、及び、ソース／ドレイン領域１６
Ｂ，１６Ａから成り、第１及び第２のトランジスタを構
成するゲート電極１４Ｂ，１４Ａは、不純物を含有した
ポリシリコン層１３’、及び、その上に形成されたシリ
サイド層３０Ｂ2，３０Ａから成り、第１のトランジス
タを構成するソース／ドレイン領域１６Ｂには、シリサ
イド層３０Ｂ1が形成されており、第２のトランジスタ
を構成するソース／ドレイン領域１６Ａには、シリサイ
ド層が形成されていない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】論理回路（周辺回路とも呼ばれる）を構
成するトランジスタの低消費電力化、高速化を達成する
ために、サリサイド（Self-Aligned Silicide）技術、
及び、デュアルゲート（Dual Gate、Dual Work Functio
n Gate あるいは、表面チャネル型ＣＭＯＳＦＥＴとも
呼ばれる）技術を適用することが標準的となってきてい
る。また、論理回路とダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）とが混載された半導体装置の使
用も一般的となっている。
成するトランジスタの低消費電力化、高速化を達成する
ために、サリサイド（Self-Aligned Silicide）技術、
及び、デュアルゲート（Dual Gate、Dual Work Functio
n Gate あるいは、表面チャネル型ＣＭＯＳＦＥＴとも
呼ばれる）技術を適用することが標準的となってきてい
る。また、論理回路とダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）とが混載された半導体装置の使
用も一般的となっている。
【０００３】ここでサリサイド技術とは、ソース／ドレ
イン領域及びゲート電極の頂面に自己整合的にシリサイ
ド層を形成する技術を指す。具体的には、半導体基板上
にポリシリコンから成るゲート電極を形成し、次いで、
半導体基板にソース／ドレイン領域を形成した後、全面
に金属層を形成し、熱処理を施すことによって、金属層
を構成する原子と半導体基板及びゲート電極を構成する
原子（具体的には、Ｓｉ）とを反応させてシリサイド層
を形成し、その後、未反応の金属層を除去する技術であ
る。
イン領域及びゲート電極の頂面に自己整合的にシリサイ
ド層を形成する技術を指す。具体的には、半導体基板上
にポリシリコンから成るゲート電極を形成し、次いで、
半導体基板にソース／ドレイン領域を形成した後、全面
に金属層を形成し、熱処理を施すことによって、金属層
を構成する原子と半導体基板及びゲート電極を構成する
原子（具体的には、Ｓｉ）とを反応させてシリサイド層
を形成し、その後、未反応の金属層を除去する技術であ
る。
【０００４】また、デュアルゲート技術とは、ｎチャネ
ル型ＭＯＳＦＥＴのゲート電極をｎ型不純物を含有する
ポリシリコン層から構成し、ｐチャネル型ＭＯＳＦＥＴ
のゲート電極をｐ型不純物を含有するポリシリコン層か
ら構成することによって、どちらのＭＯＳＦＥＴにおい
ても表面型チャネルを形成する技術である。
ル型ＭＯＳＦＥＴのゲート電極をｎ型不純物を含有する
ポリシリコン層から構成し、ｐチャネル型ＭＯＳＦＥＴ
のゲート電極をｐ型不純物を含有するポリシリコン層か
ら構成することによって、どちらのＭＯＳＦＥＴにおい
ても表面型チャネルを形成する技術である。
【０００５】半導体装置の微細化に伴い、半導体装置の
ソース／ドレイン領域にコンタクトプラグを形成する場
合、一般に、コンタクトプラグを自己整合的に形成する
技術が用いられている。このような技術は、セルフ・ア
ライン・コンタクト（ＳＡＣ）技術と呼ばれている。と
ころで、ＳＡＣ技術を適用するためには、ゲート電極
を、例えば、ポリシリコン層と、窒化シリコン（Ｓｉ
Ｎ）から成るオフセット膜の２層構成とする必要があ
る。また、ゲート電極とコンタクトプラグとの間の距離
を確保するために、ゲート電極の側壁に窒化シリコン
（ＳｉＮ）から成るゲートサイドウオールを設ける必要
がある。
ソース／ドレイン領域にコンタクトプラグを形成する場
合、一般に、コンタクトプラグを自己整合的に形成する
技術が用いられている。このような技術は、セルフ・ア
ライン・コンタクト（ＳＡＣ）技術と呼ばれている。と
ころで、ＳＡＣ技術を適用するためには、ゲート電極
を、例えば、ポリシリコン層と、窒化シリコン（Ｓｉ
Ｎ）から成るオフセット膜の２層構成とする必要があ
る。また、ゲート電極とコンタクトプラグとの間の距離
を確保するために、ゲート電極の側壁に窒化シリコン
（ＳｉＮ）から成るゲートサイドウオールを設ける必要
がある。
【０００６】
【発明が解決しようとする課題】ところで、サリサイド
技術及びデュアルゲート技術を含む高速論理回路製造プ
ロセスと、汎用のＤＲＡＭ製造プロセスとの整合性は、
以下に説明する理由から、余り良くないと云われてい
る。
技術及びデュアルゲート技術を含む高速論理回路製造プ
ロセスと、汎用のＤＲＡＭ製造プロセスとの整合性は、
以下に説明する理由から、余り良くないと云われてい
る。
【０００７】［ ＤＲＡＭメモリセル特性］良好なる
ＤＲＡＭメモリセル特性を確保するためには、以下の理
由により、ＤＲＡＭのメモリ素子を構成するトランジス
タ（以下、便宜上、ＤＲＡＭを構成するトランジスタと
呼ぶ場合がある）のソース／ドレイン領域にシリサイド
層を形成することは好ましくない。即ち、ノード側のソ
ース／ドレイン領域とシリサイド層との間に生じる接合
に起因したリーク電流によって、データ保持特性が劣化
する。また、一般に、０．２５μｍ世代のＤＲＡＭにお
いては２５６個のメモリ素子が、０．１８μｍ世代のＤ
ＲＡＭにおいては５１２個のメモリ素子が、１本のビッ
ト線に接続されるが、ビット線側のソース／ドレイン領
域とシリサイド層との間に生じる接合に起因したリーク
電流の総和としてのビット線へのリーク電流の増加によ
って、ビット線を流れる信号の振幅低下による低電圧マ
ージンの低下や減少、データ保持特性（例えば、リフレ
ッシュ特性）の劣化が生じる。一方、論理回路を構成す
るトランジスタにおいては、ソース／ドレイン領域の低
抵抗化を図ることによってその能力を向上させる必要が
あり、そのためには、ソース／ドレイン領域にシリサイ
ド層を形成する必要がある。
ＤＲＡＭメモリセル特性を確保するためには、以下の理
由により、ＤＲＡＭのメモリ素子を構成するトランジス
タ（以下、便宜上、ＤＲＡＭを構成するトランジスタと
呼ぶ場合がある）のソース／ドレイン領域にシリサイド
層を形成することは好ましくない。即ち、ノード側のソ
ース／ドレイン領域とシリサイド層との間に生じる接合
に起因したリーク電流によって、データ保持特性が劣化
する。また、一般に、０．２５μｍ世代のＤＲＡＭにお
いては２５６個のメモリ素子が、０．１８μｍ世代のＤ
ＲＡＭにおいては５１２個のメモリ素子が、１本のビッ
ト線に接続されるが、ビット線側のソース／ドレイン領
域とシリサイド層との間に生じる接合に起因したリーク
電流の総和としてのビット線へのリーク電流の増加によ
って、ビット線を流れる信号の振幅低下による低電圧マ
ージンの低下や減少、データ保持特性（例えば、リフレ
ッシュ特性）の劣化が生じる。一方、論理回路を構成す
るトランジスタにおいては、ソース／ドレイン領域の低
抵抗化を図ることによってその能力を向上させる必要が
あり、そのためには、ソース／ドレイン領域にシリサイ
ド層を形成する必要がある。
【０００８】［ ＤＲＡＭのメモリ素子を構成するト
ランジスタのＳＡＣ技術］ＤＲＡＭを構成するトランジ
スタにＳＡＣ技術を適用する場合、ＤＲＡＭを構成する
トランジスタのゲート電極間が窒化シリコン膜で埋めら
れてしまうと、加工マージンを確実に確保しつつ、かか
る窒化シリコン膜に開口部を形成するために、オフセッ
ト膜の膜厚を厚くせざるを得ない。然るに、オフセット
膜の膜厚を厚くすると、ゲート電極に起因した段差が大
きくなり、後の工程で不都合が生じ易い。具体的には、
例えば、リソグラフィ工程におけるマージンの低下、層
間絶縁層の埋め込む不良が発生し易い。
ランジスタのＳＡＣ技術］ＤＲＡＭを構成するトランジ
スタにＳＡＣ技術を適用する場合、ＤＲＡＭを構成する
トランジスタのゲート電極間が窒化シリコン膜で埋めら
れてしまうと、加工マージンを確実に確保しつつ、かか
る窒化シリコン膜に開口部を形成するために、オフセッ
ト膜の膜厚を厚くせざるを得ない。然るに、オフセット
膜の膜厚を厚くすると、ゲート電極に起因した段差が大
きくなり、後の工程で不都合が生じ易い。具体的には、
例えば、リソグラフィ工程におけるマージンの低下、層
間絶縁層の埋め込む不良が発生し易い。
【０００９】しかも、比誘電率が酸化シリコンの２倍程
度もある窒化シリコンをゲートサイドウオールとして用
いると、ゲート電極の端部とソース／ドレイン領域間の
容量であるフリンジ容量が増加し、特に論理回路を構成
するトランジスタの高速動作特性に悪影響を及ぼす場合
がある。
度もある窒化シリコンをゲートサイドウオールとして用
いると、ゲート電極の端部とソース／ドレイン領域間の
容量であるフリンジ容量が増加し、特に論理回路を構成
するトランジスタの高速動作特性に悪影響を及ぼす場合
がある。
【００１０】［ ＤＲＡＭのメモリ素子を構成するト
ランジスタのゲート電極間スペース］ＤＲＡＭを構成す
るトランジスタのゲート電極間の距離は、論理回路を構
成するトランジスタのゲート電極間の距離よりも小さ
い。それ故、セルデザインによっては、論理回路を構成
するトランジスタの能力の最適化からゲートサイドウオ
ールの幅（厚さ）を決定し、かかるゲートサイドウオー
ルをゲート電極の側壁に形成したとき、ＤＲＡＭを構成
するトランジスタのゲート電極間がゲートサイドウオー
ルを構成する窒化シリコン膜で埋められてしまう可能性
がある。更に、論理回路を構成するトランジスタのソー
ス／ドレイン領域にコンタクトプラグを形成する際のエ
ッチングストップ層として窒化シリコン膜を形成する
と、ＤＲＡＭを構成するトランジスタのゲート電極間が
窒化シリコン膜で埋められてしまう可能性が一層高くな
る。ＤＲＡＭを構成するトランジスタのゲート電極間が
窒化シリコン膜で埋められてしまうと、ＤＲＡＭを構成
するトランジスタのソース／ドレイン領域にコンタクト
プラグをＳＡＣ技術に基づき形成することが極めて困難
となる。
ランジスタのゲート電極間スペース］ＤＲＡＭを構成す
るトランジスタのゲート電極間の距離は、論理回路を構
成するトランジスタのゲート電極間の距離よりも小さ
い。それ故、セルデザインによっては、論理回路を構成
するトランジスタの能力の最適化からゲートサイドウオ
ールの幅（厚さ）を決定し、かかるゲートサイドウオー
ルをゲート電極の側壁に形成したとき、ＤＲＡＭを構成
するトランジスタのゲート電極間がゲートサイドウオー
ルを構成する窒化シリコン膜で埋められてしまう可能性
がある。更に、論理回路を構成するトランジスタのソー
ス／ドレイン領域にコンタクトプラグを形成する際のエ
ッチングストップ層として窒化シリコン膜を形成する
と、ＤＲＡＭを構成するトランジスタのゲート電極間が
窒化シリコン膜で埋められてしまう可能性が一層高くな
る。ＤＲＡＭを構成するトランジスタのゲート電極間が
窒化シリコン膜で埋められてしまうと、ＤＲＡＭを構成
するトランジスタのソース／ドレイン領域にコンタクト
プラグをＳＡＣ技術に基づき形成することが極めて困難
となる。
【００１１】［ オフセット膜］ゲート電極をポリシ
リコン層とオフセット膜の２層構成とした場合、従来の
プロセスでは、オフセット膜が存在するので、ゲート電
極の頂面にシリサイド層を形成することができない。更
には、論理回路を構成するトランジスタにデュアルゲー
ト技術を適用する場合、従来のプロセスでは、ポリシリ
コン層にｎ型不純物とｐ型不純物をそれぞれ導入した
後、オフセット膜を形成し、次いで、オフセット膜及び
ポリシリコン層をパターニングしなければならない。然
るに、ｎ型不純物を含有したポリシリコン層とｐ型不純
物を含有したポリシリコン層のエッチングレートが異な
るので、所望の形状を有するｎチャネル型ＭＯＳＦＥＴ
用のゲート電極と、所望の形状を有するｐチャネル型Ｍ
ＯＳＦＥＴ用のゲート電極を同時に形成することは困難
であるし、ゲート絶縁膜は薄くなる一方であり、ゲート
電極の形成のためのエッチング時、半導体基板に損傷が
発生する虞がある。
リコン層とオフセット膜の２層構成とした場合、従来の
プロセスでは、オフセット膜が存在するので、ゲート電
極の頂面にシリサイド層を形成することができない。更
には、論理回路を構成するトランジスタにデュアルゲー
ト技術を適用する場合、従来のプロセスでは、ポリシリ
コン層にｎ型不純物とｐ型不純物をそれぞれ導入した
後、オフセット膜を形成し、次いで、オフセット膜及び
ポリシリコン層をパターニングしなければならない。然
るに、ｎ型不純物を含有したポリシリコン層とｐ型不純
物を含有したポリシリコン層のエッチングレートが異な
るので、所望の形状を有するｎチャネル型ＭＯＳＦＥＴ
用のゲート電極と、所望の形状を有するｐチャネル型Ｍ
ＯＳＦＥＴ用のゲート電極を同時に形成することは困難
であるし、ゲート絶縁膜は薄くなる一方であり、ゲート
電極の形成のためのエッチング時、半導体基板に損傷が
発生する虞がある。
【００１２】また、オフセット膜を窒化シリコンから構
成した場合、ゲート電極やその延在部あるいはワード線
へのコンタクトプラグの形成は、ソース／ドレイン領域
へのコンタクトプラグの形成と別工程とならざるを得
ず、追加の露光工程やエッチング工程が必要となる。
成した場合、ゲート電極やその延在部あるいはワード線
へのコンタクトプラグの形成は、ソース／ドレイン領域
へのコンタクトプラグの形成と別工程とならざるを得
ず、追加の露光工程やエッチング工程が必要となる。
【００１３】従って、本発明の第１の目的は、上述した
［ ＤＲＡＭメモリセル特性］の問題を回避し得る半
導体装置を提供することにある。
［ ＤＲＡＭメモリセル特性］の問題を回避し得る半
導体装置を提供することにある。
【００１４】また、本発明の第２の目的は、上述した
［ ＤＲＡＭのメモリ素子を構成するトランジスタの
ＳＡＣ技術］の問題を回避し得る半導体装置及びその製
造方法を提供することにある。
［ ＤＲＡＭのメモリ素子を構成するトランジスタの
ＳＡＣ技術］の問題を回避し得る半導体装置及びその製
造方法を提供することにある。
【００１５】更に、本発明の第３の目的は、サリサイド
技術及びデュアルゲート技術を含む高速論理回路製造プ
ロセスと汎用のＤＲＡＭ製造プロセスとの間の整合性を
とることができ、上述した［ ＤＲＡＭメモリセル特
性］、［ ＤＲＡＭのメモリ素子を構成するトランジ
スタのゲート電極間スペース］の問題を回避し得る半導
体装置の製造方法を提供することにある。
技術及びデュアルゲート技術を含む高速論理回路製造プ
ロセスと汎用のＤＲＡＭ製造プロセスとの間の整合性を
とることができ、上述した［ ＤＲＡＭメモリセル特
性］、［ ＤＲＡＭのメモリ素子を構成するトランジ
スタのゲート電極間スペース］の問題を回避し得る半導
体装置の製造方法を提供することにある。
【００１６】更に、本発明の第４の目的は、第３の目的
に加え、［ オフセット膜］の問題を回避し得る半導
体装置の製造方法を提供することにある。
に加え、［ オフセット膜］の問題を回避し得る半導
体装置の製造方法を提供することにある。
【００１７】更に、本発明の第５の目的は、第３の目的
に加え、［ ＤＲＡＭのメモリ素子を構成するトラン
ジスタのＳＡＣ技術］の問題を回避し得る半導体装置の
製造方法を提供することにある。
に加え、［ ＤＲＡＭのメモリ素子を構成するトラン
ジスタのＳＡＣ技術］の問題を回避し得る半導体装置の
製造方法を提供することにある。
【００１８】
【課題を解決するための手段】上記の第１の目的を達成
するための本発明の第１の態様に係る半導体装置は、半
導体基板の第１の領域に形成された複数の第１のトラン
ジスタ、及び、半導体基板の第２の領域に形成された複
数の第２のトランジスタから構成された半導体装置であ
って、第１及び第２のトランジスタのそれぞれは、ゲー
ト電極、チャネル形成領域、及び、ソース／ドレイン領
域から成り、第１及び第２のトランジスタを構成するゲ
ート電極は、不純物を含有したポリシリコン層、及び、
その上に形成されたシリサイド層から成り、第１のトラ
ンジスタを構成するソース／ドレイン領域には、シリサ
イド層が形成されており、第２のトランジスタを構成す
るソース／ドレイン領域には、シリサイド層が形成され
ていないことを特徴とする。
するための本発明の第１の態様に係る半導体装置は、半
導体基板の第１の領域に形成された複数の第１のトラン
ジスタ、及び、半導体基板の第２の領域に形成された複
数の第２のトランジスタから構成された半導体装置であ
って、第１及び第２のトランジスタのそれぞれは、ゲー
ト電極、チャネル形成領域、及び、ソース／ドレイン領
域から成り、第１及び第２のトランジスタを構成するゲ
ート電極は、不純物を含有したポリシリコン層、及び、
その上に形成されたシリサイド層から成り、第１のトラ
ンジスタを構成するソース／ドレイン領域には、シリサ
イド層が形成されており、第２のトランジスタを構成す
るソース／ドレイン領域には、シリサイド層が形成され
ていないことを特徴とする。
【００１９】本発明の第１の態様に係る半導体装置、あ
るいは又、後述する本発明の第１の態様若しくは第２の
態様に係る半導体装置の製造方法においては、第１のト
ランジスタから論理回路が構成され、第２のトランジス
タからダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）が構成されていることが好ましい。
るいは又、後述する本発明の第１の態様若しくは第２の
態様に係る半導体装置の製造方法においては、第１のト
ランジスタから論理回路が構成され、第２のトランジス
タからダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）が構成されていることが好ましい。
【００２０】本発明の第１の態様に係る半導体装置にお
いては、更に、上記の第２の目的を達成するために、第
１及び第２のトランジスタは、（ａ）第１の絶縁材料か
ら成り、ゲート電極の側壁の少なくとも一部分を被覆す
る絶縁材料層、及び、（ｂ）第２の絶縁材料から成り、
ゲート電極の頂面及び絶縁材料層の頂部を被覆するキャ
ップ層を更に備えていることが好ましい。尚、絶縁材料
層によって、ゲート電極の側壁の全てが被覆されていて
もよいし、ゲート電極の側壁の下方部分が被覆されてい
てもよい。後者の場合、より具体的には、絶縁材料層に
よって、ポリシリコン層の側壁の下方部分が被覆されて
いてもよいし、ポリシリコン層の側壁の全てが被覆され
ていてもよいし、ポリシリコン層の側壁の全てとシリサ
イド層の側壁の下方部分が被覆されていてもよいし、ポ
リシリコン層の側壁の全て及びシリサイド層の側壁の全
てが被覆されていてもよい。そして、第１の絶縁材料の
比誘電率は第２の絶縁材料の比誘電率よりも低いことが
望ましく、あるいは又、キャップ層のエッチングレート
は絶縁材料層のエッチングレートよりも低いことが望ま
しい。第１の絶縁材料として酸化シリコン（ＳｉＯ2：
比誘電率３．７〜３．９）を例示することができ、第２
の絶縁材料として窒化シリコン（ＳｉＮ：比誘電率６〜
７）を例示することができる。キャップ層がゲート電極
から張り出した構成を有し、かかるゲート電極から張り
出したキャップ層の部分の下方に絶縁材料層が存在する
構成となるので、キャップ層を薄くすることができ、ゲ
ート電極に起因した段差が大きくなり、後の工程で不都
合が生じるといった問題の発生を防止することができ
る。即ち、前述の［ ＤＲＡＭのメモリ素子を構成す
るトランジスタのＳＡＣ技術］の問題を回避することが
できる。また、第１の絶縁材料の比誘電率を第２の絶縁
材料の比誘電率よりも低くすれば、フリンジ容量が増加
することを抑制することができ、特に論理回路を構成す
るトランジスタの高速動作特性への影響を最小限にする
ことができる。
いては、更に、上記の第２の目的を達成するために、第
１及び第２のトランジスタは、（ａ）第１の絶縁材料か
ら成り、ゲート電極の側壁の少なくとも一部分を被覆す
る絶縁材料層、及び、（ｂ）第２の絶縁材料から成り、
ゲート電極の頂面及び絶縁材料層の頂部を被覆するキャ
ップ層を更に備えていることが好ましい。尚、絶縁材料
層によって、ゲート電極の側壁の全てが被覆されていて
もよいし、ゲート電極の側壁の下方部分が被覆されてい
てもよい。後者の場合、より具体的には、絶縁材料層に
よって、ポリシリコン層の側壁の下方部分が被覆されて
いてもよいし、ポリシリコン層の側壁の全てが被覆され
ていてもよいし、ポリシリコン層の側壁の全てとシリサ
イド層の側壁の下方部分が被覆されていてもよいし、ポ
リシリコン層の側壁の全て及びシリサイド層の側壁の全
てが被覆されていてもよい。そして、第１の絶縁材料の
比誘電率は第２の絶縁材料の比誘電率よりも低いことが
望ましく、あるいは又、キャップ層のエッチングレート
は絶縁材料層のエッチングレートよりも低いことが望ま
しい。第１の絶縁材料として酸化シリコン（ＳｉＯ2：
比誘電率３．７〜３．９）を例示することができ、第２
の絶縁材料として窒化シリコン（ＳｉＮ：比誘電率６〜
７）を例示することができる。キャップ層がゲート電極
から張り出した構成を有し、かかるゲート電極から張り
出したキャップ層の部分の下方に絶縁材料層が存在する
構成となるので、キャップ層を薄くすることができ、ゲ
ート電極に起因した段差が大きくなり、後の工程で不都
合が生じるといった問題の発生を防止することができ
る。即ち、前述の［ ＤＲＡＭのメモリ素子を構成す
るトランジスタのＳＡＣ技術］の問題を回避することが
できる。また、第１の絶縁材料の比誘電率を第２の絶縁
材料の比誘電率よりも低くすれば、フリンジ容量が増加
することを抑制することができ、特に論理回路を構成す
るトランジスタの高速動作特性への影響を最小限にする
ことができる。
【００２１】上記の第２の目的を達成するための本発明
の第２の態様に係る半導体装置は、（イ）導電材料から
成るゲート電極、（ロ）第１の絶縁材料から成り、ゲー
ト電極の側壁の少なくとも一部分を被覆する絶縁材料
層、及び、（ハ）第２の絶縁材料から成り、ゲート電極
の頂面及び絶縁材料層の頂部を被覆するキャップ層、を
有することを特徴とする。尚、絶縁材料層によって、ゲ
ート電極の側壁の全てが被覆されていてもよいし、ゲー
ト電極の側壁の下方部分が被覆されていてもよい。後者
の場合、キャップ層によって、ゲート電極の側壁の残り
の部分である上方部分が被覆されている。
の第２の態様に係る半導体装置は、（イ）導電材料から
成るゲート電極、（ロ）第１の絶縁材料から成り、ゲー
ト電極の側壁の少なくとも一部分を被覆する絶縁材料
層、及び、（ハ）第２の絶縁材料から成り、ゲート電極
の頂面及び絶縁材料層の頂部を被覆するキャップ層、を
有することを特徴とする。尚、絶縁材料層によって、ゲ
ート電極の側壁の全てが被覆されていてもよいし、ゲー
ト電極の側壁の下方部分が被覆されていてもよい。後者
の場合、キャップ層によって、ゲート電極の側壁の残り
の部分である上方部分が被覆されている。
【００２２】本発明の第２の態様に係る半導体装置にお
いては、第１の絶縁材料の比誘電率は第２の絶縁材料の
比誘電率よりも低いことが望ましく、あるいは又、キャ
ップ層のエッチングレートは絶縁材料層のエッチングレ
ートよりも低いことが望ましい。第１の絶縁材料として
酸化シリコン（ＳｉＯ2）を例示することができ、第２
の絶縁材料として窒化シリコン（ＳｉＮ）を例示するこ
とができる。また、ゲート電極は、不純物を含有したポ
リシリコン層、及び、その上に形成されたシリサイド層
から成ることが望ましい。この場合、絶縁材料層によっ
て、ポリシリコン層の側壁の下方部分が被覆されていて
もよいし、ポリシリコン層の側壁の全てが被覆されてい
てもよいし、ポリシリコン層の側壁の全てとシリサイド
層の側壁の下方部分が被覆されていてもよいし、ポリシ
リコン層の側壁の全て及びシリサイド層の側壁の全てが
被覆されていてもよい。
いては、第１の絶縁材料の比誘電率は第２の絶縁材料の
比誘電率よりも低いことが望ましく、あるいは又、キャ
ップ層のエッチングレートは絶縁材料層のエッチングレ
ートよりも低いことが望ましい。第１の絶縁材料として
酸化シリコン（ＳｉＯ2）を例示することができ、第２
の絶縁材料として窒化シリコン（ＳｉＮ）を例示するこ
とができる。また、ゲート電極は、不純物を含有したポ
リシリコン層、及び、その上に形成されたシリサイド層
から成ることが望ましい。この場合、絶縁材料層によっ
て、ポリシリコン層の側壁の下方部分が被覆されていて
もよいし、ポリシリコン層の側壁の全てが被覆されてい
てもよいし、ポリシリコン層の側壁の全てとシリサイド
層の側壁の下方部分が被覆されていてもよいし、ポリシ
リコン層の側壁の全て及びシリサイド層の側壁の全てが
被覆されていてもよい。
【００２３】上記の第３の目的及び第４の目的を達成す
るための本発明の第１の態様に係る半導体装置の製造方
法は、半導体基板の第１の領域に形成された複数の第１
のトランジスタ、及び、半導体基板の第２の領域に形成
された複数の第２のトランジスタから構成された半導体
装置の製造方法であって、（Ａ）第１のトランジスタ及
び第２のトランジスタを形成するために、半導体基板表
面にゲート絶縁膜を形成した後、ポリシリコンから成る
ゲート電極を形成し、次いで、第２のトランジスタを構
成するソース／ドレイン領域を半導体基板に形成する工
程と、（Ｂ）隣接する第２のトランジスタを構成するゲ
ート電極間を絶縁材料層で埋め込み、且つ、第１のトラ
ンジスタを構成するソース／ドレイン領域を形成すべき
半導体基板の領域、第１のトランジスタを構成するゲー
ト電極の頂面、及び、第２のトランジスタを構成するゲ
ート電極の頂面を露出させる工程と、（Ｃ）第１のトラ
ンジスタを構成するソース／ドレイン領域を形成すべき
半導体基板の領域にソース／ドレイン領域を形成する工
程と、（Ｄ）第１のトランジスタを構成するソース／ド
レイン領域にシリサイド層を形成し、且つ、第１のトラ
ンジスタを構成するゲート電極の頂面及び第２のトラン
ジスタを構成するゲート電極の頂面にシリサイド層を形
成し、以て、ポリシリコン層、及び、その上に形成され
たシリサイド層から成るゲート電極を得る工程、を備え
ていることを特徴とする。
るための本発明の第１の態様に係る半導体装置の製造方
法は、半導体基板の第１の領域に形成された複数の第１
のトランジスタ、及び、半導体基板の第２の領域に形成
された複数の第２のトランジスタから構成された半導体
装置の製造方法であって、（Ａ）第１のトランジスタ及
び第２のトランジスタを形成するために、半導体基板表
面にゲート絶縁膜を形成した後、ポリシリコンから成る
ゲート電極を形成し、次いで、第２のトランジスタを構
成するソース／ドレイン領域を半導体基板に形成する工
程と、（Ｂ）隣接する第２のトランジスタを構成するゲ
ート電極間を絶縁材料層で埋め込み、且つ、第１のトラ
ンジスタを構成するソース／ドレイン領域を形成すべき
半導体基板の領域、第１のトランジスタを構成するゲー
ト電極の頂面、及び、第２のトランジスタを構成するゲ
ート電極の頂面を露出させる工程と、（Ｃ）第１のトラ
ンジスタを構成するソース／ドレイン領域を形成すべき
半導体基板の領域にソース／ドレイン領域を形成する工
程と、（Ｄ）第１のトランジスタを構成するソース／ド
レイン領域にシリサイド層を形成し、且つ、第１のトラ
ンジスタを構成するゲート電極の頂面及び第２のトラン
ジスタを構成するゲート電極の頂面にシリサイド層を形
成し、以て、ポリシリコン層、及び、その上に形成され
たシリサイド層から成るゲート電極を得る工程、を備え
ていることを特徴とする。
【００２４】本発明の第１の態様に係る半導体装置の製
造方法においては、絶縁材料層は、第１の絶縁材料層及
び第２の絶縁材料層から成り、前記工程（Ｂ）は、全面
に第１の絶縁材料層を形成した後、隣接する第２のトラ
ンジスタを構成するゲート電極間を第２の絶縁材料層で
埋め込むように該第１の絶縁材料層上に第２の絶縁材料
層を形成し、次いで、第１のトランジスタを形成すべき
領域上の第１の絶縁材料層、及び第２のトランジスタを
構成するゲート電極の頂面上の第１の絶縁材料層を除去
する工程から成ることが好ましい。
造方法においては、絶縁材料層は、第１の絶縁材料層及
び第２の絶縁材料層から成り、前記工程（Ｂ）は、全面
に第１の絶縁材料層を形成した後、隣接する第２のトラ
ンジスタを構成するゲート電極間を第２の絶縁材料層で
埋め込むように該第１の絶縁材料層上に第２の絶縁材料
層を形成し、次いで、第１のトランジスタを形成すべき
領域上の第１の絶縁材料層、及び第２のトランジスタを
構成するゲート電極の頂面上の第１の絶縁材料層を除去
する工程から成ることが好ましい。
【００２５】そして、この場合、前記工程（Ｂ）は、全
面に第１の絶縁材料層を形成した後、隣接する第２のト
ランジスタを構成するゲート電極間を第２の絶縁材料層
で埋め込むように該第１の絶縁材料層上に第２の絶縁材
料層を形成し、次いで、全面に第３の絶縁材料層を形成
し、第２のトランジスタを構成するゲート電極の頂面上
の第３の絶縁材料層及び第１の絶縁材料層を除去し、第
１のトランジスタを形成すべき領域上の第３の絶縁材料
層及び第１の絶縁材料層を選択的に除去することによっ
て、第１のトランジスタを構成するゲート電極の側壁に
第３の絶縁材料層及び第１の絶縁材料層から成るゲート
サイドウオールを残す工程から成ることが望ましい。
面に第１の絶縁材料層を形成した後、隣接する第２のト
ランジスタを構成するゲート電極間を第２の絶縁材料層
で埋め込むように該第１の絶縁材料層上に第２の絶縁材
料層を形成し、次いで、全面に第３の絶縁材料層を形成
し、第２のトランジスタを構成するゲート電極の頂面上
の第３の絶縁材料層及び第１の絶縁材料層を除去し、第
１のトランジスタを形成すべき領域上の第３の絶縁材料
層及び第１の絶縁材料層を選択的に除去することによっ
て、第１のトランジスタを構成するゲート電極の側壁に
第３の絶縁材料層及び第１の絶縁材料層から成るゲート
サイドウオールを残す工程から成ることが望ましい。
【００２６】あるいは又、本発明の第１の態様に係る半
導体装置の製造方法においては、前記工程（Ｃ）におい
て、第１のトランジスタを構成するソース／ドレイン領
域を形成すべき半導体基板の領域にソース／ドレイン領
域を形成するとき、該ソース／ドレイン領域に導入する
不純物と同じ不純物を第１のトランジスタを構成するゲ
ート電極に導入し、第２のトランジスタを構成するソー
ス／ドレイン領域に導入された不純物と同じ導電型の不
純物を第２のトランジスタを構成するゲート電極に導入
することが好ましい。
導体装置の製造方法においては、前記工程（Ｃ）におい
て、第１のトランジスタを構成するソース／ドレイン領
域を形成すべき半導体基板の領域にソース／ドレイン領
域を形成するとき、該ソース／ドレイン領域に導入する
不純物と同じ不純物を第１のトランジスタを構成するゲ
ート電極に導入し、第２のトランジスタを構成するソー
ス／ドレイン領域に導入された不純物と同じ導電型の不
純物を第２のトランジスタを構成するゲート電極に導入
することが好ましい。
【００２７】本発明の第１の態様に係る半導体装置の製
造方法においては、第１の絶縁材料層は窒化シリコン
（ＳｉＮ）から成り、第２の絶縁材料層は酸化シリコン
系材料から成ることが望ましい。ここで、酸化シリコン
系材料とは、酸化シリコン（ＳｉＯ2）だけでなく、Ｓ
ＯＧ（Spin On Glass）、ＰＳＧ、ＢＰＳＧ、ＢＳＧ、
ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＮＳＧ、ＬＴＯ（Low
Temperature Oxide、低温ＣＶＤ−ＳｉＯ2）、比誘電率
が３．５以下の低誘電率絶縁材料（例えば、ポリアリー
ルエーテル、シクロパーフルオロカーボンポリマー、ベ
ンゾシクロブテン）、ポリイミド等の有機高分子材料、
あるいはこれらの材料を積層したものの総称である。
造方法においては、第１の絶縁材料層は窒化シリコン
（ＳｉＮ）から成り、第２の絶縁材料層は酸化シリコン
系材料から成ることが望ましい。ここで、酸化シリコン
系材料とは、酸化シリコン（ＳｉＯ2）だけでなく、Ｓ
ＯＧ（Spin On Glass）、ＰＳＧ、ＢＰＳＧ、ＢＳＧ、
ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＮＳＧ、ＬＴＯ（Low
Temperature Oxide、低温ＣＶＤ−ＳｉＯ2）、比誘電率
が３．５以下の低誘電率絶縁材料（例えば、ポリアリー
ルエーテル、シクロパーフルオロカーボンポリマー、ベ
ンゾシクロブテン）、ポリイミド等の有機高分子材料、
あるいはこれらの材料を積層したものの総称である。
【００２８】あるいは又、本発明の第１の態様に係る半
導体装置の製造方法においては、前記工程（Ｄ）の後、
（Ｅ）全面に、エッチングストップ層、層間絶縁層を順
次形成し、該層間絶縁層、エッチングストップ層及び絶
縁材料層を貫通し、第２のトランジスタを構成するソー
ス／ドレイン領域に達する開口部を形成した後、該開口
部を導電材料によって埋め込み、以て、コンタクトプラ
グを形成する工程、を更に備えていることが好ましい。
尚、絶縁材料層が第１の絶縁材料層及び第２の絶縁材料
層から構成される場合、開口部は、第１の絶縁材料層及
び第２の絶縁材料層に設ける。エッチングストップ層の
エッチングレートは、絶縁材料層のエッチングレートよ
りも低いことが要求され、例えば、絶縁材料層を主に酸
化シリコンから構成する場合（即ち、第２の絶縁材料層
を酸化シリコンから構成する場合）、エッチングストッ
プ層を窒化シリコンから構成することが望ましい。
導体装置の製造方法においては、前記工程（Ｄ）の後、
（Ｅ）全面に、エッチングストップ層、層間絶縁層を順
次形成し、該層間絶縁層、エッチングストップ層及び絶
縁材料層を貫通し、第２のトランジスタを構成するソー
ス／ドレイン領域に達する開口部を形成した後、該開口
部を導電材料によって埋め込み、以て、コンタクトプラ
グを形成する工程、を更に備えていることが好ましい。
尚、絶縁材料層が第１の絶縁材料層及び第２の絶縁材料
層から構成される場合、開口部は、第１の絶縁材料層及
び第２の絶縁材料層に設ける。エッチングストップ層の
エッチングレートは、絶縁材料層のエッチングレートよ
りも低いことが要求され、例えば、絶縁材料層を主に酸
化シリコンから構成する場合（即ち、第２の絶縁材料層
を酸化シリコンから構成する場合）、エッチングストッ
プ層を窒化シリコンから構成することが望ましい。
【００２９】上記の第３の目的を達成するための本発明
の第２の態様に係る半導体装置の製造方法は、半導体基
板の第１の領域に形成された複数の第１のトランジス
タ、及び、半導体基板の第２の領域に形成された複数の
第２のトランジスタから構成された半導体装置の製造方
法であって、（Ａ）第１のトランジスタ及び第２のトラ
ンジスタを形成するために、半導体基板表面にゲート絶
縁膜を形成した後、ポリシリコンから成るゲート電極を
形成し、次いで、第２のトランジスタを構成するソース
／ドレイン領域を半導体基板に形成する工程と、（Ｂ）
第２のトランジスタを構成するソース／ドレイン領域を
第１の絶縁材料層で被覆し、且つ、第１のトランジスタ
を構成するソース／ドレイン領域を形成すべき半導体基
板の領域を露出させる工程と、（Ｃ）第１のトランジス
タを構成するソース／ドレイン領域を形成すべき半導体
基板の領域にソース／ドレイン領域を形成した後、該ソ
ース／ドレイン領域にシリサイド層を形成する工程と、
（Ｄ）隣接する第１のトランジスタを構成するゲート電
極間を第２の絶縁材料層で埋め込み、隣接する第２のト
ランジスタを構成するゲート電極間を第２の絶縁材料層
で埋め込み、且つ、第１のトランジスタを構成するゲー
ト電極の頂面及び第２のトランジスタを構成するゲート
電極の頂面を露出させる工程と、（Ｅ）第１のトランジ
スタを構成するゲート電極の頂面及び第２のトランジス
タを構成するゲート電極の頂面にシリサイド層を形成
し、以て、ポリシリコン層、及び、その上に形成された
シリサイド層から成るゲート電極を得る工程、を備えて
いることを特徴とする。
の第２の態様に係る半導体装置の製造方法は、半導体基
板の第１の領域に形成された複数の第１のトランジス
タ、及び、半導体基板の第２の領域に形成された複数の
第２のトランジスタから構成された半導体装置の製造方
法であって、（Ａ）第１のトランジスタ及び第２のトラ
ンジスタを形成するために、半導体基板表面にゲート絶
縁膜を形成した後、ポリシリコンから成るゲート電極を
形成し、次いで、第２のトランジスタを構成するソース
／ドレイン領域を半導体基板に形成する工程と、（Ｂ）
第２のトランジスタを構成するソース／ドレイン領域を
第１の絶縁材料層で被覆し、且つ、第１のトランジスタ
を構成するソース／ドレイン領域を形成すべき半導体基
板の領域を露出させる工程と、（Ｃ）第１のトランジス
タを構成するソース／ドレイン領域を形成すべき半導体
基板の領域にソース／ドレイン領域を形成した後、該ソ
ース／ドレイン領域にシリサイド層を形成する工程と、
（Ｄ）隣接する第１のトランジスタを構成するゲート電
極間を第２の絶縁材料層で埋め込み、隣接する第２のト
ランジスタを構成するゲート電極間を第２の絶縁材料層
で埋め込み、且つ、第１のトランジスタを構成するゲー
ト電極の頂面及び第２のトランジスタを構成するゲート
電極の頂面を露出させる工程と、（Ｅ）第１のトランジ
スタを構成するゲート電極の頂面及び第２のトランジス
タを構成するゲート電極の頂面にシリサイド層を形成
し、以て、ポリシリコン層、及び、その上に形成された
シリサイド層から成るゲート電極を得る工程、を備えて
いることを特徴とする。
【００３０】本発明の第２の態様に係る半導体装置の製
造方法においては、第１及び第２の絶縁材料層は酸化シ
リコン（ＳｉＯ2）から成ることが望ましい。
造方法においては、第１及び第２の絶縁材料層は酸化シ
リコン（ＳｉＯ2）から成ることが望ましい。
【００３１】また、本発明の第２の態様に係る半導体装
置の製造方法においては、更に、上記の第５の目的を達
成するために、前記工程（Ａ）は、第１のトランジスタ
及び第２のトランジスタを形成するために、半導体基板
表面にゲート絶縁膜を形成した後、全面に、不純物を含
有していないポリシリコン層、オフセット膜を順次形成
し、次いで、オフセット膜及びポリシリコン層をパター
ニングし、ポリシリコン層及びオフセット膜の２層構成
のゲート電極を形成し、その後、第２のトランジスタを
構成するソース／ドレイン領域を半導体基板に形成する
工程から成り、前記（Ｂ）は、第２のトランジスタを構
成するゲート電極及びソース／ドレイン領域を第１の絶
縁材料層で被覆し、且つ、第１のトランジスタを構成す
るゲート電極の側壁を第１の絶縁材料層で被覆し、第１
のトランジスタを構成するソース／ドレイン領域を形成
すべき半導体基板の領域を露出させる工程から成り、前
記工程（Ｄ）と工程（Ｅ）との間で、オフセット膜、並
びに、第１のトランジスタを構成するゲート電極の側壁
の第１の絶縁材料層の上部、及び、第２のトランジスタ
を構成するゲート電極の側壁の第１の絶縁材料層の上部
を除去する工程を含み、前記工程（Ｅ）に引き続き、第
１のトランジスタを構成するゲート電極に形成されたシ
リサイド層上、及び、第１のトランジスタを構成するゲ
ート電極の側壁の第１の絶縁材料層の頂部上に第１のキ
ャップ層を形成し、第２のトランジスタを構成するゲー
ト電極に形成されたシリサイド層上、及び、第２のトラ
ンジスタを構成するゲート電極の側壁の第１の絶縁材料
層の頂部上に第２のキャップ層を形成する工程を含むこ
とが好ましい。
置の製造方法においては、更に、上記の第５の目的を達
成するために、前記工程（Ａ）は、第１のトランジスタ
及び第２のトランジスタを形成するために、半導体基板
表面にゲート絶縁膜を形成した後、全面に、不純物を含
有していないポリシリコン層、オフセット膜を順次形成
し、次いで、オフセット膜及びポリシリコン層をパター
ニングし、ポリシリコン層及びオフセット膜の２層構成
のゲート電極を形成し、その後、第２のトランジスタを
構成するソース／ドレイン領域を半導体基板に形成する
工程から成り、前記（Ｂ）は、第２のトランジスタを構
成するゲート電極及びソース／ドレイン領域を第１の絶
縁材料層で被覆し、且つ、第１のトランジスタを構成す
るゲート電極の側壁を第１の絶縁材料層で被覆し、第１
のトランジスタを構成するソース／ドレイン領域を形成
すべき半導体基板の領域を露出させる工程から成り、前
記工程（Ｄ）と工程（Ｅ）との間で、オフセット膜、並
びに、第１のトランジスタを構成するゲート電極の側壁
の第１の絶縁材料層の上部、及び、第２のトランジスタ
を構成するゲート電極の側壁の第１の絶縁材料層の上部
を除去する工程を含み、前記工程（Ｅ）に引き続き、第
１のトランジスタを構成するゲート電極に形成されたシ
リサイド層上、及び、第１のトランジスタを構成するゲ
ート電極の側壁の第１の絶縁材料層の頂部上に第１のキ
ャップ層を形成し、第２のトランジスタを構成するゲー
ト電極に形成されたシリサイド層上、及び、第２のトラ
ンジスタを構成するゲート電極の側壁の第１の絶縁材料
層の頂部上に第２のキャップ層を形成する工程を含むこ
とが好ましい。
【００３２】この場合、キャップ層のエッチングレート
は第１の絶縁材料層のエッチングレートよりも低いこと
が望ましく、あるいは又、第１の絶縁材料層を構成する
材料の比誘電率はキャップ層を構成する材料の比誘電率
よりも低いことが望ましい。第１及び第２の絶縁材料層
を構成する材料として酸化シリコン（ＳｉＯ2）を例示
することができ、キャップ層を構成する材料として窒化
シリコン（ＳｉＮ）を例示することができる。また、本
発明の第２の態様に係る半導体装置の製造方法において
は、更に、上記の第４の目的を達成するために、前記工
程（Ｄ）と工程（Ｅ）との間で、オフセット膜を除去し
た後、露出したゲート電極を構成するポリシリコン層
に、ソース／ドレイン領域に導入された不純物と同じ導
電型の不純物を導入し、次いで、第１のトランジスタを
構成するゲート電極の側壁の第１の絶縁材料層の上部、
及び、第２のトランジスタを構成するゲート電極の側壁
の第１の絶縁材料層の上部を除去することが好ましい。
あるいは又、前記工程（Ｄ）と工程（Ｅ）との間で、オ
フセット膜、並びに、第１のトランジスタを構成するゲ
ート電極の側壁の第１の絶縁材料層の上部、及び、第２
のトランジスタを構成するゲート電極の側壁の第１の絶
縁材料層の上部を除去した後、露出したゲート電極を構
成するポリシリコン層に、ソース／ドレイン領域に導入
された不純物と同じ導電型の不純物を導入する工程を含
むことが好ましい。
は第１の絶縁材料層のエッチングレートよりも低いこと
が望ましく、あるいは又、第１の絶縁材料層を構成する
材料の比誘電率はキャップ層を構成する材料の比誘電率
よりも低いことが望ましい。第１及び第２の絶縁材料層
を構成する材料として酸化シリコン（ＳｉＯ2）を例示
することができ、キャップ層を構成する材料として窒化
シリコン（ＳｉＮ）を例示することができる。また、本
発明の第２の態様に係る半導体装置の製造方法において
は、更に、上記の第４の目的を達成するために、前記工
程（Ｄ）と工程（Ｅ）との間で、オフセット膜を除去し
た後、露出したゲート電極を構成するポリシリコン層
に、ソース／ドレイン領域に導入された不純物と同じ導
電型の不純物を導入し、次いで、第１のトランジスタを
構成するゲート電極の側壁の第１の絶縁材料層の上部、
及び、第２のトランジスタを構成するゲート電極の側壁
の第１の絶縁材料層の上部を除去することが好ましい。
あるいは又、前記工程（Ｄ）と工程（Ｅ）との間で、オ
フセット膜、並びに、第１のトランジスタを構成するゲ
ート電極の側壁の第１の絶縁材料層の上部、及び、第２
のトランジスタを構成するゲート電極の側壁の第１の絶
縁材料層の上部を除去した後、露出したゲート電極を構
成するポリシリコン層に、ソース／ドレイン領域に導入
された不純物と同じ導電型の不純物を導入する工程を含
むことが好ましい。
【００３３】あるいは又、本発明の第２の態様に係る半
導体装置の製造方法においては、更に、上記の第５の目
的を達成するために、前記工程（Ａ）は、第１のトラン
ジスタ及び第２のトランジスタを形成するために、半導
体基板表面にゲート絶縁膜を形成した後、全面に、不純
物を含有していないポリシリコン層、オフセット膜を順
次形成し、次いで、オフセット膜及びポリシリコン層を
パターニングし、ポリシリコン層及びオフセット膜の２
層構成のゲート電極を形成し、その後、第２のトランジ
スタを構成するソース／ドレイン領域を半導体基板に形
成する工程から成り、前記（Ｂ）は、第２のトランジス
タを構成するゲート電極及びソース／ドレイン領域を第
１の絶縁材料層で被覆し、且つ、第１のトランジスタを
構成するゲート電極の側壁を第１の絶縁材料層で被覆
し、第１のトランジスタを構成するソース／ドレイン領
域を形成すべき半導体基板の領域を露出させる工程から
成り、前記工程（Ｄ）と工程（Ｅ）との間で、オフセッ
ト膜を除去する工程を含み、前記工程（Ｅ）に引き続
き、第１のトランジスタを構成するゲート電極の側壁の
第１の絶縁材料層の上部、及び、第２のトランジスタを
構成するゲート電極の側壁の第１の絶縁材料層の上部を
除去し、次いで、第１のトランジスタを構成するゲート
電極に形成されたシリサイド層上、及び、第１のトラン
ジスタを構成するゲート電極の側壁の第１の絶縁材料層
の頂部上に第１のキャップ層を形成し、第２のトランジ
スタを構成するゲート電極に形成されたシリサイド層
上、及び、第２のトランジスタを構成するゲート電極の
側壁の第１の絶縁材料層の頂部上に第２のキャップ層を
形成する工程を含むことが好ましい。
導体装置の製造方法においては、更に、上記の第５の目
的を達成するために、前記工程（Ａ）は、第１のトラン
ジスタ及び第２のトランジスタを形成するために、半導
体基板表面にゲート絶縁膜を形成した後、全面に、不純
物を含有していないポリシリコン層、オフセット膜を順
次形成し、次いで、オフセット膜及びポリシリコン層を
パターニングし、ポリシリコン層及びオフセット膜の２
層構成のゲート電極を形成し、その後、第２のトランジ
スタを構成するソース／ドレイン領域を半導体基板に形
成する工程から成り、前記（Ｂ）は、第２のトランジス
タを構成するゲート電極及びソース／ドレイン領域を第
１の絶縁材料層で被覆し、且つ、第１のトランジスタを
構成するゲート電極の側壁を第１の絶縁材料層で被覆
し、第１のトランジスタを構成するソース／ドレイン領
域を形成すべき半導体基板の領域を露出させる工程から
成り、前記工程（Ｄ）と工程（Ｅ）との間で、オフセッ
ト膜を除去する工程を含み、前記工程（Ｅ）に引き続
き、第１のトランジスタを構成するゲート電極の側壁の
第１の絶縁材料層の上部、及び、第２のトランジスタを
構成するゲート電極の側壁の第１の絶縁材料層の上部を
除去し、次いで、第１のトランジスタを構成するゲート
電極に形成されたシリサイド層上、及び、第１のトラン
ジスタを構成するゲート電極の側壁の第１の絶縁材料層
の頂部上に第１のキャップ層を形成し、第２のトランジ
スタを構成するゲート電極に形成されたシリサイド層
上、及び、第２のトランジスタを構成するゲート電極の
側壁の第１の絶縁材料層の頂部上に第２のキャップ層を
形成する工程を含むことが好ましい。
【００３４】この場合、キャップ層のエッチングレート
は第１の絶縁材料層のエッチングレートよりも低いこと
が望ましく、あるいは又、第１の絶縁材料層を構成する
材料の比誘電率はキャップ層を構成する材料の比誘電率
よりも低いことが望ましい。第１及び第２の絶縁材料層
を構成する材料として酸化シリコン（ＳｉＯ2）を例示
することができ、キャップ層を構成する材料として窒化
シリコン（ＳｉＮ）を例示することができる。更に、上
記の第４の目的を達成するために、前記工程（Ｄ）と工
程（Ｅ）との間で、オフセット膜を除去した後、露出し
たゲート電極を構成するポリシリコン層に、ソース／ド
レイン領域に導入された不純物と同じ導電型の不純物を
導入する工程を含むことが好ましい。
は第１の絶縁材料層のエッチングレートよりも低いこと
が望ましく、あるいは又、第１の絶縁材料層を構成する
材料の比誘電率はキャップ層を構成する材料の比誘電率
よりも低いことが望ましい。第１及び第２の絶縁材料層
を構成する材料として酸化シリコン（ＳｉＯ2）を例示
することができ、キャップ層を構成する材料として窒化
シリコン（ＳｉＮ）を例示することができる。更に、上
記の第４の目的を達成するために、前記工程（Ｄ）と工
程（Ｅ）との間で、オフセット膜を除去した後、露出し
たゲート電極を構成するポリシリコン層に、ソース／ド
レイン領域に導入された不純物と同じ導電型の不純物を
導入する工程を含むことが好ましい。
【００３５】更に、本発明の第２の態様に係る半導体装
置の製造方法においては、前記工程（Ｅ）の後、（Ｆ）
全面に層間絶縁層を形成し、該層間絶縁層並びに第２及
び第１の絶縁材料層を貫通し、第２のトランジスタを構
成するソース／ドレイン領域に達する開口部を形成した
後、該開口部を導電材料によって埋め込み、以て、コン
タクトプラグを形成する工程、を更に備えていることが
好ましい。
置の製造方法においては、前記工程（Ｅ）の後、（Ｆ）
全面に層間絶縁層を形成し、該層間絶縁層並びに第２及
び第１の絶縁材料層を貫通し、第２のトランジスタを構
成するソース／ドレイン領域に達する開口部を形成した
後、該開口部を導電材料によって埋め込み、以て、コン
タクトプラグを形成する工程、を更に備えていることが
好ましい。
【００３６】上記の第２の目的を達成するための本発明
の第３の態様に係る半導体装置の製造方法は、（Ａ）半
導体基板表面にゲート絶縁膜を形成し、次いで、全面に
ポリシリコン層、オフセット膜を順次形成した後、オフ
セット膜及びポリシリコン層をパターニングし、ポリシ
リコン層及びオフセット膜の２層構成のゲート電極を形
成する工程と、（Ｂ）ゲート電極の側壁を、第１の絶縁
材料から成る第１の絶縁材料層で被覆し、且つ、半導体
基板にソース／ドレイン領域を形成する工程と、（Ｃ）
隣接するゲート電極間を第２の絶縁材料層で埋め込み、
且つ、オフセット膜の頂面を露出させる工程と、（Ｄ）
オフセット膜を除去し、併せて、ゲート電極の側壁を被
覆した第１の絶縁材料層の上部を除去する工程と、
（Ｅ）ゲート電極の頂面上、及び、ゲート電極の側壁を
被覆した第１の絶縁材料層の頂部上にキャップ層を形成
する工程、を備えていることを特徴とする。
の第３の態様に係る半導体装置の製造方法は、（Ａ）半
導体基板表面にゲート絶縁膜を形成し、次いで、全面に
ポリシリコン層、オフセット膜を順次形成した後、オフ
セット膜及びポリシリコン層をパターニングし、ポリシ
リコン層及びオフセット膜の２層構成のゲート電極を形
成する工程と、（Ｂ）ゲート電極の側壁を、第１の絶縁
材料から成る第１の絶縁材料層で被覆し、且つ、半導体
基板にソース／ドレイン領域を形成する工程と、（Ｃ）
隣接するゲート電極間を第２の絶縁材料層で埋め込み、
且つ、オフセット膜の頂面を露出させる工程と、（Ｄ）
オフセット膜を除去し、併せて、ゲート電極の側壁を被
覆した第１の絶縁材料層の上部を除去する工程と、
（Ｅ）ゲート電極の頂面上、及び、ゲート電極の側壁を
被覆した第１の絶縁材料層の頂部上にキャップ層を形成
する工程、を備えていることを特徴とする。
【００３７】尚、工程（Ｂ）においては、ゲート電極の
側壁を、第１の絶縁材料から成る第１の絶縁材料層で被
覆した後、半導体基板にソース／ドレイン領域を形成し
てもよいし、半導体基板にソース／ドレイン領域を形成
した後、ゲート電極の側壁を、第１の絶縁材料から成る
第１の絶縁材料層で被覆してもよい。
側壁を、第１の絶縁材料から成る第１の絶縁材料層で被
覆した後、半導体基板にソース／ドレイン領域を形成し
てもよいし、半導体基板にソース／ドレイン領域を形成
した後、ゲート電極の側壁を、第１の絶縁材料から成る
第１の絶縁材料層で被覆してもよい。
【００３８】本発明の第３の態様に係る半導体装置の製
造方法においては、前記工程（Ｄ）において、オフセッ
ト膜を除去した後、露出したゲート電極を構成するポリ
シリコン層の頂面にシリサイド層を形成し、次いで、ゲ
ート電極の側壁を被覆した第１の絶縁材料層の上部を除
去することが望ましい。この場合、更に上記の第４の目
的を達成するために、前記工程（Ｄ）において、オフセ
ット膜を除去した後、露出したゲート電極を構成するポ
リシリコン層に不純物を導入し、次いで、該ポリシリコ
ン層の頂面にシリサイド層を形成し、その後、ゲート電
極の側壁を被覆した第１の絶縁材料層の上部を除去する
ことが好ましい。
造方法においては、前記工程（Ｄ）において、オフセッ
ト膜を除去した後、露出したゲート電極を構成するポリ
シリコン層の頂面にシリサイド層を形成し、次いで、ゲ
ート電極の側壁を被覆した第１の絶縁材料層の上部を除
去することが望ましい。この場合、更に上記の第４の目
的を達成するために、前記工程（Ｄ）において、オフセ
ット膜を除去した後、露出したゲート電極を構成するポ
リシリコン層に不純物を導入し、次いで、該ポリシリコ
ン層の頂面にシリサイド層を形成し、その後、ゲート電
極の側壁を被覆した第１の絶縁材料層の上部を除去する
ことが好ましい。
【００３９】あるいは又、本発明の第３の態様に係る半
導体装置の製造方法においては、前記工程（Ｄ）におい
て、オフセット膜及びゲート電極の側壁を被覆した第１
の絶縁材料層の上部を除去した後、露出したゲート電極
を構成するポリシリコン層の頂面にシリサイド層を形成
することが好ましい。この場合、更に上記の第４の目的
を達成するために、前記工程（Ｄ）において、オフセッ
ト膜を除去した後、露出したゲート電極を構成するポリ
シリコン層に不純物を導入し、次いで、ゲート電極の側
壁を被覆した第１の絶縁材料層の上部を除去した後、該
ポリシリコン層の頂面にシリサイド層を形成することが
好ましい。あるいは、前記工程（Ｄ）において、オフセ
ット膜及びゲート電極の側壁を被覆した第１の絶縁材料
層の上部を除去した後、露出したゲート電極を構成する
ポリシリコン層に不純物を導入し、次いで、該ポリシリ
コン層の頂面にシリサイド層を形成することが好まし
い。
導体装置の製造方法においては、前記工程（Ｄ）におい
て、オフセット膜及びゲート電極の側壁を被覆した第１
の絶縁材料層の上部を除去した後、露出したゲート電極
を構成するポリシリコン層の頂面にシリサイド層を形成
することが好ましい。この場合、更に上記の第４の目的
を達成するために、前記工程（Ｄ）において、オフセッ
ト膜を除去した後、露出したゲート電極を構成するポリ
シリコン層に不純物を導入し、次いで、ゲート電極の側
壁を被覆した第１の絶縁材料層の上部を除去した後、該
ポリシリコン層の頂面にシリサイド層を形成することが
好ましい。あるいは、前記工程（Ｄ）において、オフセ
ット膜及びゲート電極の側壁を被覆した第１の絶縁材料
層の上部を除去した後、露出したゲート電極を構成する
ポリシリコン層に不純物を導入し、次いで、該ポリシリ
コン層の頂面にシリサイド層を形成することが好まし
い。
【００４０】あるいは又、本発明の第３の態様に係る半
導体装置の製造方法においては、前記工程（Ｅ）の後、
（Ｆ）全面に層間絶縁層を形成し、該層間絶縁層及び第
２の絶縁材料層を貫通し、ソース／ドレイン領域に達す
る開口部を形成した後、該開口部を導電材料によって埋
め込み、以て、コンタクトプラグを形成する工程、を更
に備えていることが望ましい。この場合、層間絶縁層及
び第２の絶縁材料層を選択的にエッチングすることによ
って開口部を形成する際、キャップ層の下の第１の絶縁
材料層は、キャップ層によって保護され、エッチングさ
れないことが好ましい。尚、ソース／ドレイン領域と第
２の絶縁材料層との間に第１の絶縁材料層が存在する場
合には、層間絶縁層、第２の絶縁材料層及び第１の絶縁
材料層を貫通し、ソース／ドレイン領域に達する開口部
を形成する。
導体装置の製造方法においては、前記工程（Ｅ）の後、
（Ｆ）全面に層間絶縁層を形成し、該層間絶縁層及び第
２の絶縁材料層を貫通し、ソース／ドレイン領域に達す
る開口部を形成した後、該開口部を導電材料によって埋
め込み、以て、コンタクトプラグを形成する工程、を更
に備えていることが望ましい。この場合、層間絶縁層及
び第２の絶縁材料層を選択的にエッチングすることによ
って開口部を形成する際、キャップ層の下の第１の絶縁
材料層は、キャップ層によって保護され、エッチングさ
れないことが好ましい。尚、ソース／ドレイン領域と第
２の絶縁材料層との間に第１の絶縁材料層が存在する場
合には、層間絶縁層、第２の絶縁材料層及び第１の絶縁
材料層を貫通し、ソース／ドレイン領域に達する開口部
を形成する。
【００４１】本発明の第３の態様に係る半導体装置の製
造方法においては、キャップ層のエッチングレートは第
１の絶縁材料層のエッチングレートよりも低いことが望
ましく、あるいは又、第１の絶縁材料の比誘電率は第２
の絶縁材料の比誘電率よりも低いことが望ましい。第１
の絶縁材料として酸化シリコン（ＳｉＯ2）を例示する
ことができ、第２の絶縁材料として窒化シリコン（Ｓｉ
Ｎ）を例示することができる。
造方法においては、キャップ層のエッチングレートは第
１の絶縁材料層のエッチングレートよりも低いことが望
ましく、あるいは又、第１の絶縁材料の比誘電率は第２
の絶縁材料の比誘電率よりも低いことが望ましい。第１
の絶縁材料として酸化シリコン（ＳｉＯ2）を例示する
ことができ、第２の絶縁材料として窒化シリコン（Ｓｉ
Ｎ）を例示することができる。
【００４２】本発明の半導体装置あるいはその製造方法
において、半導体基板として、シリコン半導体基板、ス
ピネル上にシリコンやＳｉ−Ｇｅ混晶系をエピタキシャ
ル成長させた基板、サファイヤ上にシリコンやＳｉ−Ｇ
ｅ混晶系をエピタキシャル成長させた基板、絶縁膜上に
多結晶シリコンを溶融、再結晶させた基板を例示するこ
とができる。シリコン半導体基板としては、ｎ型の不純
物がドープされたｎ型シリコン半導体基板やｐ型の不純
物がドープされたｐ型シリコン半導体基板を用いること
ができる。
において、半導体基板として、シリコン半導体基板、ス
ピネル上にシリコンやＳｉ−Ｇｅ混晶系をエピタキシャ
ル成長させた基板、サファイヤ上にシリコンやＳｉ−Ｇ
ｅ混晶系をエピタキシャル成長させた基板、絶縁膜上に
多結晶シリコンを溶融、再結晶させた基板を例示するこ
とができる。シリコン半導体基板としては、ｎ型の不純
物がドープされたｎ型シリコン半導体基板やｐ型の不純
物がドープされたｐ型シリコン半導体基板を用いること
ができる。
【００４３】更には、半導体基板として、ＳＯＩ（Semi
conductor On Insulator）基板を用いることもできる。
ＳＯＩ基板の製造方法として、 （１）半導体基板と支持基板とを絶縁層を介して張り合
わせた後、半導体基板を裏面から研削、研磨することに
よって、支持基板から成る支持体と、絶縁層と、研削、
研磨後の半導体基板から成る半導体層を得る、基板張り
合わせ法 （２）半導体基板上に絶縁層を形成した後、半導体基板
に水素イオンをイオン注入し、剥離層を半導体基板内部
に形成した後、半導体基板と支持基板とを絶縁層を介し
て張り合わせ、次いで、熱処理を行うことによって剥離
層から半導体基板を剥離（劈開）し、残された半導体基
板を裏面から研削、研磨することによって、支持基板か
ら成る支持体と、絶縁層と、研削、研磨後の半導体基板
から成る半導体層を得る、スマート・カット法 （３）半導体基板の内部に酸素イオンをイオン注入した
後、熱処理を行うことによって、半導体基板の内部に絶
縁層を形成し、絶縁層の下に半導体基板の一部から成る
支持体を、また、絶縁層の上に半導体基板の一部から成
る半導体層を、それぞれ得るＳＩＭＯＸ（Separation b
y IMplanted OXygen）法 （４）支持体に相当する半導体基板上に形成された絶縁
層上に気相又は固相で単結晶半導体層を形成することに
よって、半導体基板から成る支持体と、絶縁層と、単結
晶半導体層から成る半導体層を得る方法 （５）陽極酸化によって半導体基板の表面を部分的に多
孔質化して絶縁層を形成することによって、絶縁層の下
に半導体基板の一部から成る支持体を、また、絶縁層の
上に半導体基板の一部から成る半導体層を、それぞれ得
る方法 を挙げることができる。ここで、半導体層の半導体装置
を形成する。
conductor On Insulator）基板を用いることもできる。
ＳＯＩ基板の製造方法として、 （１）半導体基板と支持基板とを絶縁層を介して張り合
わせた後、半導体基板を裏面から研削、研磨することに
よって、支持基板から成る支持体と、絶縁層と、研削、
研磨後の半導体基板から成る半導体層を得る、基板張り
合わせ法 （２）半導体基板上に絶縁層を形成した後、半導体基板
に水素イオンをイオン注入し、剥離層を半導体基板内部
に形成した後、半導体基板と支持基板とを絶縁層を介し
て張り合わせ、次いで、熱処理を行うことによって剥離
層から半導体基板を剥離（劈開）し、残された半導体基
板を裏面から研削、研磨することによって、支持基板か
ら成る支持体と、絶縁層と、研削、研磨後の半導体基板
から成る半導体層を得る、スマート・カット法 （３）半導体基板の内部に酸素イオンをイオン注入した
後、熱処理を行うことによって、半導体基板の内部に絶
縁層を形成し、絶縁層の下に半導体基板の一部から成る
支持体を、また、絶縁層の上に半導体基板の一部から成
る半導体層を、それぞれ得るＳＩＭＯＸ（Separation b
y IMplanted OXygen）法 （４）支持体に相当する半導体基板上に形成された絶縁
層上に気相又は固相で単結晶半導体層を形成することに
よって、半導体基板から成る支持体と、絶縁層と、単結
晶半導体層から成る半導体層を得る方法 （５）陽極酸化によって半導体基板の表面を部分的に多
孔質化して絶縁層を形成することによって、絶縁層の下
に半導体基板の一部から成る支持体を、また、絶縁層の
上に半導体基板の一部から成る半導体層を、それぞれ得
る方法 を挙げることができる。ここで、半導体層の半導体装置
を形成する。
【００４４】尚、ＳＯＩ基板を用いた場合、素子分離領
域は以下の方法で形成することができる。 （ａ）半導体層上にパッド酸化膜及びシリコン窒化膜を
形成し、シリコン窒化膜及びパッド酸化膜をパターニン
グすることによって、素子分離領域形成用のマスクを形
成し、かかる素子分離領域形成用のマスクを用いて半導
体層を熱酸化することで素子分離領域を形成する、所謂
ＬＯＣＯＳ法 （ｂ）半導体層をパターニングすることによってトレン
チを半導体層に形成した後、トレンチ内を絶縁材料で埋
め込む、所謂ＳＴＩ（Shallow Trench Isolation）法 （ｃ）上記の（１）あるいは（２）の方法に基づき基板
を準備する場合、予め、半導体基板にトレンチを形成
し、かかるトレンチ内を絶縁層で埋め込み、次いで、全
面に層間膜（例えば、ＳｉＯ2膜、ＳｉＯ2膜とポリシリ
コン膜の積層構造を有する膜）を形成した後、かかる半
導体基板と支持基板とをこの層間膜を介して張り合わ
せ、半導体基板を裏面から研削、研磨することによっ
て、支持基板から成る支持体と、絶縁層と、半導体基板
から成る半導体層を得る、基板張り合わせ法とＳＴＩ法
とを組み合わせた方法 （ｄ）絶縁層上の半導体層を除去することによって絶縁
層を露出させることで、素子分離領域を形成するメサ
（Mesa）型素子分離領域形成法
域は以下の方法で形成することができる。 （ａ）半導体層上にパッド酸化膜及びシリコン窒化膜を
形成し、シリコン窒化膜及びパッド酸化膜をパターニン
グすることによって、素子分離領域形成用のマスクを形
成し、かかる素子分離領域形成用のマスクを用いて半導
体層を熱酸化することで素子分離領域を形成する、所謂
ＬＯＣＯＳ法 （ｂ）半導体層をパターニングすることによってトレン
チを半導体層に形成した後、トレンチ内を絶縁材料で埋
め込む、所謂ＳＴＩ（Shallow Trench Isolation）法 （ｃ）上記の（１）あるいは（２）の方法に基づき基板
を準備する場合、予め、半導体基板にトレンチを形成
し、かかるトレンチ内を絶縁層で埋め込み、次いで、全
面に層間膜（例えば、ＳｉＯ2膜、ＳｉＯ2膜とポリシリ
コン膜の積層構造を有する膜）を形成した後、かかる半
導体基板と支持基板とをこの層間膜を介して張り合わ
せ、半導体基板を裏面から研削、研磨することによっ
て、支持基板から成る支持体と、絶縁層と、半導体基板
から成る半導体層を得る、基板張り合わせ法とＳＴＩ法
とを組み合わせた方法 （ｄ）絶縁層上の半導体層を除去することによって絶縁
層を露出させることで、素子分離領域を形成するメサ
（Mesa）型素子分離領域形成法
【００４５】シリサイド層は、全面に金属層を形成し、
熱処理を施すことによって、金属層を構成する原子と半
導体基板あるいはゲート電極を構成する原子（具体的に
は、Ｓｉ）とを反応させてシリサイド層を形成し、その
後、未反応の金属層を除去する、サリサイド技術に基づ
き形成することができる。ここで、金属層は、例えば、
コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、
チタン（Ｔｉ）、Ｔａ（タンタル）、Ｍｏ（モリブデ
ン）、タングステン（Ｗ）、パラジウム（Ｐｄ）から構
成することができる。
熱処理を施すことによって、金属層を構成する原子と半
導体基板あるいはゲート電極を構成する原子（具体的に
は、Ｓｉ）とを反応させてシリサイド層を形成し、その
後、未反応の金属層を除去する、サリサイド技術に基づ
き形成することができる。ここで、金属層は、例えば、
コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、
チタン（Ｔｉ）、Ｔａ（タンタル）、Ｍｏ（モリブデ
ン）、タングステン（Ｗ）、パラジウム（Ｐｄ）から構
成することができる。
【００４６】本発明の第１の態様に係る半導体装置にお
いては、第２のトランジスタを構成するソース／ドレイ
ン領域にシリサイド層が形成されていないので、前述し
た［ ＤＲＡＭメモリセル特性］の問題を回避するこ
とができる。
いては、第２のトランジスタを構成するソース／ドレイ
ン領域にシリサイド層が形成されていないので、前述し
た［ ＤＲＡＭメモリセル特性］の問題を回避するこ
とができる。
【００４７】また、本発明の第２の態様に係る半導体装
置あるいはその製造方法においては、キャップ層はゲー
ト電極から張り出した構成を有し、かかるゲート電極か
ら張り出したキャップ層の部分の下方に絶縁材料層ある
いは第１の絶縁材料層が存在する構成となっているの
で、キャップ層を薄くすることができ、ゲート電極に起
因した段差が大きくなり、後の工程で不都合が生じると
いった問題の発生を防止することができる。即ち、前述
の［ ＤＲＡＭのメモリ素子を構成するトランジスタ
のＳＡＣ技術］の問題を回避することができる。また、
第１の絶縁材料の比誘電率を第２の絶縁材料の比誘電率
よりも低くすれば、フリンジ容量が増加することを抑制
することができ、特に論理回路を構成するトランジスタ
の高速動作特性への影響を最小限にすることができる。
置あるいはその製造方法においては、キャップ層はゲー
ト電極から張り出した構成を有し、かかるゲート電極か
ら張り出したキャップ層の部分の下方に絶縁材料層ある
いは第１の絶縁材料層が存在する構成となっているの
で、キャップ層を薄くすることができ、ゲート電極に起
因した段差が大きくなり、後の工程で不都合が生じると
いった問題の発生を防止することができる。即ち、前述
の［ ＤＲＡＭのメモリ素子を構成するトランジスタ
のＳＡＣ技術］の問題を回避することができる。また、
第１の絶縁材料の比誘電率を第２の絶縁材料の比誘電率
よりも低くすれば、フリンジ容量が増加することを抑制
することができ、特に論理回路を構成するトランジスタ
の高速動作特性への影響を最小限にすることができる。
【００４８】本発明の第１の態様若しくは第２の態様に
係る半導体装置の製造方法においては、隣接する第２の
トランジスタを構成するゲート電極間が絶縁材料層で埋
め込まれているので、第２のトランジスタのソース／ド
レイン領域にシリサイド層が形成されることがなく、
［ ＤＲＡＭメモリセル特性］の問題を回避すること
ができる。また、そもそも、隣接する第２のトランジス
タを構成するゲート電極間が絶縁材料層で埋め込まれて
いるので、［ ＤＲＡＭのメモリ素子を構成するトラ
ンジスタのゲート電極間スペース］の問題を回避するこ
とができる。
係る半導体装置の製造方法においては、隣接する第２の
トランジスタを構成するゲート電極間が絶縁材料層で埋
め込まれているので、第２のトランジスタのソース／ド
レイン領域にシリサイド層が形成されることがなく、
［ ＤＲＡＭメモリセル特性］の問題を回避すること
ができる。また、そもそも、隣接する第２のトランジス
タを構成するゲート電極間が絶縁材料層で埋め込まれて
いるので、［ ＤＲＡＭのメモリ素子を構成するトラ
ンジスタのゲート電極間スペース］の問題を回避するこ
とができる。
【００４９】本発明の第１の態様に係る半導体装置の製
造方法においては、工程（Ｂ）において第１のトランジ
スタを構成するゲート電極の頂面及び第２のトランジス
タを構成するゲート電極の頂面を露出させた後、工程
（Ｃ）において第１のトランジスタを構成するソース／
ドレイン領域を形成すべき半導体基板の領域にソース／
ドレイン領域を形成するとき、併せて、これらのゲート
電極に不純物を導入することができるので、工程（Ａ）
においては、不純物を含有していないポリシリコンから
成るゲート電極を形成すればよく、従って、［ オフ
セット膜］の問題を回避することができる。
造方法においては、工程（Ｂ）において第１のトランジ
スタを構成するゲート電極の頂面及び第２のトランジス
タを構成するゲート電極の頂面を露出させた後、工程
（Ｃ）において第１のトランジスタを構成するソース／
ドレイン領域を形成すべき半導体基板の領域にソース／
ドレイン領域を形成するとき、併せて、これらのゲート
電極に不純物を導入することができるので、工程（Ａ）
においては、不純物を含有していないポリシリコンから
成るゲート電極を形成すればよく、従って、［ オフ
セット膜］の問題を回避することができる。
【００５０】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。尚、実施の形態において、積層構造を説
明するとき、「／」の前に記述する層構成が上層に位置
する。
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。尚、実施の形態において、積層構造を説
明するとき、「／」の前に記述する層構成が上層に位置
する。
【００５１】（実施の形態１）実施の形態１は、本発明
の第１の態様に係る半導体装置、及び、本発明の第１の
態様に係る半導体装置の製造方法に関する。
の第１の態様に係る半導体装置、及び、本発明の第１の
態様に係る半導体装置の製造方法に関する。
【００５２】実施の形態１の半導体装置の要部の模式的
な一部断面図を、図９に示す。この半導体装置は、シリ
コン半導体基板から成る半導体基板１０の第１の領域
（論理回路の領域）に形成された複数の第１のトランジ
スタ、及び、半導体基板１０の第２の領域（ＤＲＡＭの
領域）に形成された複数の第２のトランジスタから構成
されている。そして、第１のトランジスタから論理回路
が構成され、第２のトランジスタからダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）が構成されてい
る。
な一部断面図を、図９に示す。この半導体装置は、シリ
コン半導体基板から成る半導体基板１０の第１の領域
（論理回路の領域）に形成された複数の第１のトランジ
スタ、及び、半導体基板１０の第２の領域（ＤＲＡＭの
領域）に形成された複数の第２のトランジスタから構成
されている。そして、第１のトランジスタから論理回路
が構成され、第２のトランジスタからダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）が構成されてい
る。
【００５３】第１のトランジスタは、図９の（Ｂ）に示
すように、ゲート電極１４Ｂ、チャネル形成領域１７
Ｂ、及び、ソース／ドレイン領域１６Ｂから成り、第１
のトランジスタを構成するゲート電極１４Ｂは、不純物
を含有したポリシリコン層１３’、及び、その上に形成
されたシリサイド層３０Ｂ2から成り、第１のトランジ
スタを構成するソース／ドレイン領域１６Ｂの表面領域
には、シリサイド層３０Ｂ1が形成されている。一方、
第２のトランジスタは、図９の（Ａ）に示すように、ゲ
ート電極１４Ａ、チャネル形成領域１７Ａ、及び、ソー
ス／ドレイン領域１６Ａから成り、第２のトランジスタ
を構成するゲート電極１４Ａは、不純物を含有したポリ
シリコン層１３’、及び、その上に形成されたシリサイ
ド層３０Ａから成る。第２のトランジスタを構成するソ
ース／ドレイン領域１６Ａには、シリサイド層が形成さ
れていない。
すように、ゲート電極１４Ｂ、チャネル形成領域１７
Ｂ、及び、ソース／ドレイン領域１６Ｂから成り、第１
のトランジスタを構成するゲート電極１４Ｂは、不純物
を含有したポリシリコン層１３’、及び、その上に形成
されたシリサイド層３０Ｂ2から成り、第１のトランジ
スタを構成するソース／ドレイン領域１６Ｂの表面領域
には、シリサイド層３０Ｂ1が形成されている。一方、
第２のトランジスタは、図９の（Ａ）に示すように、ゲ
ート電極１４Ａ、チャネル形成領域１７Ａ、及び、ソー
ス／ドレイン領域１６Ａから成り、第２のトランジスタ
を構成するゲート電極１４Ａは、不純物を含有したポリ
シリコン層１３’、及び、その上に形成されたシリサイ
ド層３０Ａから成る。第２のトランジスタを構成するソ
ース／ドレイン領域１６Ａには、シリサイド層が形成さ
れていない。
【００５４】以下、半導体基板等の模式的な一部断面図
である図１〜図１６を参照して、実施の形態１の半導体
装置の製造方法を説明するが、図１〜図１６の（Ａ）
は、ＤＲＡＭの領域に関する図であり、図１〜図１６の
（Ｂ）は、論理回路の領域に関する図である。
である図１〜図１６を参照して、実施の形態１の半導体
装置の製造方法を説明するが、図１〜図１６の（Ａ）
は、ＤＲＡＭの領域に関する図であり、図１〜図１６の
（Ｂ）は、論理回路の領域に関する図である。
【００５５】［工程−１００］先ず、ｐ型シリコン半導
体基板から成る半導体基板１０の所定の領域に素子分離
領域１１を形成する。素子分離領域１１の構造は、図に
示すようにシャロウ・トレンチ構造を有していてもよい
し、ＬＯＣＯＳ構造を有していてもよいし、シャロウ・
トレンチ構造とＬＯＣＯＳ構造の組合せであってもよ
い。その後、論理回路を構成するｎチャネル型の第１の
トランジスタを形成すべき半導体基板１０の領域にｐ型
ウエルを、ｐチャネル型の第１のトランジスタを形成す
べき半導体基板１０の領域にｎ型ウエルを形成する。ま
た、ＤＲＡＭを構成するｎチャネル型の第２のトランジ
スタを形成すべき半導体基板１０の領域にｎ型ウエルを
形成し、このｎ型ウエル内にｐ型ウエルを形成する（即
ち、ツインウエル構造を形成する）。論理回路を構成す
る第１のトランジスタを形成すべき半導体基板１０の領
域と、ＤＲＡＭを構成する第２のトランジスタを形成す
べき半導体基板１０の領域とにおける不純物プロファイ
ルは、同じであってもよいし、異なっていてもよい。
尚、ウエルの形成は、例えば、イオン注入法によって行
うことができる。各ウエルの図示は省略した。
体基板から成る半導体基板１０の所定の領域に素子分離
領域１１を形成する。素子分離領域１１の構造は、図に
示すようにシャロウ・トレンチ構造を有していてもよい
し、ＬＯＣＯＳ構造を有していてもよいし、シャロウ・
トレンチ構造とＬＯＣＯＳ構造の組合せであってもよ
い。その後、論理回路を構成するｎチャネル型の第１の
トランジスタを形成すべき半導体基板１０の領域にｐ型
ウエルを、ｐチャネル型の第１のトランジスタを形成す
べき半導体基板１０の領域にｎ型ウエルを形成する。ま
た、ＤＲＡＭを構成するｎチャネル型の第２のトランジ
スタを形成すべき半導体基板１０の領域にｎ型ウエルを
形成し、このｎ型ウエル内にｐ型ウエルを形成する（即
ち、ツインウエル構造を形成する）。論理回路を構成す
る第１のトランジスタを形成すべき半導体基板１０の領
域と、ＤＲＡＭを構成する第２のトランジスタを形成す
べき半導体基板１０の領域とにおける不純物プロファイ
ルは、同じであってもよいし、異なっていてもよい。
尚、ウエルの形成は、例えば、イオン注入法によって行
うことができる。各ウエルの図示は省略した。
【００５６】［工程−１１０］その後、半導体基板１０
の表面に、熱酸化法にてゲート絶縁膜１２Ａ，１２Ｂを
形成する。論理回路を形成すべき半導体基板１０の領域
におけるゲート絶縁膜１２Ｂの膜厚と、ＤＲＡＭを形成
すべき半導体基板１０の領域におけるゲート絶縁膜１２
Ａの膜厚は、同じであってもよいし、前者の膜厚を後者
の膜厚よりも薄くしてもよい。次いで、全面に、ＣＶＤ
法にて、不純物を含有していない厚さ約０．１５μｍの
ポリシリコン層１３を形成する（図１参照）。
の表面に、熱酸化法にてゲート絶縁膜１２Ａ，１２Ｂを
形成する。論理回路を形成すべき半導体基板１０の領域
におけるゲート絶縁膜１２Ｂの膜厚と、ＤＲＡＭを形成
すべき半導体基板１０の領域におけるゲート絶縁膜１２
Ａの膜厚は、同じであってもよいし、前者の膜厚を後者
の膜厚よりも薄くしてもよい。次いで、全面に、ＣＶＤ
法にて、不純物を含有していない厚さ約０．１５μｍの
ポリシリコン層１３を形成する（図１参照）。
【００５７】［工程−１２０］次に、リソグラフィ技術
及びドライエッチング技術に基づき、ポリシリコン層１
３をパターニングすることによって、第１のトランジス
タを構成するゲート電極１４Ｂ、第２のトランジスタを
構成するゲート電極１４Ａを形成する。尚、ゲート電極
１４Ａ，１４Ｂの形成後、ゲート電極１４Ａ，１４Ｂの
表面を酸化し、ゲート電極１４Ａ，１４Ｂの表面に酸化
シリコン膜を形成してもよい。ゲート電極１４Ａ，１４
Ｂの表面に酸化シリコン膜を形成することによって、ゲ
ート電極１４Ａ，１４Ｂの側壁下端部近傍のゲート絶縁
膜１２Ａ，１２Ｂの膜厚が若干厚くなる結果、ゲート電
極１４Ａ，１４Ｂの側壁下端部における電界の緩和を図
ることができ、ＤＲＡＭのリフレッシュ特性の向上を図
ることができるし、ゲート絶縁膜の薄膜化に伴うリーク
電流の発生を防止することができる。
及びドライエッチング技術に基づき、ポリシリコン層１
３をパターニングすることによって、第１のトランジス
タを構成するゲート電極１４Ｂ、第２のトランジスタを
構成するゲート電極１４Ａを形成する。尚、ゲート電極
１４Ａ，１４Ｂの形成後、ゲート電極１４Ａ，１４Ｂの
表面を酸化し、ゲート電極１４Ａ，１４Ｂの表面に酸化
シリコン膜を形成してもよい。ゲート電極１４Ａ，１４
Ｂの表面に酸化シリコン膜を形成することによって、ゲ
ート電極１４Ａ，１４Ｂの側壁下端部近傍のゲート絶縁
膜１２Ａ，１２Ｂの膜厚が若干厚くなる結果、ゲート電
極１４Ａ，１４Ｂの側壁下端部における電界の緩和を図
ることができ、ＤＲＡＭのリフレッシュ特性の向上を図
ることができるし、ゲート絶縁膜の薄膜化に伴うリーク
電流の発生を防止することができる。
【００５８】エッチングすべきポリシリコン層１３には
不純物が含有されていないので、先に［ オフセット
膜］にて説明した、ｎ型不純物を含有したポリシリコン
層とｐ型不純物を含有したポリシリコン層のエッチング
レートが異なることに起因した問題の発生を回避するこ
とができる。
不純物が含有されていないので、先に［ オフセット
膜］にて説明した、ｎ型不純物を含有したポリシリコン
層とｐ型不純物を含有したポリシリコン層のエッチング
レートが異なることに起因した問題の発生を回避するこ
とができる。
【００５９】その後、論理回路を構成するｐチャネル型
の第１のトランジスタを形成すべき半導体基板１０の領
域をレジスト材料から成るマスク層で覆い、露出した半
導体基板１０の領域にｎ型不純物をイオン注入した後、
マスク層を除去する。これによって、第２のトランジス
タを構成するソース／ドレイン領域１６Ａを半導体基板
１０に形成することができる。第２のトランジスタを構
成する一対のソース／ドレイン領域１６Ａの間にはチャ
ネル形成領域１７Ａが形成される。併せて、論理回路を
構成するｎチャネル型の第１のトランジスタを形成すべ
き半導体基板１０の領域に、ＬＤＤ構造を形成するため
の低濃度の不純物含有領域あるいはエクステンション領
域１５Ｂを形成することができる。こうして得られた構
造を図２に示す。
の第１のトランジスタを形成すべき半導体基板１０の領
域をレジスト材料から成るマスク層で覆い、露出した半
導体基板１０の領域にｎ型不純物をイオン注入した後、
マスク層を除去する。これによって、第２のトランジス
タを構成するソース／ドレイン領域１６Ａを半導体基板
１０に形成することができる。第２のトランジスタを構
成する一対のソース／ドレイン領域１６Ａの間にはチャ
ネル形成領域１７Ａが形成される。併せて、論理回路を
構成するｎチャネル型の第１のトランジスタを形成すべ
き半導体基板１０の領域に、ＬＤＤ構造を形成するため
の低濃度の不純物含有領域あるいはエクステンション領
域１５Ｂを形成することができる。こうして得られた構
造を図２に示す。
【００６０】次いで、論理回路を構成するｎチャネル型
の第１のトランジスタを形成すべき半導体基板１０の領
域、及び、ＤＲＡＭを構成するｎチャネル型の第２のト
ランジスタを形成すべき半導体基板１０の領域をレジス
ト材料から成るマスク層で覆い、露出した半導体基板１
０の領域にｐ型不純物をイオン注入した後、マスク層を
除去する。これによって、論理回路を構成するｐチャネ
ル型の第１のトランジスタを形成すべき半導体基板１０
の領域に、ＬＤＤ構造を形成するための低濃度の不純物
含有領域あるいはエクステンション領域１５Ｂを形成す
ることができる。
の第１のトランジスタを形成すべき半導体基板１０の領
域、及び、ＤＲＡＭを構成するｎチャネル型の第２のト
ランジスタを形成すべき半導体基板１０の領域をレジス
ト材料から成るマスク層で覆い、露出した半導体基板１
０の領域にｐ型不純物をイオン注入した後、マスク層を
除去する。これによって、論理回路を構成するｐチャネ
ル型の第１のトランジスタを形成すべき半導体基板１０
の領域に、ＬＤＤ構造を形成するための低濃度の不純物
含有領域あるいはエクステンション領域１５Ｂを形成す
ることができる。
【００６１】尚、イオン注入の完了後、増速拡散を抑制
するために、熱処理を施すことが好ましい。
するために、熱処理を施すことが好ましい。
【００６２】［工程−１３０］次いで、隣接する第２の
トランジスタを構成するゲート電極１４Ａ間を絶縁材料
層で埋め込み、且つ、第１のトランジスタを構成するソ
ース／ドレイン領域１６Ｂを形成すべき半導体基板１０
の領域、第１のトランジスタを構成するゲート電極１４
Ｂの頂面、及び、第２のトランジスタを構成するゲート
電極１４Ｂの頂面を露出させる。尚、実施の形態１にお
いては、絶縁材料層は、窒化シリコン（ＳｉＮ）から成
る第１の絶縁材料層１８と、酸化シリコン（ＳｉＯ2）
から成る第２の絶縁材料層１９から構成されている。
トランジスタを構成するゲート電極１４Ａ間を絶縁材料
層で埋め込み、且つ、第１のトランジスタを構成するソ
ース／ドレイン領域１６Ｂを形成すべき半導体基板１０
の領域、第１のトランジスタを構成するゲート電極１４
Ｂの頂面、及び、第２のトランジスタを構成するゲート
電極１４Ｂの頂面を露出させる。尚、実施の形態１にお
いては、絶縁材料層は、窒化シリコン（ＳｉＮ）から成
る第１の絶縁材料層１８と、酸化シリコン（ＳｉＯ2）
から成る第２の絶縁材料層１９から構成されている。
【００６３】具体的には、先ず、厚さ約３０ｎｍの窒化
シリコン（ＳｉＮ）から成る第１の絶縁材料層１８をＣ
ＶＤ法にて全面に形成する（図３参照）。次いで、第１
の絶縁材料層１８上に、酸化シリコン（ＳｉＯ2）から
成る第２の絶縁材料層１９をＣＶＤ法にて形成する。第
２の絶縁材料層１９の膜厚は、隣接する第２のトランジ
スタを構成するゲート電極１４Ａ間を確実に埋め込む膜
厚、例えば、約０．３μｍとすればよい。実施の形態１
においては、第１のトランジスタを構成するゲート電極
１４Ｂ間の距離に依存して、隣接する第１のトランジス
タを構成するゲート電極１４Ｂ間が第２の絶縁材料層１
９で埋め込まれる場合もあるし、埋め込まれない場合も
ある。次に、第１のトランジスタを形成すべき領域上の
第２の絶縁材料層１９を、例えば、高密度プラズマエッ
チング装置を用い、Ｃ4Ｆ8／ＣＯ／Ａｒガスによってエ
ッチバックする。第１の絶縁材料層１８とのエッチング
選択比を確保しながら、同時に、隣接する第２のトラン
ジスタを構成するゲート電極１４Ａ間を第１の絶縁材料
層１８で埋め込んだ状態とすることができる。エッチバ
ック完了時の状態を図４に示す。その後、第２のトラン
ジスタを形成すべき半導体基板１０の領域をレジスト材
料から成るマスク層（図示せず）で覆い、第１のトラン
ジスタを形成すべき半導体基板１０の領域に残存した第
２の絶縁材料層１９をフッ酸を用いて完全に除去し、次
いで、マスク層を除去する（図５参照）。こうして、隣
接する第２のトランジスタを構成するゲート電極１４Ａ
間を第２の絶縁材料層１９で埋め込むように、第１の絶
縁材料層１８上に第２の絶縁材料層１９を形成すること
ができる。
シリコン（ＳｉＮ）から成る第１の絶縁材料層１８をＣ
ＶＤ法にて全面に形成する（図３参照）。次いで、第１
の絶縁材料層１８上に、酸化シリコン（ＳｉＯ2）から
成る第２の絶縁材料層１９をＣＶＤ法にて形成する。第
２の絶縁材料層１９の膜厚は、隣接する第２のトランジ
スタを構成するゲート電極１４Ａ間を確実に埋め込む膜
厚、例えば、約０．３μｍとすればよい。実施の形態１
においては、第１のトランジスタを構成するゲート電極
１４Ｂ間の距離に依存して、隣接する第１のトランジス
タを構成するゲート電極１４Ｂ間が第２の絶縁材料層１
９で埋め込まれる場合もあるし、埋め込まれない場合も
ある。次に、第１のトランジスタを形成すべき領域上の
第２の絶縁材料層１９を、例えば、高密度プラズマエッ
チング装置を用い、Ｃ4Ｆ8／ＣＯ／Ａｒガスによってエ
ッチバックする。第１の絶縁材料層１８とのエッチング
選択比を確保しながら、同時に、隣接する第２のトラン
ジスタを構成するゲート電極１４Ａ間を第１の絶縁材料
層１８で埋め込んだ状態とすることができる。エッチバ
ック完了時の状態を図４に示す。その後、第２のトラン
ジスタを形成すべき半導体基板１０の領域をレジスト材
料から成るマスク層（図示せず）で覆い、第１のトラン
ジスタを形成すべき半導体基板１０の領域に残存した第
２の絶縁材料層１９をフッ酸を用いて完全に除去し、次
いで、マスク層を除去する（図５参照）。こうして、隣
接する第２のトランジスタを構成するゲート電極１４Ａ
間を第２の絶縁材料層１９で埋め込むように、第１の絶
縁材料層１８上に第２の絶縁材料層１９を形成すること
ができる。
【００６４】その後、第３の絶縁材料層２０を全面にＣ
ＶＤ法にて形成する（図６参照）。第３の絶縁材料層２
０は、酸化シリコン、ＳＯＧ、ＰＳＧ、ＢＰＳＧ、ＢＳ
Ｇ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＮＳＧ、ＬＴＯ、
ＳｉＮ、ＳｉＯＮ等から構成することができる。第３の
絶縁材料層２０の膜厚及び第１の絶縁材料層１８の膜厚
によって、次の工程で形成されるゲートサイドウオール
２１Ｂの厚さ（半導体基板１０との境界領域におけるゲ
ートサイドウオール２１Ｂの厚さ）が規定される。
ＶＤ法にて形成する（図６参照）。第３の絶縁材料層２
０は、酸化シリコン、ＳＯＧ、ＰＳＧ、ＢＰＳＧ、ＢＳ
Ｇ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＮＳＧ、ＬＴＯ、
ＳｉＮ、ＳｉＯＮ等から構成することができる。第３の
絶縁材料層２０の膜厚及び第１の絶縁材料層１８の膜厚
によって、次の工程で形成されるゲートサイドウオール
２１Ｂの厚さ（半導体基板１０との境界領域におけるゲ
ートサイドウオール２１Ｂの厚さ）が規定される。
【００６５】次いで、例えば、平行平板型エッチング装
置を用い、ＣＦ4やＣＨＦ3といったエッチングガスを使
用して、第３の絶縁材料層２０をエッチバックし、更
に、第１の絶縁材料層１８をエッチングして、第１のト
ランジスタを構成するゲート電極１４Ｂの側壁にゲート
サイドウオール２１Ｂを形成し、第１のトランジスタを
形成すべき半導体基板１０の領域のその他の領域におけ
る第３の絶縁材料層２０及び第１の絶縁材料層１８を除
去する（図７参照）。ゲートサイドウオール２１Ｂは、
第３の絶縁材料層２０及び第１の絶縁材料層１８から成
る。同時に、第２のトランジスタを形成すべき領域上の
第３の絶縁材料層２０の全て及び第１の絶縁材料層１８
の一部をエッチングし、除去する。こうして、第１のト
ランジスタを形成すべき領域上の第１の絶縁材料層１
８、及び、第２のトランジスタを構成するゲート電極１
４Ａの頂面の第１の絶縁材料層１８を除去し、以て、第
１のトランジスタを構成するソース／ドレイン領域を形
成すべき半導体基板１０の領域、第１のトランジスタを
構成するゲート電極１４Ａの頂面、及び、第２のトラン
ジスタを構成するゲート電極１４Ｂの頂面を露出させる
ことができる。
置を用い、ＣＦ4やＣＨＦ3といったエッチングガスを使
用して、第３の絶縁材料層２０をエッチバックし、更
に、第１の絶縁材料層１８をエッチングして、第１のト
ランジスタを構成するゲート電極１４Ｂの側壁にゲート
サイドウオール２１Ｂを形成し、第１のトランジスタを
形成すべき半導体基板１０の領域のその他の領域におけ
る第３の絶縁材料層２０及び第１の絶縁材料層１８を除
去する（図７参照）。ゲートサイドウオール２１Ｂは、
第３の絶縁材料層２０及び第１の絶縁材料層１８から成
る。同時に、第２のトランジスタを形成すべき領域上の
第３の絶縁材料層２０の全て及び第１の絶縁材料層１８
の一部をエッチングし、除去する。こうして、第１のト
ランジスタを形成すべき領域上の第１の絶縁材料層１
８、及び、第２のトランジスタを構成するゲート電極１
４Ａの頂面の第１の絶縁材料層１８を除去し、以て、第
１のトランジスタを構成するソース／ドレイン領域を形
成すべき半導体基板１０の領域、第１のトランジスタを
構成するゲート電極１４Ａの頂面、及び、第２のトラン
ジスタを構成するゲート電極１４Ｂの頂面を露出させる
ことができる。
【００６６】［工程−１４０］その後、第１のトランジ
スタを構成するソース／ドレイン領域を形成すべき半導
体基板１０の領域にソース／ドレイン領域１６Ｂを形成
する。具体的には、論理回路を構成するｐチャネル型の
第１のトランジスタを形成すべき半導体基板１０の領域
をレジスト材料から成るマスク層で覆い、露出した半導
体基板１０の領域にｎ型不純物をイオン注入した後、マ
スク層を除去する。これによって、論理回路を構成する
ｎチャネル型の第１のトランジスタを形成すべき半導体
基板１０の領域にソース／ドレイン領域１６Ｂを形成す
ることができる。第１のトランジスタを構成する一対の
ソース／ドレイン領域１６Ｂの間にはチャネル形成領域
１７Ｂが形成される。尚、同時に、第２のトランジスタ
を構成するゲート電極１４Ａ及び論理回路を構成するｎ
チャネル型の第１のトランジスタを構成するゲート電極
１４Ｂにｎ型不純物が導入される。図において、不純物
が導入されたポリシリコン層を参照番号１３’で示す。
こうして得られた構造を図８に示す。
スタを構成するソース／ドレイン領域を形成すべき半導
体基板１０の領域にソース／ドレイン領域１６Ｂを形成
する。具体的には、論理回路を構成するｐチャネル型の
第１のトランジスタを形成すべき半導体基板１０の領域
をレジスト材料から成るマスク層で覆い、露出した半導
体基板１０の領域にｎ型不純物をイオン注入した後、マ
スク層を除去する。これによって、論理回路を構成する
ｎチャネル型の第１のトランジスタを形成すべき半導体
基板１０の領域にソース／ドレイン領域１６Ｂを形成す
ることができる。第１のトランジスタを構成する一対の
ソース／ドレイン領域１６Ｂの間にはチャネル形成領域
１７Ｂが形成される。尚、同時に、第２のトランジスタ
を構成するゲート電極１４Ａ及び論理回路を構成するｎ
チャネル型の第１のトランジスタを構成するゲート電極
１４Ｂにｎ型不純物が導入される。図において、不純物
が導入されたポリシリコン層を参照番号１３’で示す。
こうして得られた構造を図８に示す。
【００６７】次いで、論理回路を構成するｎチャネル型
の第１のトランジスタを形成すべき半導体基板１０の領
域、及び、ＤＲＡＭを構成するｎチャネル型の第２のト
ランジスタを形成すべき半導体基板１０の領域をレジス
ト材料から成るマスク層で覆い、露出した半導体基板１
０の領域にｐ型不純物をイオン注入した後、マスク層を
除去する。これによって、論理回路を構成するｐチャネ
ル型の第１のトランジスタを形成すべき半導体基板１０
の領域にソース／ドレイン領域１６Ｂを形成することが
できる。尚、同時に、論理回路を構成するｐチャネル型
の第１のトランジスタを構成するゲート電極１４Ｂにｐ
型不純物が導入される。
の第１のトランジスタを形成すべき半導体基板１０の領
域、及び、ＤＲＡＭを構成するｎチャネル型の第２のト
ランジスタを形成すべき半導体基板１０の領域をレジス
ト材料から成るマスク層で覆い、露出した半導体基板１
０の領域にｐ型不純物をイオン注入した後、マスク層を
除去する。これによって、論理回路を構成するｐチャネ
ル型の第１のトランジスタを形成すべき半導体基板１０
の領域にソース／ドレイン領域１６Ｂを形成することが
できる。尚、同時に、論理回路を構成するｐチャネル型
の第１のトランジスタを構成するゲート電極１４Ｂにｐ
型不純物が導入される。
【００６８】イオン注入の後、導入された不純物を活性
化するために、ＲＴＰ（Rapid Thermal Processing）法
により熱処理を施す。
化するために、ＲＴＰ（Rapid Thermal Processing）法
により熱処理を施す。
【００６９】［工程−１５０］その後、第１のトランジ
スタを構成するソース／ドレイン領域１６Ｂの表面領域
にシリサイド層３０Ｂ1を形成し、且つ、第１のトラン
ジスタを構成するゲート電極１４Ｂの頂面にシリサイド
層３０Ｂ2を形成し、第２のトランジスタを構成するゲ
ート電極１４Ａの頂面にシリサイド層３０Ａを形成する
（図９参照）。具体的には、例えば、コバルト（Ｃｏ）
から成る金属層をスパッタ法にて全面に製膜した後、Ｎ
2１００％雰囲気又はＮ2／Ａｒ雰囲気（大気圧）中で、
５５０゜Ｃ、３０秒の条件のＲＴＡ法に基づき熱処理を
施す。これによって、Ｃｏ原子と、半導体基板１０やゲ
ート電極１４Ａ，１４Ｂを構成するＳｉ原子とが反応し
てコバルトシリサイド層が形成される。ゲートサイドウ
オール２１Ｂや素子分離領域１１上、第１の絶縁材料層
１８上、第２の絶縁材料層１９上の金属層は未反応であ
り、そのまま残る。次いで、硫酸と過酸化水素水と純水
の混合溶液中で未反応の金属層を除去し、再度、Ｎ2１
００％雰囲気又はＮ2／Ａｒ雰囲気（大気圧）中で、７
００゜Ｃ、３０秒の条件のＲＴＡ法に基づき熱処理を施
す。これによって、コバルトシリサイド層の低抵抗化を
図ることができる。
スタを構成するソース／ドレイン領域１６Ｂの表面領域
にシリサイド層３０Ｂ1を形成し、且つ、第１のトラン
ジスタを構成するゲート電極１４Ｂの頂面にシリサイド
層３０Ｂ2を形成し、第２のトランジスタを構成するゲ
ート電極１４Ａの頂面にシリサイド層３０Ａを形成する
（図９参照）。具体的には、例えば、コバルト（Ｃｏ）
から成る金属層をスパッタ法にて全面に製膜した後、Ｎ
2１００％雰囲気又はＮ2／Ａｒ雰囲気（大気圧）中で、
５５０゜Ｃ、３０秒の条件のＲＴＡ法に基づき熱処理を
施す。これによって、Ｃｏ原子と、半導体基板１０やゲ
ート電極１４Ａ，１４Ｂを構成するＳｉ原子とが反応し
てコバルトシリサイド層が形成される。ゲートサイドウ
オール２１Ｂや素子分離領域１１上、第１の絶縁材料層
１８上、第２の絶縁材料層１９上の金属層は未反応であ
り、そのまま残る。次いで、硫酸と過酸化水素水と純水
の混合溶液中で未反応の金属層を除去し、再度、Ｎ2１
００％雰囲気又はＮ2／Ａｒ雰囲気（大気圧）中で、７
００゜Ｃ、３０秒の条件のＲＴＡ法に基づき熱処理を施
す。これによって、コバルトシリサイド層の低抵抗化を
図ることができる。
【００７０】第２のトランジスタを構成するソース／ド
レイン領域１６Ａは第２の絶縁材料層１９で覆われてい
るので、かかるソース／ドレイン領域１６Ａにシリサイ
ド層が形成されることがない。
レイン領域１６Ａは第２の絶縁材料層１９で覆われてい
るので、かかるソース／ドレイン領域１６Ａにシリサイ
ド層が形成されることがない。
【００７１】［工程−１６０］次に、半導体基板１０を
３８０゜Ｃ〜６５０゜Ｃに加熱した状態で、プラズマＣ
ＶＤ法あるいはＬＰ−ＣＶＤ法に基づき、厚さ約３０ｎ
ｍの窒化シリコンから成るエッチングストップ層４０を
全面に製膜する。エッチングストップ層４０は、後に開
口部を形成する際のエッチングストッパとして機能す
る。尚、後に形成するコンタクトプラグの深さを、従来
の論理回路とＤＲＡＭとが混載された半導体装置におけ
るコンタクトプラグの深さよりも浅くすることができる
ので、エッチングストップ層４０の膜厚を、論理回路を
構成する半導体装置におけるエッチングストップ層と同
程度の膜厚とすることができる。
３８０゜Ｃ〜６５０゜Ｃに加熱した状態で、プラズマＣ
ＶＤ法あるいはＬＰ−ＣＶＤ法に基づき、厚さ約３０ｎ
ｍの窒化シリコンから成るエッチングストップ層４０を
全面に製膜する。エッチングストップ層４０は、後に開
口部を形成する際のエッチングストッパとして機能す
る。尚、後に形成するコンタクトプラグの深さを、従来
の論理回路とＤＲＡＭとが混載された半導体装置におけ
るコンタクトプラグの深さよりも浅くすることができる
ので、エッチングストップ層４０の膜厚を、論理回路を
構成する半導体装置におけるエッチングストップ層と同
程度の膜厚とすることができる。
【００７２】その後、例えば、酸化シリコン（Ｓｉ
Ｏ2）から成る層間絶縁層４１をＣＶＤ法にて全面に形
成し、化学的機械的研磨法（ＣＭＰ法）等によって層間
絶縁層４１の平坦化処理を行う。尚、かかる層間絶縁層
４１を、便宜上、第１の層間絶縁層４１と呼ぶ。次い
で、全面に、ポリシリコンから成るハードマスク層４２
をＣＶＤ法にて形成する。その後、リソグラフィ技術及
びドライエッチング技術に基づき、ハードマスク層４２
及び第１の層間絶縁層４１に開口部を形成する。次い
で、開口部内を含むハードマスク層４２上にポリシリコ
ン層を形成し、かかるポリシリコン層をエッチバックす
ることによって、開口部内に開口部径縮小用マスク４３
を形成する（図１０参照）。開口部径縮小用マスク４３
によって縮径された開口部の直径を約８０ｎｍとする。
即ち、開口部の底部の直径は約８０ｎｍである。場合に
よっては、ハードマスク層４２を形成すること無く、レ
ジスト材料から成るマスク層を形成し、かかるマスク層
をエッチング用マスクとして用いて第１の層間絶縁層４
１、エッチングストップ層４０及び第２の絶縁材料層１
９に開口部を形成してもよい。
Ｏ2）から成る層間絶縁層４１をＣＶＤ法にて全面に形
成し、化学的機械的研磨法（ＣＭＰ法）等によって層間
絶縁層４１の平坦化処理を行う。尚、かかる層間絶縁層
４１を、便宜上、第１の層間絶縁層４１と呼ぶ。次い
で、全面に、ポリシリコンから成るハードマスク層４２
をＣＶＤ法にて形成する。その後、リソグラフィ技術及
びドライエッチング技術に基づき、ハードマスク層４２
及び第１の層間絶縁層４１に開口部を形成する。次い
で、開口部内を含むハードマスク層４２上にポリシリコ
ン層を形成し、かかるポリシリコン層をエッチバックす
ることによって、開口部内に開口部径縮小用マスク４３
を形成する（図１０参照）。開口部径縮小用マスク４３
によって縮径された開口部の直径を約８０ｎｍとする。
即ち、開口部の底部の直径は約８０ｎｍである。場合に
よっては、ハードマスク層４２を形成すること無く、レ
ジスト材料から成るマスク層を形成し、かかるマスク層
をエッチング用マスクとして用いて第１の層間絶縁層４
１、エッチングストップ層４０及び第２の絶縁材料層１
９に開口部を形成してもよい。
【００７３】そして、ハードマスク層４２及び開口部径
縮小用マスク４３をエッチング用マスクとして用いて、
ドライエッチング技術に基づき、第２のトランジスタを
構成するソース／ドレイン領域１６Ａに達する開口部４
４を、エッチングストップ層４０、第２の絶縁材料層１
９及び第１の絶縁材料層１８に形成する。エッチングス
トップ層４０が形成されているので、エッチングストッ
プ層４０の下方の第２の絶縁材料層１９がエッチングさ
れることを防止でき、次に形成するコンタクトプラグと
ゲート電極１４Ａとの間の短絡発生を確実に防止するこ
とができる。その後、開口部４４の底部に露出した第２
のトランジスタを構成するソース／ドレイン領域１６Ａ
にｎ型不純物をイオン注入して（即ち、コンタクト補償
イオン注入を実施し）、開口部４４内に形成されるコン
タクトプラグとソース／ドレイン領域１６Ａとの間の接
触抵抗の低減を図ることが好ましい（図１１参照）。第
２のトランジスタを構成するソース／ドレイン領域１６
Ａに形成された高濃度の不純物含有領域を参照番号１１
６Ａで示す。
縮小用マスク４３をエッチング用マスクとして用いて、
ドライエッチング技術に基づき、第２のトランジスタを
構成するソース／ドレイン領域１６Ａに達する開口部４
４を、エッチングストップ層４０、第２の絶縁材料層１
９及び第１の絶縁材料層１８に形成する。エッチングス
トップ層４０が形成されているので、エッチングストッ
プ層４０の下方の第２の絶縁材料層１９がエッチングさ
れることを防止でき、次に形成するコンタクトプラグと
ゲート電極１４Ａとの間の短絡発生を確実に防止するこ
とができる。その後、開口部４４の底部に露出した第２
のトランジスタを構成するソース／ドレイン領域１６Ａ
にｎ型不純物をイオン注入して（即ち、コンタクト補償
イオン注入を実施し）、開口部４４内に形成されるコン
タクトプラグとソース／ドレイン領域１６Ａとの間の接
触抵抗の低減を図ることが好ましい（図１１参照）。第
２のトランジスタを構成するソース／ドレイン領域１６
Ａに形成された高濃度の不純物含有領域を参照番号１１
６Ａで示す。
【００７４】その後、開口部４４内を含む全面に、ポリ
シリコンあるいはアモルファスシリコンから成り、不純
物を含有するシリコン層を堆積させ、エッチバック法あ
るいはＣＭＰ法によって、かかるシリコン層、ハードマ
スク層４２及び開口部径縮小用マスク４３を除去し、導
電材料である不純物を含有するシリコン層によって開口
部４４内を埋め込み、コンタクトプラグ４５（ビット線
用のコンタクトプラグ及びノード用のコンタクトプラ
グ）を完成させる。
シリコンあるいはアモルファスシリコンから成り、不純
物を含有するシリコン層を堆積させ、エッチバック法あ
るいはＣＭＰ法によって、かかるシリコン層、ハードマ
スク層４２及び開口部径縮小用マスク４３を除去し、導
電材料である不純物を含有するシリコン層によって開口
部４４内を埋め込み、コンタクトプラグ４５（ビット線
用のコンタクトプラグ及びノード用のコンタクトプラ
グ）を完成させる。
【００７５】その後、不純物含有領域１１６Ａ中の不純
物の活性化及びコンタクトプラグ４５中の不純物の活性
化のために、ＲＴＰ法にて８００〜８５０゜Ｃの熱処理
を行う。この熱処理のみが、論理回路を構成する第１の
トランジスタの製造プロセスに不要なプロセスである
が、トランジスタの特性への影響が無視できる程度の短
時間の熱処理である。
物の活性化及びコンタクトプラグ４５中の不純物の活性
化のために、ＲＴＰ法にて８００〜８５０゜Ｃの熱処理
を行う。この熱処理のみが、論理回路を構成する第１の
トランジスタの製造プロセスに不要なプロセスである
が、トランジスタの特性への影響が無視できる程度の短
時間の熱処理である。
【００７６】次いで、コンタクトプラグ４５の頂面上を
含む第１の層間絶縁層４１上にコンタクトプラグ４５と
ビット線を電気的に分離するため、厚さ約２０ｎｍの酸
化シリコンから成る第１の絶縁膜４６を形成する。この
状態を図１２に示す。
含む第１の層間絶縁層４１上にコンタクトプラグ４５と
ビット線を電気的に分離するため、厚さ約２０ｎｍの酸
化シリコンから成る第１の絶縁膜４６を形成する。この
状態を図１２に示す。
【００７７】［工程−１７０］次に、ビット線用のコン
タクトプラグ４５上を含む第１の絶縁膜４６上に、ビッ
ト線４７を形成する（図１３参照）。具体的には、ビッ
ト線用のコンタクトプラグ４５上の第１の絶縁膜４６に
開口部を形成し、次いで、厚さ１０〜２０ｎｍのチタン
（Ｔｉ）層、厚さ約２０ｎｍのＴｉＮ層、厚さ約１００
ｎｍのタングステン層を順次、スパッタ法にて形成し、
タングステン層、ＴｉＮ層、チタン層をパターニングす
ればよい。尚、図においては、ビット線４７を１層で表
した。このようなビット線構成により、ビット線４７の
低抵抗化を実現でき、ビット線イコライズ速度の向上を
図ることができ、高速アクセスが実現できる。尚、この
ビット線４７の形成時、同時に、論理回路を構成する第
１のトランジスタにおける局所配線も形成することがで
きる。ビット線の構成として、その他、タングステン層
／ＴｉＮ層の積層構成、タングステン層／ＷＮ層／ポリ
シリコン層の積層構成を例示することができる。
タクトプラグ４５上を含む第１の絶縁膜４６上に、ビッ
ト線４７を形成する（図１３参照）。具体的には、ビッ
ト線用のコンタクトプラグ４５上の第１の絶縁膜４６に
開口部を形成し、次いで、厚さ１０〜２０ｎｍのチタン
（Ｔｉ）層、厚さ約２０ｎｍのＴｉＮ層、厚さ約１００
ｎｍのタングステン層を順次、スパッタ法にて形成し、
タングステン層、ＴｉＮ層、チタン層をパターニングす
ればよい。尚、図においては、ビット線４７を１層で表
した。このようなビット線構成により、ビット線４７の
低抵抗化を実現でき、ビット線イコライズ速度の向上を
図ることができ、高速アクセスが実現できる。尚、この
ビット線４７の形成時、同時に、論理回路を構成する第
１のトランジスタにおける局所配線も形成することがで
きる。ビット線の構成として、その他、タングステン層
／ＴｉＮ層の積層構成、タングステン層／ＷＮ層／ポリ
シリコン層の積層構成を例示することができる。
【００７８】［工程−１８０］その後、全面に第２の層
間絶縁層５０を形成し、ノード用のコンタクトプラグ４
５の上方の第２の層間絶縁層５０に開口部を形成し、か
かる開口部内をタングステンで埋め込み、ノードコンタ
クトプラグ５１を形成する。具体的には、超解像技術
や、先に説明したハードマスク層と開口部径縮小用マス
クとの組合せによって、第２の層間絶縁層５０に直径１
００ｎｍ程度の開口部を形成し、開口部内を含む第２の
層間絶縁層上にチタン層、ＴｉＮ層をスパッタ法にて形
成した後、開口部内を含む全面にＣＶＤ法にてタングス
テン層を形成する。そして、第２の層間絶縁層５０上の
タングステン層、ＴｉＮ層、チタン層をエッチバック法
やＣＭＰ法に基づき選択的に除去することによって、ノ
ードコンタクトプラグ５１を得ることができる。尚、図
においては、ノードコンタクトプラグ５１を１層で表し
た。
間絶縁層５０を形成し、ノード用のコンタクトプラグ４
５の上方の第２の層間絶縁層５０に開口部を形成し、か
かる開口部内をタングステンで埋め込み、ノードコンタ
クトプラグ５１を形成する。具体的には、超解像技術
や、先に説明したハードマスク層と開口部径縮小用マス
クとの組合せによって、第２の層間絶縁層５０に直径１
００ｎｍ程度の開口部を形成し、開口部内を含む第２の
層間絶縁層上にチタン層、ＴｉＮ層をスパッタ法にて形
成した後、開口部内を含む全面にＣＶＤ法にてタングス
テン層を形成する。そして、第２の層間絶縁層５０上の
タングステン層、ＴｉＮ層、チタン層をエッチバック法
やＣＭＰ法に基づき選択的に除去することによって、ノ
ードコンタクトプラグ５１を得ることができる。尚、図
においては、ノードコンタクトプラグ５１を１層で表し
た。
【００７９】次に、ノードコンタクトプラグ５１の頂面
上を含む第２の層間絶縁層５０上に厚さ約１００ｎｍの
第２の絶縁膜５２を形成した後、第２の絶縁膜５２、第
２の層間絶縁層５０、第１の絶縁膜４６、第１の層間絶
縁層４１を貫通し、論理回路を構成する第１のトランジ
スタのソース／ドレイン領域１６Ｂ及びゲート電極１４
Ｂに達する開口部５３を設ける（図１４参照）。尚、ゲ
ート電極１４Ｂに達する開口部の図示は省略した。エッ
チングストップ層４０及びゲートサイドウオール２１Ｂ
が形成されているので、次に形成するコンタクトプラグ
とゲート電極１４Ｂとの間の短絡発生を確実に防止する
ことができる。
上を含む第２の層間絶縁層５０上に厚さ約１００ｎｍの
第２の絶縁膜５２を形成した後、第２の絶縁膜５２、第
２の層間絶縁層５０、第１の絶縁膜４６、第１の層間絶
縁層４１を貫通し、論理回路を構成する第１のトランジ
スタのソース／ドレイン領域１６Ｂ及びゲート電極１４
Ｂに達する開口部５３を設ける（図１４参照）。尚、ゲ
ート電極１４Ｂに達する開口部の図示は省略した。エッ
チングストップ層４０及びゲートサイドウオール２１Ｂ
が形成されているので、次に形成するコンタクトプラグ
とゲート電極１４Ｂとの間の短絡発生を確実に防止する
ことができる。
【００８０】その後、第１のトランジスタを構成するソ
ース／ドレイン領域１６Ｂに水素を導入するシンタリン
グ処理を行う。シンタリング処理は、約４００゜Ｃの水
素ガス雰囲気での熱処理とすることができる。
ース／ドレイン領域１６Ｂに水素を導入するシンタリン
グ処理を行う。シンタリング処理は、約４００゜Ｃの水
素ガス雰囲気での熱処理とすることができる。
【００８１】ＤＲＡＭを構成するキャパシタを形成する
とき、一般に使用されている窒化膜系の誘電体材料に
は、７００〜８００゜Ｃ程度の高温プロセスが必要とさ
れる。キャパシタとして、６００゜Ｃ以下の低温プロセ
スで形成が可能なＭＩＭ（Metal-Insulator-Metal）構
造を適用することもできるが、その後、論理回路を構成
する第１のトランジスタのソース／ドレイン領域にコン
タクトプラグを形成するとき、バリアメタルやグルーレ
イヤーの特性向上のため、６５０゜Ｃ程度の熱処理が必
要とされる。然るに、このような６５０゜Ｃ程度の熱処
理を行うと、ＭＩＭ構造を有するキャパシタの特性が劣
化する虞がある。また、ＭＩＭ構造のキャパシタを構成
する誘電体膜には、一般に、金属酸化物が使用される
が、かかる誘電体膜は、酸素欠陥によってリークが発生
し、特性が劣化するので、高温の還元性雰囲気に誘電体
膜を曝すことは好ましくない。即ち、ＭＩＭ構造のキャ
パシタを形成した後に、論理回路を構成する第１のトラ
ンジスタのソース／ドレイン領域に水素を導入するシン
タリング処理は、出来る限り避けたい処理である。
とき、一般に使用されている窒化膜系の誘電体材料に
は、７００〜８００゜Ｃ程度の高温プロセスが必要とさ
れる。キャパシタとして、６００゜Ｃ以下の低温プロセ
スで形成が可能なＭＩＭ（Metal-Insulator-Metal）構
造を適用することもできるが、その後、論理回路を構成
する第１のトランジスタのソース／ドレイン領域にコン
タクトプラグを形成するとき、バリアメタルやグルーレ
イヤーの特性向上のため、６５０゜Ｃ程度の熱処理が必
要とされる。然るに、このような６５０゜Ｃ程度の熱処
理を行うと、ＭＩＭ構造を有するキャパシタの特性が劣
化する虞がある。また、ＭＩＭ構造のキャパシタを構成
する誘電体膜には、一般に、金属酸化物が使用される
が、かかる誘電体膜は、酸素欠陥によってリークが発生
し、特性が劣化するので、高温の還元性雰囲気に誘電体
膜を曝すことは好ましくない。即ち、ＭＩＭ構造のキャ
パシタを形成した後に、論理回路を構成する第１のトラ
ンジスタのソース／ドレイン領域に水素を導入するシン
タリング処理は、出来る限り避けたい処理である。
【００８２】実施の形態１においては、キャパシタの形
成前に、シンタリング処理や論理回路を構成する第１の
トランジスタのソース／ドレイン領域にコンタクトプラ
グを形成するので、上述の問題が発生することがない。
成前に、シンタリング処理や論理回路を構成する第１の
トランジスタのソース／ドレイン領域にコンタクトプラ
グを形成するので、上述の問題が発生することがない。
【００８３】その後、開口部５３内を含む第２の絶縁膜
５２上にＴｉＮから成る密着層（図示せず）をスパッタ
法にて形成し、密着層の緻密化のために６５０゜Ｃ前後
のＲＴＰ処理を行う。このとき、タングステンから成る
ノードコンタクトプラグ５１と、シリコンから成るノー
ド用のコンタクトプラグ４５との接続境界領域におい
て、シリサイド化が生じる結果、ノードコンタクトプラ
グ５１とノード用のコンタクトプラグ４５との良好なる
接続を確保することができる。そして、開口部５３内を
含む全面にＣＶＤ法にてタングステン層を形成した後、
第２の絶縁膜５２上のタングステン層、ＴｉＮ層をエッ
チバック法やＣＭＰ法に基づき選択的に除去することに
よって、コンタクトプラグ５４を得ることができる。
尚、図においては、コンタクトプラグ５４を１層で表し
た。
５２上にＴｉＮから成る密着層（図示せず）をスパッタ
法にて形成し、密着層の緻密化のために６５０゜Ｃ前後
のＲＴＰ処理を行う。このとき、タングステンから成る
ノードコンタクトプラグ５１と、シリコンから成るノー
ド用のコンタクトプラグ４５との接続境界領域におい
て、シリサイド化が生じる結果、ノードコンタクトプラ
グ５１とノード用のコンタクトプラグ４５との良好なる
接続を確保することができる。そして、開口部５３内を
含む全面にＣＶＤ法にてタングステン層を形成した後、
第２の絶縁膜５２上のタングステン層、ＴｉＮ層をエッ
チバック法やＣＭＰ法に基づき選択的に除去することに
よって、コンタクトプラグ５４を得ることができる。
尚、図においては、コンタクトプラグ５４を１層で表し
た。
【００８４】次に、ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ／Ｔｉ
（＝５０／４００／２０／２０ｎｍ）の積層構成を有す
る配線５５を、スパッタ法、リソグラフィ技術及びドラ
イエッチング技術に基づき形成する。ＤＲＡＭを構成す
るキャパシタの形成によって大きな段差が生じる前に配
線５５を形成するので、容易に、且つ、高い信頼性を有
する配線５５、コンタクトプラグ５４を得ることができ
る。尚、配線５５を１層で表した。その後、全面に第３
の層間絶縁層５６を形成する（図１５参照）。尚、キャ
パシタを形成する前に、配線５５を形成するので、コン
タクトプラグ５４の深さが左程深くなることがない。
（＝５０／４００／２０／２０ｎｍ）の積層構成を有す
る配線５５を、スパッタ法、リソグラフィ技術及びドラ
イエッチング技術に基づき形成する。ＤＲＡＭを構成す
るキャパシタの形成によって大きな段差が生じる前に配
線５５を形成するので、容易に、且つ、高い信頼性を有
する配線５５、コンタクトプラグ５４を得ることができ
る。尚、配線５５を１層で表した。その後、全面に第３
の層間絶縁層５６を形成する（図１５参照）。尚、キャ
パシタを形成する前に、配線５５を形成するので、コン
タクトプラグ５４の深さが左程深くなることがない。
【００８５】次いで、第３の層間絶縁層５６に記憶ノー
ド形状を有する凹部を、その底部にノードコンタクトプ
ラグ５１が露出するように形成する。その後、ＷＮやＴ
ｉＮ等の耐酸化性に優れた金属、あるいは、ＲｕやＩｒ
等の酸化物が導電性を有する金属あるいは金属酸化物か
ら成る薄膜を、凹部内を含む第３の層間絶縁層５６上に
５０ｎｍ程度、堆積させる。次いで、レジスト材料やＢ
ＰＳＧ、ＳＯＧといった第３の層間絶縁層５６に対して
選択的に除去できる材料で凹部内を埋め込み、エッチバ
ック法やＣＭＰ法に基づき、第３の層間絶縁層５６上の
薄膜を除去した後、凹部内を埋め込んだ材料を除去する
ことによって、凹部内に記憶ノード電極５７を形成する
ことができる。その後、凹部内の記憶ノード電極５７上
を含む第３の層間絶縁層５６上に、厚さ１０ｎｍ程度の
Ｔａ2Ｏ5から成る誘電体薄膜５８を形成し、４００〜４
５０゜Ｃに加熱した状態で紫外線を誘電体薄膜５８に照
射し、次いで、オゾンガス雰囲気中で１０分程度のアニ
ール処理を施す。これによって、誘電体薄膜５８は非晶
質状態のままであるが、膜中の酸素欠陥が十分に消失
し、残留カーボンも除去されて、良好なる膜質のキャパ
シタ誘電体薄膜となる。その後、全面に厚さ約１００ｎ
ｍのＴｉＮ層あるいはタングステン層をスパッタ法にて
形成し、リソグラフィ技術及びエッチング技術に基づ
き、ＴｉＮ層あるいはタングステン層及び誘電体薄膜５
８をパターニングする。こうして、ＴｉＮ層あるいはタ
ングステン層から成るセルプレート５９を得ることがで
きる（図１６参照）。以上のキャパシタ形成工程におい
て大きな段差が生じることはない。尚、記憶ノード電極
５７は各第２のトランジスタ毎に設けられており、誘電
体薄膜５８及びセルプレート５９は複数（若しくは全
て）の第２のトランジスタに共通である。
ド形状を有する凹部を、その底部にノードコンタクトプ
ラグ５１が露出するように形成する。その後、ＷＮやＴ
ｉＮ等の耐酸化性に優れた金属、あるいは、ＲｕやＩｒ
等の酸化物が導電性を有する金属あるいは金属酸化物か
ら成る薄膜を、凹部内を含む第３の層間絶縁層５６上に
５０ｎｍ程度、堆積させる。次いで、レジスト材料やＢ
ＰＳＧ、ＳＯＧといった第３の層間絶縁層５６に対して
選択的に除去できる材料で凹部内を埋め込み、エッチバ
ック法やＣＭＰ法に基づき、第３の層間絶縁層５６上の
薄膜を除去した後、凹部内を埋め込んだ材料を除去する
ことによって、凹部内に記憶ノード電極５７を形成する
ことができる。その後、凹部内の記憶ノード電極５７上
を含む第３の層間絶縁層５６上に、厚さ１０ｎｍ程度の
Ｔａ2Ｏ5から成る誘電体薄膜５８を形成し、４００〜４
５０゜Ｃに加熱した状態で紫外線を誘電体薄膜５８に照
射し、次いで、オゾンガス雰囲気中で１０分程度のアニ
ール処理を施す。これによって、誘電体薄膜５８は非晶
質状態のままであるが、膜中の酸素欠陥が十分に消失
し、残留カーボンも除去されて、良好なる膜質のキャパ
シタ誘電体薄膜となる。その後、全面に厚さ約１００ｎ
ｍのＴｉＮ層あるいはタングステン層をスパッタ法にて
形成し、リソグラフィ技術及びエッチング技術に基づ
き、ＴｉＮ層あるいはタングステン層及び誘電体薄膜５
８をパターニングする。こうして、ＴｉＮ層あるいはタ
ングステン層から成るセルプレート５９を得ることがで
きる（図１６参照）。以上のキャパシタ形成工程におい
て大きな段差が生じることはない。尚、記憶ノード電極
５７は各第２のトランジスタ毎に設けられており、誘電
体薄膜５８及びセルプレート５９は複数（若しくは全
て）の第２のトランジスタに共通である。
【００８６】その後、全面に第４の層間絶縁層を形成
し、セルプレート５９及び配線５５の上方の第４の層間
絶縁層に開口部を形成し、かかる開口部内を導電材料で
埋め込み、接続孔を形成する。その後、接続孔上を含む
第４の層間絶縁層上に配線材料層を形成し、かかる配線
材料層をパターニングすることによって、第２の配線を
形成することができる。尚、配線５５と第２の配線を形
成する間の工程においてキャパシタ構造を形成するの
で、第２の配線のためのコンタクトプラグの深さは、従
来の論理回路とＤＲＡＭとが混載された半導体装置にお
けるコンタクトプラグの深さよりも浅くすることができ
る。
し、セルプレート５９及び配線５５の上方の第４の層間
絶縁層に開口部を形成し、かかる開口部内を導電材料で
埋め込み、接続孔を形成する。その後、接続孔上を含む
第４の層間絶縁層上に配線材料層を形成し、かかる配線
材料層をパターニングすることによって、第２の配線を
形成することができる。尚、配線５５と第２の配線を形
成する間の工程においてキャパシタ構造を形成するの
で、第２の配線のためのコンタクトプラグの深さは、従
来の論理回路とＤＲＡＭとが混載された半導体装置にお
けるコンタクトプラグの深さよりも浅くすることができ
る。
【００８７】（実施の形態２）実施の形態２は、実施の
形態１の半導体装置の製造方法の変形である。実施の形
態１の［工程−１２０］においては、厚さ約３０ｎｍの
窒化シリコン（ＳｉＮ）から成る第１の絶縁材料層１８
をＣＶＤ法にて全面に形成した後、酸化シリコン（Ｓｉ
Ｏ2）から成る第２の絶縁材料層１９をＣＶＤ法にて形
成する。このとき、実施の形態２においては、高密度プ
ラズマＣＶＤ法（ＨＤＰ−ＣＶＤ法）にて第２の絶縁材
料層１９を形成する。
形態１の半導体装置の製造方法の変形である。実施の形
態１の［工程−１２０］においては、厚さ約３０ｎｍの
窒化シリコン（ＳｉＮ）から成る第１の絶縁材料層１８
をＣＶＤ法にて全面に形成した後、酸化シリコン（Ｓｉ
Ｏ2）から成る第２の絶縁材料層１９をＣＶＤ法にて形
成する。このとき、実施の形態２においては、高密度プ
ラズマＣＶＤ法（ＨＤＰ−ＣＶＤ法）にて第２の絶縁材
料層１９を形成する。
【００８８】通常のコンフォーマルな、即ち、等方的な
堆積状態が得られるＣＶＤ法によって第２の絶縁材料層
１９を形成した場合、隣接する第２のトランジスタを構
成するゲート電極１４Ａ間を絶縁材料層で確実に埋め込
めない場合がある。あるいは又、通常、幅の広いゲート
電極間よりも幅の狭いゲート電極間に堆積する第２の絶
縁材料層１９の方が膜厚が厚くなる傾向にあるので、第
２の絶縁材料層１９の平坦化処理が困難となる場合があ
る。
堆積状態が得られるＣＶＤ法によって第２の絶縁材料層
１９を形成した場合、隣接する第２のトランジスタを構
成するゲート電極１４Ａ間を絶縁材料層で確実に埋め込
めない場合がある。あるいは又、通常、幅の広いゲート
電極間よりも幅の狭いゲート電極間に堆積する第２の絶
縁材料層１９の方が膜厚が厚くなる傾向にあるので、第
２の絶縁材料層１９の平坦化処理が困難となる場合があ
る。
【００８９】一方、高密度プラズマＣＶＤ法を採用する
ことにより、第２の絶縁材料層１９の水平方向のスパッ
タエッチング速度が水平方向の堆積速度よりも早くな
る。即ち、第２の絶縁材料層１９は、水平方向には層が
堆積せずに後退する。これによって、ゲート電極間の距
離の広狭に左程依存することなく、確実に、しかも、膜
厚の均一な第２の絶縁材料層１９を形成することができ
る。高密度プラズマＣＶＤ法におけるプラズマの生成方
法として、例えば、ＥＣＲ法、ＩＣＰ法、ヘリコン法を
挙げることができる。高密度プラズマＣＶＤ法において
は、半導体基板１０にバイアスを加えることが好まし
い。
ことにより、第２の絶縁材料層１９の水平方向のスパッ
タエッチング速度が水平方向の堆積速度よりも早くな
る。即ち、第２の絶縁材料層１９は、水平方向には層が
堆積せずに後退する。これによって、ゲート電極間の距
離の広狭に左程依存することなく、確実に、しかも、膜
厚の均一な第２の絶縁材料層１９を形成することができ
る。高密度プラズマＣＶＤ法におけるプラズマの生成方
法として、例えば、ＥＣＲ法、ＩＣＰ法、ヘリコン法を
挙げることができる。高密度プラズマＣＶＤ法において
は、半導体基板１０にバイアスを加えることが好まし
い。
【００９０】第２の絶縁材料層１９を形成した後、例え
ば、ＣＭＰ法によって第２の絶縁材料層１９を平坦化
し、次いで、フッ酸を用いて等方的なエッチングを行
い、ゲート電極１４Ａ，１４Ｂの頂面の第１の絶縁材料
層１８を露出させる。この状態を図１７に示す。この工
程を除き、実施の形態２の半導体装置の製造方法におけ
る他の工程は、実施の形態１と同様とすることができる
ので、詳細な説明は省略する。
ば、ＣＭＰ法によって第２の絶縁材料層１９を平坦化
し、次いで、フッ酸を用いて等方的なエッチングを行
い、ゲート電極１４Ａ，１４Ｂの頂面の第１の絶縁材料
層１８を露出させる。この状態を図１７に示す。この工
程を除き、実施の形態２の半導体装置の製造方法におけ
る他の工程は、実施の形態１と同様とすることができる
ので、詳細な説明は省略する。
【００９１】（実施の形態３）実施の形態３は、本発明
の第１及び第２の態様に係る半導体装置、並びに、本発
明の第２の態様及び第３の態様に係る半導体装置の製造
方法に関する。
の第１及び第２の態様に係る半導体装置、並びに、本発
明の第２の態様及び第３の態様に係る半導体装置の製造
方法に関する。
【００９２】実施の形態３の半導体装置の要部の模式的
な一部断面図を、図２８に示す。この半導体装置は、半
導体基板１０の第１の領域（論理回路の領域）に形成さ
れた複数の第１のトランジスタ、及び、半導体基板１０
の第２の領域（ＤＲＡＭの領域）に形成された複数の第
２のトランジスタから構成されている。そして、第１の
トランジスタから論理回路が構成され、第２のトランジ
スタからダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）が構成されている。
な一部断面図を、図２８に示す。この半導体装置は、半
導体基板１０の第１の領域（論理回路の領域）に形成さ
れた複数の第１のトランジスタ、及び、半導体基板１０
の第２の領域（ＤＲＡＭの領域）に形成された複数の第
２のトランジスタから構成されている。そして、第１の
トランジスタから論理回路が構成され、第２のトランジ
スタからダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）が構成されている。
【００９３】第１のトランジスタは、図２８の（Ｂ）に
示すように、ゲート電極１１４Ｂ、チャネル形成領域１
７Ｂ、及び、ソース／ドレイン領域１６Ｂから成り、第
１のトランジスタを構成するゲート電極１１４Ｂは、不
純物を含有したポリシリコン層１１３Ａ’、及び、その
上に形成されたシリサイド層３０Ｂ2から成り、第１の
トランジスタを構成するソース／ドレイン領域１６Ｂの
表面領域には、シリサイド層３０Ｂ1が形成されてい
る。一方、第２のトランジスタは、ゲート電極１１４
Ａ、チャネル形成領域１７Ａ、及び、ソース／ドレイン
領域１６Ａから成り、第２のトランジスタを構成するゲ
ート電極１１４Ａは、不純物を含有したポリシリコン層
１１３Ａ’、及び、その上に形成されたシリサイド層３
０Ａから成り、第２のトランジスタを構成するソース／
ドレイン領域１６Ａには、シリサイド層が形成されてい
ない。
示すように、ゲート電極１１４Ｂ、チャネル形成領域１
７Ｂ、及び、ソース／ドレイン領域１６Ｂから成り、第
１のトランジスタを構成するゲート電極１１４Ｂは、不
純物を含有したポリシリコン層１１３Ａ’、及び、その
上に形成されたシリサイド層３０Ｂ2から成り、第１の
トランジスタを構成するソース／ドレイン領域１６Ｂの
表面領域には、シリサイド層３０Ｂ1が形成されてい
る。一方、第２のトランジスタは、ゲート電極１１４
Ａ、チャネル形成領域１７Ａ、及び、ソース／ドレイン
領域１６Ａから成り、第２のトランジスタを構成するゲ
ート電極１１４Ａは、不純物を含有したポリシリコン層
１１３Ａ’、及び、その上に形成されたシリサイド層３
０Ａから成り、第２のトランジスタを構成するソース／
ドレイン領域１６Ａには、シリサイド層が形成されてい
ない。
【００９４】あるいは又、第１のトランジスタは、導電
材料から成るゲート電極１１４Ｂ、第１の絶縁材料から
成り、ゲート電極１１４Ｂの側壁の少なくとも一部分
（具体的には、実施の形態３においては、ゲート電極１
１４Ｂを構成するポリシリコン層１１３Ａ’の側壁下方
部分）を被覆する第１の絶縁材料層（絶縁材料層に相当
する）１１８Ｂ、及び、第２の絶縁材料から成り、ゲー
ト電極１１４Ｂの頂面及び第１の絶縁材料層１１８Ｂの
頂部を被覆する（第１の）キャップ層３１Ｂを有する。
一方、第２のトランジスタは、導電材料から成るゲート
電極１１４Ａ、第１の絶縁材料から成り、ゲート電極１
１４Ａの側壁の少なくとも一部分（具体的には、実施の
形態３においては、ゲート電極１１４Ａを構成するポリ
シリコン層１１３Ａ’の側壁下方部分）を被覆する第１
の絶縁材料層（絶縁材料層に相当する）１１８Ａ、及
び、第２の絶縁材料から成り、ゲート電極１１４Ａの頂
面及び第１の絶縁材料層１１８Ａの頂部を被覆する（第
２の）キャップ層３１Ａを有する。実施の形態３におい
ては、第１の絶縁材料を酸化シリコン（ＳｉＯ2）と
し、第２の絶縁材料を窒化シリコン（ＳｉＮ）とした。
また、各ゲート電極１１４Ａ，１１４Ｂは、不純物を含
有したポリシリコン層１１３Ａ’、及び、その上に形成
されたシリサイド層３０Ａ，３０Ｂ2から成る。
材料から成るゲート電極１１４Ｂ、第１の絶縁材料から
成り、ゲート電極１１４Ｂの側壁の少なくとも一部分
（具体的には、実施の形態３においては、ゲート電極１
１４Ｂを構成するポリシリコン層１１３Ａ’の側壁下方
部分）を被覆する第１の絶縁材料層（絶縁材料層に相当
する）１１８Ｂ、及び、第２の絶縁材料から成り、ゲー
ト電極１１４Ｂの頂面及び第１の絶縁材料層１１８Ｂの
頂部を被覆する（第１の）キャップ層３１Ｂを有する。
一方、第２のトランジスタは、導電材料から成るゲート
電極１１４Ａ、第１の絶縁材料から成り、ゲート電極１
１４Ａの側壁の少なくとも一部分（具体的には、実施の
形態３においては、ゲート電極１１４Ａを構成するポリ
シリコン層１１３Ａ’の側壁下方部分）を被覆する第１
の絶縁材料層（絶縁材料層に相当する）１１８Ａ、及
び、第２の絶縁材料から成り、ゲート電極１１４Ａの頂
面及び第１の絶縁材料層１１８Ａの頂部を被覆する（第
２の）キャップ層３１Ａを有する。実施の形態３におい
ては、第１の絶縁材料を酸化シリコン（ＳｉＯ2）と
し、第２の絶縁材料を窒化シリコン（ＳｉＮ）とした。
また、各ゲート電極１１４Ａ，１１４Ｂは、不純物を含
有したポリシリコン層１１３Ａ’、及び、その上に形成
されたシリサイド層３０Ａ，３０Ｂ2から成る。
【００９５】以下、半導体基板等の模式的な一部断面図
である図１８〜図３１、要部を示す図３２〜図３４参照
して、実施の形態３の半導体装置の製造方法を説明する
が、図１８〜図３１における（Ａ）はＤＲＡＭの領域に
関する図であり、図１８〜図３１における（Ｂ）は論理
回路の領域に関する図である。尚、図３２〜図３４に
は、ＤＲＡＭの領域の一部分、論理回路の一部分、及び
ゲート電極の接続領域の一部分の模式的な一部断面図を
示す。
である図１８〜図３１、要部を示す図３２〜図３４参照
して、実施の形態３の半導体装置の製造方法を説明する
が、図１８〜図３１における（Ａ）はＤＲＡＭの領域に
関する図であり、図１８〜図３１における（Ｂ）は論理
回路の領域に関する図である。尚、図３２〜図３４に
は、ＤＲＡＭの領域の一部分、論理回路の一部分、及び
ゲート電極の接続領域の一部分の模式的な一部断面図を
示す。
【００９６】［工程−３００］先ず、実施の形態１の
［工程−１００］と同様にして、ｐ型シリコン半導体基
板から成る半導体基板１０の所定の領域に素子分離領域
１１、各種のウエルを形成した後、半導体基板１０の表
面に、熱酸化法にてゲート絶縁膜１２Ａ，１２Ｂを形成
する。論理回路を形成すべき半導体基板１０の領域にお
けるゲート絶縁膜３０Ｂの膜厚と、ＤＲＡＭを形成すべ
き半導体基板１０の領域におけるゲート絶縁膜３０Ａの
膜厚は、同じであってもよいし、前者の膜厚を後者の膜
厚よりも薄くしてもよい。
［工程−１００］と同様にして、ｐ型シリコン半導体基
板から成る半導体基板１０の所定の領域に素子分離領域
１１、各種のウエルを形成した後、半導体基板１０の表
面に、熱酸化法にてゲート絶縁膜１２Ａ，１２Ｂを形成
する。論理回路を形成すべき半導体基板１０の領域にお
けるゲート絶縁膜３０Ｂの膜厚と、ＤＲＡＭを形成すべ
き半導体基板１０の領域におけるゲート絶縁膜３０Ａの
膜厚は、同じであってもよいし、前者の膜厚を後者の膜
厚よりも薄くしてもよい。
【００９７】［工程−３１０］次いで、全面に、ＣＶＤ
法にて、不純物を含有していない厚さ約０．１５μｍの
ポリシリコン層１１３Ａを形成し、更に、その上にＳｉ
Ｎから成る厚さ約０．１μｍのオフセット膜１１３Ｂを
形成する（図１８参照）。
法にて、不純物を含有していない厚さ約０．１５μｍの
ポリシリコン層１１３Ａを形成し、更に、その上にＳｉ
Ｎから成る厚さ約０．１μｍのオフセット膜１１３Ｂを
形成する（図１８参照）。
【００９８】次に、リソグラフィ技術及びドライエッチ
ング技術に基づき、オフセット膜１１３Ｂ及びポリシリ
コン層１１３Ａをパターニングすることによって、第１
のトランジスタを構成するゲート電極１１４Ｂ、及び、
第２のトランジスタを構成するゲート電極１１４Ａを形
成する。こうして、ポリシリコン層１１３Ａ及びオフセ
ット膜１１３Ｂの２層構成のゲート電極１１４Ａ，１１
４Ｂを形成することができる。尚、ゲート電極１１４
Ａ，１１４Ｂの形成後、ゲート電極１１４Ａ，１１４Ｂ
を構成するポリシリコン層１１３Ａの側壁を酸化し、ゲ
ート電極１１４Ａ，１１４Ｂの側壁に酸化シリコン膜を
形成してもよい。
ング技術に基づき、オフセット膜１１３Ｂ及びポリシリ
コン層１１３Ａをパターニングすることによって、第１
のトランジスタを構成するゲート電極１１４Ｂ、及び、
第２のトランジスタを構成するゲート電極１１４Ａを形
成する。こうして、ポリシリコン層１１３Ａ及びオフセ
ット膜１１３Ｂの２層構成のゲート電極１１４Ａ，１１
４Ｂを形成することができる。尚、ゲート電極１１４
Ａ，１１４Ｂの形成後、ゲート電極１１４Ａ，１１４Ｂ
を構成するポリシリコン層１１３Ａの側壁を酸化し、ゲ
ート電極１１４Ａ，１１４Ｂの側壁に酸化シリコン膜を
形成してもよい。
【００９９】エッチングすべきポリシリコン層１１３Ａ
には不純物が含有されていないので、先に［ オフセ
ット膜］にて説明した、ｎ型不純物を含有したポリシリ
コン層とｐ型不純物を含有したポリシリコン層のエッチ
ングレートが異なることに起因した問題の発生を回避す
ることができる。
には不純物が含有されていないので、先に［ オフセ
ット膜］にて説明した、ｎ型不純物を含有したポリシリ
コン層とｐ型不純物を含有したポリシリコン層のエッチ
ングレートが異なることに起因した問題の発生を回避す
ることができる。
【０１００】［工程−３２０］その後、実施の形態１の
［工程−１００］と同様にして、第２のトランジスタを
構成するソース／ドレイン領域１６Ａを半導体基板１０
に形成する。第２のトランジスタを構成する一対のソー
ス／ドレイン領域１６Ａの間にはチャネル形成領域１７
Ａが形成される。併せて、論理回路を構成するｎチャネ
ル型の第１のトランジスタを形成すべき半導体基板１０
の領域に、ＬＤＤ構造を形成するための低濃度の不純物
含有領域あるいはエクステンション領域１５Ｂを形成す
る。こうして得られた構造を図１９に示す。その後、論
理回路を構成するｐチャネル型の第１のトランジスタを
形成すべき半導体基板１０の領域に、ＬＤＤ構造を形成
するための低濃度の不純物含有領域あるいはエクステン
ション領域１５Ｂを形成する。尚、イオン注入の完了
後、増速拡散を抑制するために、熱処理を施すことが好
ましい。
［工程−１００］と同様にして、第２のトランジスタを
構成するソース／ドレイン領域１６Ａを半導体基板１０
に形成する。第２のトランジスタを構成する一対のソー
ス／ドレイン領域１６Ａの間にはチャネル形成領域１７
Ａが形成される。併せて、論理回路を構成するｎチャネ
ル型の第１のトランジスタを形成すべき半導体基板１０
の領域に、ＬＤＤ構造を形成するための低濃度の不純物
含有領域あるいはエクステンション領域１５Ｂを形成す
る。こうして得られた構造を図１９に示す。その後、論
理回路を構成するｐチャネル型の第１のトランジスタを
形成すべき半導体基板１０の領域に、ＬＤＤ構造を形成
するための低濃度の不純物含有領域あるいはエクステン
ション領域１５Ｂを形成する。尚、イオン注入の完了
後、増速拡散を抑制するために、熱処理を施すことが好
ましい。
【０１０１】［工程−３３０］次いで、第２のトランジ
スタを構成するソース／ドレイン領域１６Ａを第１の絶
縁材料層１１８で被覆し、且つ、第１のトランジスタを
構成するソース／ドレイン領域１６Ｂを形成すべき半導
体基板１０の領域を露出させる。具体的には、厚さ約５
０ｎｍの酸化シリコン（ＳｉＯ2）から成る第１の絶縁
材料層１１８をＣＶＤ法にて全面に形成する（図２０参
照）。その後、ＤＲＡＭを形成すべき半導体基板１０の
領域をレジスト材料から成るマスク層で被覆し、論理回
路を形成すべき半導体基板１０の領域における第１の絶
縁材料層１１８を、例えば、平行平板型エッチング装置
を用い、ＣＦ4やＣＨＦ3といったエッチングガスを使用
して、エッチバックした後、マスク層を除去する（図２
１参照）。これによって、第２のトランジスタを構成す
るソース／ドレイン領域１６Ａは第１の絶縁材料層１１
８で被覆され、且つ、第１のトランジスタを構成するゲ
ート電極１１４Ｂの側壁は第１の絶縁材料層１１８Ｂで
被覆され、第１のトランジスタを構成するソース／ドレ
イン領域１６Ｂを形成すべき半導体基板１０の領域を露
出させる（図２１参照）。第１のトランジスタ及び第２
のトランジスタを構成するゲート電極１１４Ｂ，１１４
Ａの側壁は、第１の絶縁材料から成る第１の絶縁材料層
１１８Ｂ，１１８Ａで被覆されている。また、ゲート電
極の接続領域におけるゲート電極の側壁は、第１の絶縁
材料層１１８Ｃで被覆されている。
スタを構成するソース／ドレイン領域１６Ａを第１の絶
縁材料層１１８で被覆し、且つ、第１のトランジスタを
構成するソース／ドレイン領域１６Ｂを形成すべき半導
体基板１０の領域を露出させる。具体的には、厚さ約５
０ｎｍの酸化シリコン（ＳｉＯ2）から成る第１の絶縁
材料層１１８をＣＶＤ法にて全面に形成する（図２０参
照）。その後、ＤＲＡＭを形成すべき半導体基板１０の
領域をレジスト材料から成るマスク層で被覆し、論理回
路を形成すべき半導体基板１０の領域における第１の絶
縁材料層１１８を、例えば、平行平板型エッチング装置
を用い、ＣＦ4やＣＨＦ3といったエッチングガスを使用
して、エッチバックした後、マスク層を除去する（図２
１参照）。これによって、第２のトランジスタを構成す
るソース／ドレイン領域１６Ａは第１の絶縁材料層１１
８で被覆され、且つ、第１のトランジスタを構成するゲ
ート電極１１４Ｂの側壁は第１の絶縁材料層１１８Ｂで
被覆され、第１のトランジスタを構成するソース／ドレ
イン領域１６Ｂを形成すべき半導体基板１０の領域を露
出させる（図２１参照）。第１のトランジスタ及び第２
のトランジスタを構成するゲート電極１１４Ｂ，１１４
Ａの側壁は、第１の絶縁材料から成る第１の絶縁材料層
１１８Ｂ，１１８Ａで被覆されている。また、ゲート電
極の接続領域におけるゲート電極の側壁は、第１の絶縁
材料層１１８Ｃで被覆されている。
【０１０２】［工程−３４０］その後、第１のトランジ
スタを構成するソース／ドレイン領域を形成すべき半導
体基板１０の領域にソース／ドレイン領域１６Ｂを形成
する。具体的には、論理回路を構成するｐチャネル型の
第１のトランジスタを形成すべき半導体基板１０の領
域、及び、ＤＲＡＭを構成するｎチャネル型の第２のト
ランジスタを形成すべき半導体基板１０の領域をレジス
ト材料から成るマスク層で覆い、露出した半導体基板１
０の領域にｎ型不純物をイオン注入した後、マスク層を
除去する。これによって、論理回路を構成するｎチャネ
ル型の第１のトランジスタを形成すべき半導体基板１０
の領域にソース／ドレイン領域１６Ｂを形成することが
できる。
スタを構成するソース／ドレイン領域を形成すべき半導
体基板１０の領域にソース／ドレイン領域１６Ｂを形成
する。具体的には、論理回路を構成するｐチャネル型の
第１のトランジスタを形成すべき半導体基板１０の領
域、及び、ＤＲＡＭを構成するｎチャネル型の第２のト
ランジスタを形成すべき半導体基板１０の領域をレジス
ト材料から成るマスク層で覆い、露出した半導体基板１
０の領域にｎ型不純物をイオン注入した後、マスク層を
除去する。これによって、論理回路を構成するｎチャネ
ル型の第１のトランジスタを形成すべき半導体基板１０
の領域にソース／ドレイン領域１６Ｂを形成することが
できる。
【０１０３】次いで、論理回路を構成するｎチャネル型
の第１のトランジスタを形成すべき半導体基板１０の領
域、及び、ＤＲＡＭを構成するｎチャネル型の第２のト
ランジスタを形成すべき半導体基板１０の領域をレジス
ト材料から成るマスク層で覆い、露出した半導体基板１
０の領域にｐ型不純物をイオン注入した後、マスク層を
除去する。これによって、論理回路を構成するｐチャネ
ル型の第１のトランジスタを形成すべき半導体基板１０
の領域にソース／ドレイン領域１６Ｂを形成することが
できる。
の第１のトランジスタを形成すべき半導体基板１０の領
域、及び、ＤＲＡＭを構成するｎチャネル型の第２のト
ランジスタを形成すべき半導体基板１０の領域をレジス
ト材料から成るマスク層で覆い、露出した半導体基板１
０の領域にｐ型不純物をイオン注入した後、マスク層を
除去する。これによって、論理回路を構成するｐチャネ
ル型の第１のトランジスタを形成すべき半導体基板１０
の領域にソース／ドレイン領域１６Ｂを形成することが
できる。
【０１０４】イオン注入の後、導入された不純物を活性
化するために、ＲＴＰ法により熱処理を施す。
化するために、ＲＴＰ法により熱処理を施す。
【０１０５】［工程−３５０］その後、第１のトランジ
スタを構成するソース／ドレイン領域１６Ｂにシリサイ
ド層３０Ｂ1を形成する（図２３及び図３２の（Ａ）参
照）。具体的には、例えば、コバルト（Ｃｏ）から成る
金属層をスパッタ法にて全面に製膜した後、Ｎ 2１００
％雰囲気又はＮ2／Ａｒ雰囲気（大気圧）中で、５５０
゜Ｃ、３０秒の条件のＲＴＡ法に基づき熱処理を施す。
これによって、Ｃｏ原子と、半導体基板１０を構成する
Ｓｉ原子とが反応してコバルトシリサイド層が形成され
る。第１の絶縁材料層１１８，１１８Ａ，１１８Ｂ，１
１８Ｃ上や素子分離領域１１上、オフセット膜１１３Ｂ
上の金属層は未反応であり、そのまま残る。次いで、硫
酸と過酸化水素水と純水の混合溶液中で未反応の金属層
を除去し、再度、Ｎ2１００％雰囲気又はＮ2／Ａｒ雰囲
気（大気圧）中で、７００゜Ｃ、３０秒の条件のＲＴＡ
法に基づき熱処理を施す。これによって、コバルトシリ
サイド層の低抵抗化を図ることができる。
スタを構成するソース／ドレイン領域１６Ｂにシリサイ
ド層３０Ｂ1を形成する（図２３及び図３２の（Ａ）参
照）。具体的には、例えば、コバルト（Ｃｏ）から成る
金属層をスパッタ法にて全面に製膜した後、Ｎ 2１００
％雰囲気又はＮ2／Ａｒ雰囲気（大気圧）中で、５５０
゜Ｃ、３０秒の条件のＲＴＡ法に基づき熱処理を施す。
これによって、Ｃｏ原子と、半導体基板１０を構成する
Ｓｉ原子とが反応してコバルトシリサイド層が形成され
る。第１の絶縁材料層１１８，１１８Ａ，１１８Ｂ，１
１８Ｃ上や素子分離領域１１上、オフセット膜１１３Ｂ
上の金属層は未反応であり、そのまま残る。次いで、硫
酸と過酸化水素水と純水の混合溶液中で未反応の金属層
を除去し、再度、Ｎ2１００％雰囲気又はＮ2／Ａｒ雰囲
気（大気圧）中で、７００゜Ｃ、３０秒の条件のＲＴＡ
法に基づき熱処理を施す。これによって、コバルトシリ
サイド層の低抵抗化を図ることができる。
【０１０６】第２のトランジスタを構成するソース／ド
レイン領域１６Ａは第１の絶縁材料層１１８で覆われて
いるので、かかるソース／ドレイン領域１６Ａにシリサ
イド層が形成されることがない。
レイン領域１６Ａは第１の絶縁材料層１１８で覆われて
いるので、かかるソース／ドレイン領域１６Ａにシリサ
イド層が形成されることがない。
【０１０７】［工程−３６０］次いで、隣接する第１の
トランジスタを構成するゲート電極１１６Ｂ間を第２の
絶縁材料層１１９で埋め込み、隣接する第２のトランジ
スタを構成するゲート電極１１６Ａ間を第２の絶縁材料
層１１９で埋め込み、且つ、第１のトランジスタを構成
するゲート電極１１６Ｂの頂面及び第２のトランジスタ
を構成するゲート電極１１６Ａの頂面を露出させる（図
２４及び図３２の（Ｂ）参照）。
トランジスタを構成するゲート電極１１６Ｂ間を第２の
絶縁材料層１１９で埋め込み、隣接する第２のトランジ
スタを構成するゲート電極１１６Ａ間を第２の絶縁材料
層１１９で埋め込み、且つ、第１のトランジスタを構成
するゲート電極１１６Ｂの頂面及び第２のトランジスタ
を構成するゲート電極１１６Ａの頂面を露出させる（図
２４及び図３２の（Ｂ）参照）。
【０１０８】具体的には、高密度プラズマＣＶＤ法に
て、全面に酸化シリコン（ＳｉＯ2）から成る第２の絶
縁材料層１１９を形成する。第２の絶縁材料層１１９の
膜厚は、隣接する第１のトランジスタを構成するゲート
電極１１４Ｂ間、及び、隣接する第２のトランジスタを
構成するゲート電極１１４Ａ間を確実に埋め込む膜厚、
例えば、０．３μｍとする。次いで、ＣＭＰ法等によっ
て第２の絶縁材料層１１９の平坦化処理を行い、隣接す
るゲート電極１１４Ａ間、及び隣接するゲート電極１１
４Ｂ間を第２の絶縁材料層１１９で埋め込み、且つ、オ
フセット膜１１３Ｂの頂面を露出させる。
て、全面に酸化シリコン（ＳｉＯ2）から成る第２の絶
縁材料層１１９を形成する。第２の絶縁材料層１１９の
膜厚は、隣接する第１のトランジスタを構成するゲート
電極１１４Ｂ間、及び、隣接する第２のトランジスタを
構成するゲート電極１１４Ａ間を確実に埋め込む膜厚、
例えば、０．３μｍとする。次いで、ＣＭＰ法等によっ
て第２の絶縁材料層１１９の平坦化処理を行い、隣接す
るゲート電極１１４Ａ間、及び隣接するゲート電極１１
４Ｂ間を第２の絶縁材料層１１９で埋め込み、且つ、オ
フセット膜１１３Ｂの頂面を露出させる。
【０１０９】その後、加熱したリン酸を用いてオフセッ
ト膜１１３Ｂを等方的にエッチングすることによって、
オフセット膜１１３Ｂを除去する。
ト膜１１３Ｂを等方的にエッチングすることによって、
オフセット膜１１３Ｂを除去する。
【０１１０】次いで、論理回路を構成するｐチャネル型
の第１のトランジスタを形成すべき半導体基板１０の領
域をレジスト材料から成るマスク層で覆い、露出した半
導体基板１０の領域にｎ型不純物をイオン注入した後、
マスク層を除去する。これによって、論理回路を構成す
るｎチャネル型の第１のトランジスタを構成するゲート
電極１１４Ｂ、及び、ＤＲＡＭを構成するｎチャネル型
の第２のトランジスタを構成するゲート電極１１４Ａに
ｎ型不純物が導入される。図において、不純物が導入さ
れたポリシリコン層を参照番号１１３Ａ’で示す。こう
して得られた構造を図２５及び図３３の（Ａ）に示す。
の第１のトランジスタを形成すべき半導体基板１０の領
域をレジスト材料から成るマスク層で覆い、露出した半
導体基板１０の領域にｎ型不純物をイオン注入した後、
マスク層を除去する。これによって、論理回路を構成す
るｎチャネル型の第１のトランジスタを構成するゲート
電極１１４Ｂ、及び、ＤＲＡＭを構成するｎチャネル型
の第２のトランジスタを構成するゲート電極１１４Ａに
ｎ型不純物が導入される。図において、不純物が導入さ
れたポリシリコン層を参照番号１１３Ａ’で示す。こう
して得られた構造を図２５及び図３３の（Ａ）に示す。
【０１１１】次いで、論理回路を構成するｎチャネル型
の第１のトランジスタを形成すべき半導体基板１０の領
域、及び、ＤＲＡＭを構成するｎチャネル型の第２のト
ランジスタを形成すべき半導体基板１０の領域をレジス
ト材料から成るマスク層で覆い、露出した半導体基板１
０の領域にｐ型不純物をイオン注入した後、マスク層を
除去する。これによって、論理回路を構成するｐチャネ
ル型の第１のトランジスタを構成するゲート電極１１４
Ｂにｐ型不純物が導入される。
の第１のトランジスタを形成すべき半導体基板１０の領
域、及び、ＤＲＡＭを構成するｎチャネル型の第２のト
ランジスタを形成すべき半導体基板１０の領域をレジス
ト材料から成るマスク層で覆い、露出した半導体基板１
０の領域にｐ型不純物をイオン注入した後、マスク層を
除去する。これによって、論理回路を構成するｐチャネ
ル型の第１のトランジスタを構成するゲート電極１１４
Ｂにｐ型不純物が導入される。
【０１１２】イオン注入の後、導入された不純物を活性
化するために、ＲＴＰ法により熱処理を施す。
化するために、ＲＴＰ法により熱処理を施す。
【０１１３】その後、等方性エッチングによって、第１
の絶縁材料層１１８の上部を除去する（図２６及び図３
３の（Ｂ）参照）。即ち、第１のトランジスタを構成す
るゲート電極１１４Ｂの側壁の第１の絶縁材料層１１８
Ｂの上部、及び、第２のトランジスタを構成するゲート
電極１１４Ａの側壁の第１の絶縁材料層１１８Ａの上部
を除去する。このとき、ゲート電極の接続領域における
ゲート電極の側壁の第１の絶縁材料層１１８Ｃの上部も
除去される。
の絶縁材料層１１８の上部を除去する（図２６及び図３
３の（Ｂ）参照）。即ち、第１のトランジスタを構成す
るゲート電極１１４Ｂの側壁の第１の絶縁材料層１１８
Ｂの上部、及び、第２のトランジスタを構成するゲート
電極１１４Ａの側壁の第１の絶縁材料層１１８Ａの上部
を除去する。このとき、ゲート電極の接続領域における
ゲート電極の側壁の第１の絶縁材料層１１８Ｃの上部も
除去される。
【０１１４】尚、ゲート電極へのイオン注入と、第１の
絶縁材料層１１８の上部の除去の順序を逆にしてもよ
い。即ち、オフセット膜を除去し、次いで、第１のトラ
ンジスタを構成するゲート電極１１４Ｂの側壁の第１の
絶縁材料層１１８Ｂの上部、及び、第２のトランジスタ
を構成するゲート電極１１４Ａの側壁の第１の絶縁材料
層１１８Ａの上部を除去した後、露出したゲート電極１
１４Ａ，１１４Ｂを構成するポリシリコン層１１３Ａ’
にイオン注入を施してもよい。あるいは又、第１のトラ
ンジスタを構成するゲート電極１１４Ｂの側壁の第１の
絶縁材料層１１８Ｂの上部、及び、第２のトランジスタ
を構成するゲート電極１１４Ａの側壁の第１の絶縁材料
層１１８Ａの上部を除去し、次いで、オフセット膜を除
去した後、露出したゲート電極１１４Ａ，１１４Ｂを構
成するポリシリコン層１１３Ａ’にイオン注入を施して
もよい。
絶縁材料層１１８の上部の除去の順序を逆にしてもよ
い。即ち、オフセット膜を除去し、次いで、第１のトラ
ンジスタを構成するゲート電極１１４Ｂの側壁の第１の
絶縁材料層１１８Ｂの上部、及び、第２のトランジスタ
を構成するゲート電極１１４Ａの側壁の第１の絶縁材料
層１１８Ａの上部を除去した後、露出したゲート電極１
１４Ａ，１１４Ｂを構成するポリシリコン層１１３Ａ’
にイオン注入を施してもよい。あるいは又、第１のトラ
ンジスタを構成するゲート電極１１４Ｂの側壁の第１の
絶縁材料層１１８Ｂの上部、及び、第２のトランジスタ
を構成するゲート電極１１４Ａの側壁の第１の絶縁材料
層１１８Ａの上部を除去し、次いで、オフセット膜を除
去した後、露出したゲート電極１１４Ａ，１１４Ｂを構
成するポリシリコン層１１３Ａ’にイオン注入を施して
もよい。
【０１１５】そして、第１のトランジスタを構成するゲ
ート電極１１４Ｂの頂面（即ち、ポリシリコン層１１３
Ａ’の頂面）及び第２のトランジスタを構成するゲート
電極１１４Ａの頂面（即ち、ポリシリコン層１１３Ａ’
の頂面）にシリサイド層３０Ａ，３０Ｂ2を形成する
（図２７及び図３４の（Ａ）参照）。具体的には、実施
の形態１の［工程−１５０］と同様の処理を行えばよ
い。尚、ゲート電極１１４Ａ，１１４Ｂの露出した側壁
には、スパッタ法によって金属層が堆積することがない
ので、ゲート電極１１４Ａ，１１４Ｂの露出した側壁に
はシリサイド層が形成されない。このとき、ゲート電極
の接続領域におけるゲート電極の頂面（即ち、ポリシリ
コン層１１３Ａ’の頂面）にもシリサイド層３０Ｃが形
成される。
ート電極１１４Ｂの頂面（即ち、ポリシリコン層１１３
Ａ’の頂面）及び第２のトランジスタを構成するゲート
電極１１４Ａの頂面（即ち、ポリシリコン層１１３Ａ’
の頂面）にシリサイド層３０Ａ，３０Ｂ2を形成する
（図２７及び図３４の（Ａ）参照）。具体的には、実施
の形態１の［工程−１５０］と同様の処理を行えばよ
い。尚、ゲート電極１１４Ａ，１１４Ｂの露出した側壁
には、スパッタ法によって金属層が堆積することがない
ので、ゲート電極１１４Ａ，１１４Ｂの露出した側壁に
はシリサイド層が形成されない。このとき、ゲート電極
の接続領域におけるゲート電極の頂面（即ち、ポリシリ
コン層１１３Ａ’の頂面）にもシリサイド層３０Ｃが形
成される。
【０１１６】その後、全面に、例えば、窒化シリコン膜
をプラズマＣＶＤ法あるいはＬＰ−ＣＶＤ法に基づき全
面に堆積させ、かかる窒化シリコン膜をエッチバックす
ることによって、第１のトランジスタを構成するゲート
電極１１４Ｂに形成されたシリサイド層３０Ｂ2上、及
び、第１のトランジスタを構成するゲート電極１１４Ｂ
の側壁の第１の絶縁材料層１１８Ｂの頂部上に第１のキ
ャップ層３１Ｂを形成する。同時に、第２のトランジス
タを構成するゲート電極１１４Ａに形成されたシリサイ
ド層３０Ａ上、及び、第２のトランジスタを構成するゲ
ート電極１１４Ａの側壁の第１の絶縁材料層１１８Ａの
頂部上に第２のキャップ層３１Ａを形成する（図２８及
び図３４の（Ｂ）参照）。
をプラズマＣＶＤ法あるいはＬＰ−ＣＶＤ法に基づき全
面に堆積させ、かかる窒化シリコン膜をエッチバックす
ることによって、第１のトランジスタを構成するゲート
電極１１４Ｂに形成されたシリサイド層３０Ｂ2上、及
び、第１のトランジスタを構成するゲート電極１１４Ｂ
の側壁の第１の絶縁材料層１１８Ｂの頂部上に第１のキ
ャップ層３１Ｂを形成する。同時に、第２のトランジス
タを構成するゲート電極１１４Ａに形成されたシリサイ
ド層３０Ａ上、及び、第２のトランジスタを構成するゲ
ート電極１１４Ａの側壁の第１の絶縁材料層１１８Ａの
頂部上に第２のキャップ層３１Ａを形成する（図２８及
び図３４の（Ｂ）参照）。
【０１１７】尚、例えば、ゲート電極やその延在部ある
いはワード線において、オフセット膜１１３Ｂの除去、
イオン注入、第１の絶縁材料層１１８Ｃの上部の除去を
行い、ポリシリコン層１１３Ａ’上にシリサイド層３０
Ｃを形成した後、キャップ層３１Ｃを形成すると、ゲー
ト電極やその延在部あるいはワード線が幅広い場合、シ
リサイド層３０Ｃの一部分のみがキャップ層３１Ｃで覆
われ、シリサイド層３０Ｃの他の部分は露出した状態と
なる（図３４の（Ｂ）参照）。従って、リソグラフィ技
術やエッチング技術を適用することなく、ゲート電極や
その延在部あるいはワード線に対してコンタクトプラグ
を形成することが可能となる。
いはワード線において、オフセット膜１１３Ｂの除去、
イオン注入、第１の絶縁材料層１１８Ｃの上部の除去を
行い、ポリシリコン層１１３Ａ’上にシリサイド層３０
Ｃを形成した後、キャップ層３１Ｃを形成すると、ゲー
ト電極やその延在部あるいはワード線が幅広い場合、シ
リサイド層３０Ｃの一部分のみがキャップ層３１Ｃで覆
われ、シリサイド層３０Ｃの他の部分は露出した状態と
なる（図３４の（Ｂ）参照）。従って、リソグラフィ技
術やエッチング技術を適用することなく、ゲート電極や
その延在部あるいはワード線に対してコンタクトプラグ
を形成することが可能となる。
【０１１８】［工程−３７０］その後、実施の形態１の
［工程−１６０］の酸化シリコン（ＳｉＯ2）から成る
層間絶縁層４１の形成以降と同様の工程を経ることによ
って、コンタクトプラグ４５（ビット線用のコンタクト
プラグ及びノード用のコンタクトプラグ）を完成させ
（図２９参照）、更に、［工程−１７０］、［工程−１
８０］と同様の工程を経ることによって、図３０及び図
３１に示す構造を得ることができる。尚、全面に第１の
層間絶縁層４１を形成し、第１の層間絶縁層４１及び第
２の絶縁材料層１１９、第１の絶縁材料層１１８を貫通
し、ソース／ドレイン領域１６Ｂに達する開口部４４を
形成した後、開口部４４を導電材料によって埋め込み、
以て、コンタクトプラグ４５を形成するが、第１の層間
絶縁層４１及び第２の絶縁材料層１１９、第１の絶縁材
料層１１８を選択的にエッチングすることによって開口
部４４を形成する際、キャップ層３１Ａの下の第１の絶
縁材料層１１８Ａは、キャップ層３１Ａによって保護さ
れ、エッチングされることがない。また、ソース／ドレ
イン領域１６Ａに達する開口部を形成した後、開口部を
導電材料によって埋め込み、以て、コンタクトプラグ５
４を形成するが、第１の層間絶縁層４１及び第２の絶縁
材料層１１９、第１の絶縁材料層１１８を選択的にエッ
チングすることによって開口部を形成する際、キャップ
層３１Ｂの下の第１の絶縁材料層１１８Ｂは、キャップ
層３１Ｂによって保護され、エッチングされることがな
い。
［工程−１６０］の酸化シリコン（ＳｉＯ2）から成る
層間絶縁層４１の形成以降と同様の工程を経ることによ
って、コンタクトプラグ４５（ビット線用のコンタクト
プラグ及びノード用のコンタクトプラグ）を完成させ
（図２９参照）、更に、［工程−１７０］、［工程−１
８０］と同様の工程を経ることによって、図３０及び図
３１に示す構造を得ることができる。尚、全面に第１の
層間絶縁層４１を形成し、第１の層間絶縁層４１及び第
２の絶縁材料層１１９、第１の絶縁材料層１１８を貫通
し、ソース／ドレイン領域１６Ｂに達する開口部４４を
形成した後、開口部４４を導電材料によって埋め込み、
以て、コンタクトプラグ４５を形成するが、第１の層間
絶縁層４１及び第２の絶縁材料層１１９、第１の絶縁材
料層１１８を選択的にエッチングすることによって開口
部４４を形成する際、キャップ層３１Ａの下の第１の絶
縁材料層１１８Ａは、キャップ層３１Ａによって保護さ
れ、エッチングされることがない。また、ソース／ドレ
イン領域１６Ａに達する開口部を形成した後、開口部を
導電材料によって埋め込み、以て、コンタクトプラグ５
４を形成するが、第１の層間絶縁層４１及び第２の絶縁
材料層１１９、第１の絶縁材料層１１８を選択的にエッ
チングすることによって開口部を形成する際、キャップ
層３１Ｂの下の第１の絶縁材料層１１８Ｂは、キャップ
層３１Ｂによって保護され、エッチングされることがな
い。
【０１１９】図３５及び図３６に、ＤＲＡＭの領域の一
部分、論理回路の一部分、及びゲート電極の接続領域の
一部分を図示するように、［工程−３６０］を以下のよ
うに変形することもできる。即ち、オフセット膜１１３
Ｂを除去した後、露出したゲート電極１１４Ａ，１１４
Ｂを構成するポリシリコン層１１３Ａに、ソース／ドレ
イン領域に導入された不純物と同じ導電型の不純物を導
入する。次いで、露出したゲート電極１１４Ａ，１１４
Ｂを構成するポリシリコン層１１３Ａ’の頂面にシリサ
イド層３０Ａ，３０Ｂ2を形成した後（図３５の（Ａ）
参照）、第１のトランジスタを構成するゲート電極１１
４Ｂの側壁の第１の絶縁材料層１１８Ｂの上部、及び、
第２のトランジスタを構成するゲート電極１１４Ａの側
壁の第１の絶縁材料層１１８Ａの上部を除去する（図３
５の（Ｂ）参照）。そして、第１のトランジスタを構成
するゲート電極１１４Ｂに形成されたシリサイド層３０
Ｂ 2上、及び、第１のトランジスタを構成するゲート電
極１１４Ｂの側壁の第１の絶縁材料層１１８Ｂの頂部上
に第１のキャップ層３１Ｂを形成する。併せて、第２の
トランジスタを構成するゲート電極１１４Ａに形成され
たシリサイド層３０Ａ上、及び、第２のトランジスタを
構成するゲート電極１１４Ａの側壁の第１の絶縁材料層
１１８Ａの頂部上に第２のキャップ層３１Ａを形成する
（図３６参照）。
部分、論理回路の一部分、及びゲート電極の接続領域の
一部分を図示するように、［工程−３６０］を以下のよ
うに変形することもできる。即ち、オフセット膜１１３
Ｂを除去した後、露出したゲート電極１１４Ａ，１１４
Ｂを構成するポリシリコン層１１３Ａに、ソース／ドレ
イン領域に導入された不純物と同じ導電型の不純物を導
入する。次いで、露出したゲート電極１１４Ａ，１１４
Ｂを構成するポリシリコン層１１３Ａ’の頂面にシリサ
イド層３０Ａ，３０Ｂ2を形成した後（図３５の（Ａ）
参照）、第１のトランジスタを構成するゲート電極１１
４Ｂの側壁の第１の絶縁材料層１１８Ｂの上部、及び、
第２のトランジスタを構成するゲート電極１１４Ａの側
壁の第１の絶縁材料層１１８Ａの上部を除去する（図３
５の（Ｂ）参照）。そして、第１のトランジスタを構成
するゲート電極１１４Ｂに形成されたシリサイド層３０
Ｂ 2上、及び、第１のトランジスタを構成するゲート電
極１１４Ｂの側壁の第１の絶縁材料層１１８Ｂの頂部上
に第１のキャップ層３１Ｂを形成する。併せて、第２の
トランジスタを構成するゲート電極１１４Ａに形成され
たシリサイド層３０Ａ上、及び、第２のトランジスタを
構成するゲート電極１１４Ａの側壁の第１の絶縁材料層
１１８Ａの頂部上に第２のキャップ層３１Ａを形成する
（図３６参照）。
【０１２０】また、実施の形態３においては、キャップ
層３１Ａ，３１Ｂがゲート電極１１４Ａ，１１４Ｂから
張り出し、キャップ層３１Ａ，３１Ｂの端部がゲート電
極１１４Ａ，１１４Ｂを構成するキャップ層３１Ａ，３
１Ｂの側壁の全てを覆い、しかも、ポリシリコン層１１
３Ａ’の側壁の上部を覆い、第１の絶縁材料層１１８
Ａ，１１８Ｂがゲート電極１１４Ａ，１１４Ｂの側壁の
下方部分を覆っている構造としたが（図３７の（Ａ）の
拡大図を参照）、キャップ層３１Ａ，３１Ｂの端部下面
がポリシリコン層１１３Ａ’の頂面と略一致するような
構造としてもよいし（図３７の（Ｂ）の拡大図を参
照）、キャップ層３１Ａ，３１Ｂの端部下面がシリサイ
ド層３０Ａ，３０Ｂ2の頂面と略一致するような構造と
してもよい（図３８の拡大図を参照）。このような構造
は、第１のトランジスタを構成するゲート電極１１４Ｂ
の側壁の第１の絶縁材料層１１８Ｂの上部、及び、第２
のトランジスタを構成するゲート電極１１４Ａの側壁の
第１の絶縁材料層１１８Ａの上部を除去する量を制御す
ることによって、得ることができる。
層３１Ａ，３１Ｂがゲート電極１１４Ａ，１１４Ｂから
張り出し、キャップ層３１Ａ，３１Ｂの端部がゲート電
極１１４Ａ，１１４Ｂを構成するキャップ層３１Ａ，３
１Ｂの側壁の全てを覆い、しかも、ポリシリコン層１１
３Ａ’の側壁の上部を覆い、第１の絶縁材料層１１８
Ａ，１１８Ｂがゲート電極１１４Ａ，１１４Ｂの側壁の
下方部分を覆っている構造としたが（図３７の（Ａ）の
拡大図を参照）、キャップ層３１Ａ，３１Ｂの端部下面
がポリシリコン層１１３Ａ’の頂面と略一致するような
構造としてもよいし（図３７の（Ｂ）の拡大図を参
照）、キャップ層３１Ａ，３１Ｂの端部下面がシリサイ
ド層３０Ａ，３０Ｂ2の頂面と略一致するような構造と
してもよい（図３８の拡大図を参照）。このような構造
は、第１のトランジスタを構成するゲート電極１１４Ｂ
の側壁の第１の絶縁材料層１１８Ｂの上部、及び、第２
のトランジスタを構成するゲート電極１１４Ａの側壁の
第１の絶縁材料層１１８Ａの上部を除去する量を制御す
ることによって、得ることができる。
【０１２１】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した半導体装置の構造、
半導体装置の製造において使用した材料、加工条件等は
例示であり、適宜変更することができる。
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した半導体装置の構造、
半導体装置の製造において使用した材料、加工条件等は
例示であり、適宜変更することができる。
【０１２２】ＤＲＡＭを構成するキャパシタとしては、
その他、ＭＩＭ構造を適用することもできる。本発明の
半導体装置の製造方法においては、ＭＩＭ構造を有する
キャパシタの形成前に、シンタリング処理や論理回路を
構成する第１のトランジスタのソース／ドレイン領域に
コンタクトプラグを形成したり、シンタリング処理を行
うので、ＭＩＭ構造を有するキャパシタの特性が劣化す
る虞がない。
その他、ＭＩＭ構造を適用することもできる。本発明の
半導体装置の製造方法においては、ＭＩＭ構造を有する
キャパシタの形成前に、シンタリング処理や論理回路を
構成する第１のトランジスタのソース／ドレイン領域に
コンタクトプラグを形成したり、シンタリング処理を行
うので、ＭＩＭ構造を有するキャパシタの特性が劣化す
る虞がない。
【０１２３】
【発明の効果】本発明の第１の態様に係る半導体装置に
おいては、第２のトランジスタを構成するソース／ドレ
イン領域にシリサイド層が形成されていないので、ＤＲ
ＡＭメモリセル特性の劣化といった問題の発生を回避す
ることができる。
おいては、第２のトランジスタを構成するソース／ドレ
イン領域にシリサイド層が形成されていないので、ＤＲ
ＡＭメモリセル特性の劣化といった問題の発生を回避す
ることができる。
【０１２４】また、本発明の第２の態様に係る半導体装
置あるいは本発明の第３の態様に係る半導体装置の製造
方法においては、キャップ層を薄くすることができ、ゲ
ート電極に起因した段差が大きくなり、後の工程で不都
合が生じるといった問題の発生を防止することができ
る。また、第１の絶縁材料の比誘電率を第２の絶縁材料
の比誘電率よりも低くすれば、フリンジ容量が増加する
ことを抑制することができ、特に論理回路を構成するト
ランジスタの高速動作特性への影響を最小限にすること
ができる。
置あるいは本発明の第３の態様に係る半導体装置の製造
方法においては、キャップ層を薄くすることができ、ゲ
ート電極に起因した段差が大きくなり、後の工程で不都
合が生じるといった問題の発生を防止することができ
る。また、第１の絶縁材料の比誘電率を第２の絶縁材料
の比誘電率よりも低くすれば、フリンジ容量が増加する
ことを抑制することができ、特に論理回路を構成するト
ランジスタの高速動作特性への影響を最小限にすること
ができる。
【０１２５】本発明の第１の態様若しくは第２の態様に
係る半導体装置の製造方法においては、隣接する第２の
トランジスタを構成するゲート電極間が絶縁材料層で埋
め込まれているので、第２のトランジスタのソース／ド
レイン領域にシリサイド層が形成されることがなく、Ｄ
ＲＡＭメモリセル特性の劣化といった問題の発生を回避
することができる。また、隣接する第２のトランジスタ
を構成するゲート電極間が絶縁材料層で予め埋め込まれ
ているので、ＤＲＡＭを構成する第２のトランジスタの
ソース／ドレイン領域にコンタクトプラグをＳＡＣ技術
に基づき容易に、且つ、確実に形成することができる。
係る半導体装置の製造方法においては、隣接する第２の
トランジスタを構成するゲート電極間が絶縁材料層で埋
め込まれているので、第２のトランジスタのソース／ド
レイン領域にシリサイド層が形成されることがなく、Ｄ
ＲＡＭメモリセル特性の劣化といった問題の発生を回避
することができる。また、隣接する第２のトランジスタ
を構成するゲート電極間が絶縁材料層で予め埋め込まれ
ているので、ＤＲＡＭを構成する第２のトランジスタの
ソース／ドレイン領域にコンタクトプラグをＳＡＣ技術
に基づき容易に、且つ、確実に形成することができる。
【０１２６】また、本発明の第１の態様若しくは第２の
態様に係る半導体装置の製造方法においては、第２のト
ランジスタを構成するソース／ドレイン領域が絶縁材料
層あるいは第１の絶縁材料層で被覆された状態で第１の
トランジスタを形成すべき半導体基板の領域を露出させ
るので、このとき、第２のトランジスタを形成すべき半
導体基板の領域がエッチングによって掘られたり、エッ
チングダメージ（所謂、半導体基板におけるサブオキサ
イドの生成やカーボンの叩き込み）が生じることがな
く、第２のトランジスタの特性が劣化することを防止し
得る。
態様に係る半導体装置の製造方法においては、第２のト
ランジスタを構成するソース／ドレイン領域が絶縁材料
層あるいは第１の絶縁材料層で被覆された状態で第１の
トランジスタを形成すべき半導体基板の領域を露出させ
るので、このとき、第２のトランジスタを形成すべき半
導体基板の領域がエッチングによって掘られたり、エッ
チングダメージ（所謂、半導体基板におけるサブオキサ
イドの生成やカーボンの叩き込み）が生じることがな
く、第２のトランジスタの特性が劣化することを防止し
得る。
【０１２７】本発明の第２の態様に係る半導体装置の製
造方法においては、第１のトランジスタを構成するソー
ス／ドレイン領域にシリサイド層を形成する工程と、第
１のトランジスタを構成するゲート電極の頂面及び第２
のトランジスタを構成するゲート電極の頂面にシリサイ
ド層を形成する工程とが別の工程である。それ故、ソー
ス／ドレイン領域の表面領域に形成すべきシリサイド層
の厚さと、ゲート電極の頂面に形成すべきシリサイド層
の厚さを異ならせることができる。通常、ソース／ドレ
イン領域に形成すべきシリサイド層の厚さを、ゲート電
極の頂面に形成すべきシリサイド層の厚さよりも薄くす
ることが好ましい。従って、本発明の第２の態様に係る
半導体装置の製造方法においては、半導体装置の高い設
計自由度を得ることができる。
造方法においては、第１のトランジスタを構成するソー
ス／ドレイン領域にシリサイド層を形成する工程と、第
１のトランジスタを構成するゲート電極の頂面及び第２
のトランジスタを構成するゲート電極の頂面にシリサイ
ド層を形成する工程とが別の工程である。それ故、ソー
ス／ドレイン領域の表面領域に形成すべきシリサイド層
の厚さと、ゲート電極の頂面に形成すべきシリサイド層
の厚さを異ならせることができる。通常、ソース／ドレ
イン領域に形成すべきシリサイド層の厚さを、ゲート電
極の頂面に形成すべきシリサイド層の厚さよりも薄くす
ることが好ましい。従って、本発明の第２の態様に係る
半導体装置の製造方法においては、半導体装置の高い設
計自由度を得ることができる。
【０１２８】シリサイド層の形成後、７００゜Ｃを越え
る熱処理工程においてシリサイド層に凝集が発生し、シ
リサイド層の抵抗が上昇するといった問題がある。ま
た、論理回路を構成するトランジスタにデュアルゲート
技術を適用する場合、ｐチャネル型ＭＯＳＦＥＴのゲー
ト電極を構成するポリシリコン層に含まれているｐ型不
純物であるボロンは、ファーネス装置を用いた７００゜
Ｃを越える熱処理工程によって、ゲート絶縁膜を介して
半導体基板へと容易に突き抜ける。その結果、ｐチャネ
ル型ＭＯＳＦＥＴの閾値電圧Ｖthの変動や、ゲート絶縁
膜の特性劣化を引き起こすといった問題がある。また、
ｎチャネル型ＭＯＳＦＥＴのゲート電極を構成するポリ
シリコン層に含まれているｎ型不純物と、ｐチャネル型
ＭＯＳＦＥＴのゲート電極を構成するポリシリコン層に
含まれているｐ型不純物との間に、相互拡散が発生す
る。従って、シリサイド層及びゲート電極を形成した後
には、ファーネス装置を用いた７００゜Ｃを越える熱処
理を行うことは好ましくない。本発明の半導体装置の製
造方法においては、シリサイド層の形成後、ファーネス
装置を用いた７００゜Ｃを越える熱処理の実行を避ける
ことができ、これらの問題の発生を回避することができ
る。
る熱処理工程においてシリサイド層に凝集が発生し、シ
リサイド層の抵抗が上昇するといった問題がある。ま
た、論理回路を構成するトランジスタにデュアルゲート
技術を適用する場合、ｐチャネル型ＭＯＳＦＥＴのゲー
ト電極を構成するポリシリコン層に含まれているｐ型不
純物であるボロンは、ファーネス装置を用いた７００゜
Ｃを越える熱処理工程によって、ゲート絶縁膜を介して
半導体基板へと容易に突き抜ける。その結果、ｐチャネ
ル型ＭＯＳＦＥＴの閾値電圧Ｖthの変動や、ゲート絶縁
膜の特性劣化を引き起こすといった問題がある。また、
ｎチャネル型ＭＯＳＦＥＴのゲート電極を構成するポリ
シリコン層に含まれているｎ型不純物と、ｐチャネル型
ＭＯＳＦＥＴのゲート電極を構成するポリシリコン層に
含まれているｐ型不純物との間に、相互拡散が発生す
る。従って、シリサイド層及びゲート電極を形成した後
には、ファーネス装置を用いた７００゜Ｃを越える熱処
理を行うことは好ましくない。本発明の半導体装置の製
造方法においては、シリサイド層の形成後、ファーネス
装置を用いた７００゜Ｃを越える熱処理の実行を避ける
ことができ、これらの問題の発生を回避することができ
る。
【０１２９】以上の結果として、サリサイド技術及びデ
ュアルゲート技術を含む高速論理回路製造プロセスと汎
用のＤＲＡＭ製造プロセスとの間の良好なる整合性を達
成することができる。即ち、標準的な論理回路プロセス
に付加的なＤＲＡＭプロセスを加えることによって、論
理回路とＤＲＡＭとが混載された半導体装置を容易に得
ることができる。また、今後の流通が期待されるＩＰの
ライブラリとして、ＤＲＡＭメモリセルを準備すること
が可能となる。更には、シリサイド層を形成すべきでな
い半導体基板の領域を容易に得ることができるので、静
電破壊強度の高い入出力回路の保護素子や高抵抗素子を
同時に形成することができる。
ュアルゲート技術を含む高速論理回路製造プロセスと汎
用のＤＲＡＭ製造プロセスとの間の良好なる整合性を達
成することができる。即ち、標準的な論理回路プロセス
に付加的なＤＲＡＭプロセスを加えることによって、論
理回路とＤＲＡＭとが混載された半導体装置を容易に得
ることができる。また、今後の流通が期待されるＩＰの
ライブラリとして、ＤＲＡＭメモリセルを準備すること
が可能となる。更には、シリサイド層を形成すべきでな
い半導体基板の領域を容易に得ることができるので、静
電破壊強度の高い入出力回路の保護素子や高抵抗素子を
同時に形成することができる。
【図１】発明の実施の形態１の半導体装置の製造方法を
説明するための半導体基板等の模式的な一部断面図であ
る。
説明するための半導体基板等の模式的な一部断面図であ
る。
【図２】図１に引き続き、発明の実施の形態１の半導体
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。
【図３】図２に引き続き、発明の実施の形態１の半導体
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。
【図４】図３に引き続き、発明の実施の形態１の半導体
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。
【図５】図４に引き続き、発明の実施の形態１の半導体
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。
【図６】図５に引き続き、発明の実施の形態１の半導体
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。
【図７】図６に引き続き、発明の実施の形態１の半導体
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。
【図８】図７に引き続き、発明の実施の形態１の半導体
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。
【図９】図８に引き続き、発明の実施の形態１の半導体
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。
【図１０】図９に引き続き、発明の実施の形態１の半導
体装置の製造方法を説明するための半導体基板等の模式
的な一部断面図である。
体装置の製造方法を説明するための半導体基板等の模式
的な一部断面図である。
【図１１】図１０に引き続き、発明の実施の形態１の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
【図１２】図１１に引き続き、発明の実施の形態１の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
【図１３】図１２に引き続き、発明の実施の形態１の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
【図１４】図１３に引き続き、発明の実施の形態１の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
【図１５】図１４に引き続き、発明の実施の形態１の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
【図１６】図１５に引き続き、発明の実施の形態１の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
【図１７】発明の実施の形態２の半導体装置の製造方法
を説明するための半導体基板等の模式的な一部断面図で
ある。
を説明するための半導体基板等の模式的な一部断面図で
ある。
【図１８】発明の実施の形態３の半導体装置の製造方法
を説明するための半導体基板等の模式的な一部断面図で
ある。
を説明するための半導体基板等の模式的な一部断面図で
ある。
【図１９】図１８に引き続き、発明の実施の形態３の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
【図２０】図１９に引き続き、発明の実施の形態３の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
【図２１】図２０に引き続き、発明の実施の形態３の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
【図２２】図２１に引き続き、発明の実施の形態３の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
【図２３】図２２に引き続き、発明の実施の形態３の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
【図２４】図２３に引き続き、発明の実施の形態３の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
【図２５】図２４に引き続き、発明の実施の形態３の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
【図２６】図２５に引き続き、発明の実施の形態３の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
【図２７】図２６に引き続き、発明の実施の形態３の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
【図２８】図２７に引き続き、発明の実施の形態３の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
【図２９】図２８に引き続き、発明の実施の形態３の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
【図３０】図２９に引き続き、発明の実施の形態３の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
【図３１】図３０に引き続き、発明の実施の形態３の半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。
【図３２】発明の実施の形態３の半導体装置の製造方法
を説明するための半導体基板等の要部の模式的な一部断
面図である。
を説明するための半導体基板等の要部の模式的な一部断
面図である。
【図３３】図３２に引き続き、発明の実施の形態３の半
導体装置の製造方法を説明するための半導体基板等の要
部の模式的な一部断面図である。
導体装置の製造方法を説明するための半導体基板等の要
部の模式的な一部断面図である。
【図３４】図３３に引き続き、発明の実施の形態３の半
導体装置の製造方法を説明するための半導体基板等の要
部の模式的な一部断面図である。
導体装置の製造方法を説明するための半導体基板等の要
部の模式的な一部断面図である。
【図３５】発明の実施の形態３の半導体装置の製造方法
の変形例を説明するための半導体基板等の要部の模式的
な一部断面図である。
の変形例を説明するための半導体基板等の要部の模式的
な一部断面図である。
【図３６】図３５に引き続き、発明の実施の形態３の半
導体装置の製造方法の変形例を説明するための半導体基
板等の要部の模式的な一部断面図である。
導体装置の製造方法の変形例を説明するための半導体基
板等の要部の模式的な一部断面図である。
【図３７】発明の実施の形態３の半導体装置の製造方法
の変形例を説明するための半導体基板等の要部を拡大し
た模式的な一部断面図である。
の変形例を説明するための半導体基板等の要部を拡大し
た模式的な一部断面図である。
【図３８】発明の実施の形態３の半導体装置の製造方法
の変形例を説明するための半導体基板等の要部を拡大し
た模式的な一部断面図である。
の変形例を説明するための半導体基板等の要部を拡大し
た模式的な一部断面図である。
１０・・・半導体基板、１１・・・素子分離領域、１
３，１３’，１１３Ａ，１１３Ａ’・・・ポリシリコン
層、１１３Ｂ・・・オフセット膜、１４Ａ，１４Ｂ，１
１４Ａ，１１４Ｂ・・・ゲート電極、１５Ｂ・・・エク
ステンション領域、１６Ａ，１６Ｂ・・・ソース／ドレ
イン領域、１１６Ａ・・・不純物含有領域、１７Ａ，１
７Ｂ・・・チャネル形成領域、１８，１１８，・１１８
Ａ，１１８Ｂ，１１８Ｃ・・第１の絶縁材料層、１９，
１１９・・・第２の絶縁材料層、２０・・・第３の絶縁
材料層、２１Ｂ・・・ゲートサイドウオール、３０Ａ，
３０Ｂ 1，３０Ｂ2・・・シリサイド層、３１Ａ，３１Ｂ
・・・キャップ層、４０・・・エッチングストップ層、
４１・・・第１の層間絶縁層、４２・・・ハードマスク
層、４３・・・開口部径縮小用マスク、４４・・・開口
部、４５・・・コンタクトプラグ（ビット線用のコンタ
クトプラグ及びノード用のコンタクトプラグ）、４６・
・・第１の絶縁膜、４７・・・ビット線、５０・・・第
２の層間絶縁層、５１・・・ノードコンタクトプラグ、
５２・・・第２の絶縁膜、５３・・・開口部、５４・・
・コンタクトプラグ、５５・・・配線、５６・・・第３
の層間絶縁層、５７・・・記憶ノード電極、５８・・・
誘電体薄膜、５９・・・セルプレート
３，１３’，１１３Ａ，１１３Ａ’・・・ポリシリコン
層、１１３Ｂ・・・オフセット膜、１４Ａ，１４Ｂ，１
１４Ａ，１１４Ｂ・・・ゲート電極、１５Ｂ・・・エク
ステンション領域、１６Ａ，１６Ｂ・・・ソース／ドレ
イン領域、１１６Ａ・・・不純物含有領域、１７Ａ，１
７Ｂ・・・チャネル形成領域、１８，１１８，・１１８
Ａ，１１８Ｂ，１１８Ｃ・・第１の絶縁材料層、１９，
１１９・・・第２の絶縁材料層、２０・・・第３の絶縁
材料層、２１Ｂ・・・ゲートサイドウオール、３０Ａ，
３０Ｂ 1，３０Ｂ2・・・シリサイド層、３１Ａ，３１Ｂ
・・・キャップ層、４０・・・エッチングストップ層、
４１・・・第１の層間絶縁層、４２・・・ハードマスク
層、４３・・・開口部径縮小用マスク、４４・・・開口
部、４５・・・コンタクトプラグ（ビット線用のコンタ
クトプラグ及びノード用のコンタクトプラグ）、４６・
・・第１の絶縁膜、４７・・・ビット線、５０・・・第
２の層間絶縁層、５１・・・ノードコンタクトプラグ、
５２・・・第２の絶縁膜、５３・・・開口部、５４・・
・コンタクトプラグ、５５・・・配線、５６・・・第３
の層間絶縁層、５７・・・記憶ノード電極、５８・・・
誘電体薄膜、５９・・・セルプレート
Claims (37)
- 【請求項１】半導体基板の第１の領域に形成された複数
の第１のトランジスタ、及び、半導体基板の第２の領域
に形成された複数の第２のトランジスタから構成された
半導体装置であって、 第１及び第２のトランジスタのそれぞれは、ゲート電
極、チャネル形成領域、及び、ソース／ドレイン領域か
ら成り、 第１及び第２のトランジスタを構成するゲート電極は、
不純物を含有したポリシリコン層、及び、その上に形成
されたシリサイド層から成り、 第１のトランジスタを構成するソース／ドレイン領域に
は、シリサイド層が形成されており、 第２のトランジスタを構成するソース／ドレイン領域に
は、シリサイド層が形成されていないことを特徴とする
半導体装置。 - 【請求項２】第１のトランジスタから論理回路が構成さ
れ、第２のトランジスタからダイナミック・ランダム・
アクセス・メモリが構成されていることを特徴とする請
求項１に記載の半導体装置。 - 【請求項３】第１及び第２のトランジスタは、 第１の絶縁材料から成り、ゲート電極の側壁の少なくと
も一部分を被覆する絶縁材料層、及び、 第２の絶縁材料から成り、ゲート電極の頂面及び絶縁材
料層の頂部を被覆するキャップ層、を更に備えているこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項４】第１の絶縁材料の比誘電率は、第２の絶縁
材料の比誘電率よりも低いことを特徴とする請求項３に
記載の半導体装置。 - 【請求項５】第１の絶縁材料は酸化シリコンであり、第
２の絶縁材料は窒化シリコンであることを特徴とする請
求項４に記載の半導体装置。 - 【請求項６】（イ）導電材料から成るゲート電極、 （ロ）第１の絶縁材料から成り、ゲート電極の側壁の少
なくとも一部分を被覆する絶縁材料層、及び、 （ハ）第２の絶縁材料から成り、ゲート電極の頂面及び
絶縁材料層の頂部を被覆するキャップ層、を有すること
を特徴とする半導体装置。 - 【請求項７】第１の絶縁材料の比誘電率は、第２の絶縁
材料の比誘電率よりも低いことを特徴とする請求項６に
記載の半導体装置。 - 【請求項８】第１の絶縁材料は酸化シリコンであり、第
２の絶縁材料は窒化シリコンであることを特徴とする請
求項７に記載の半導体装置。 - 【請求項９】ゲート電極は、不純物を含有したポリシリ
コン層、及び、その上に形成されたシリサイド層から成
ることを特徴とする請求項６に記載の半導体装置。 - 【請求項１０】半導体基板の第１の領域に形成された複
数の第１のトランジスタ、及び、半導体基板の第２の領
域に形成された複数の第２のトランジスタから構成され
た半導体装置の製造方法であって、 （Ａ）第１のトランジスタ及び第２のトランジスタを形
成するために、半導体基板表面にゲート絶縁膜を形成し
た後、ポリシリコンから成るゲート電極を形成し、次い
で、第２のトランジスタを構成するソース／ドレイン領
域を半導体基板に形成する工程と、 （Ｂ）隣接する第２のトランジスタを構成するゲート電
極間を絶縁材料層で埋め込み、且つ、第１のトランジス
タを構成するソース／ドレイン領域を形成すべき半導体
基板の領域、第１のトランジスタを構成するゲート電極
の頂面、及び、第２のトランジスタを構成するゲート電
極の頂面を露出させる工程と、 （Ｃ）第１のトランジスタを構成するソース／ドレイン
領域を形成すべき半導体基板の領域にソース／ドレイン
領域を形成する工程と、 （Ｄ）第１のトランジスタを構成するソース／ドレイン
領域にシリサイド層を形成し、且つ、第１のトランジス
タを構成するゲート電極の頂面及び第２のトランジスタ
を構成するゲート電極の頂面にシリサイド層を形成し、
以て、ポリシリコン層、及び、その上に形成されたシリ
サイド層から成るゲート電極を得る工程、を備えている
ことを特徴とする半導体装置の製造方法。 - 【請求項１１】第１のトランジスタから論理回路が構成
され、第２のトランジスタからダイナミック・ランダム
・アクセス・メモリが構成されることを特徴とする請求
項１０に記載の半導体装置の製造方法。 - 【請求項１２】絶縁材料層は、第１の絶縁材料層及び第
２の絶縁材料層から成り、 前記工程（Ｂ）は、全面に第１の絶縁材料層を形成した
後、隣接する第２のトランジスタを構成するゲート電極
間を第２の絶縁材料層で埋め込むように該第１の絶縁材
料層上に第２の絶縁材料層を形成し、次いで、第１のト
ランジスタを形成すべき領域上の第１の絶縁材料層、及
び第２のトランジスタを構成するゲート電極の頂面上の
第１の絶縁材料層を除去する工程から成ることを特徴と
する請求項１０に記載の半導体装置の製造方法。 - 【請求項１３】前記工程（Ｂ）は、全面に第１の絶縁材
料層を形成した後、隣接する第２のトランジスタを構成
するゲート電極間を第２の絶縁材料層で埋め込むように
該第１の絶縁材料層上に第２の絶縁材料層を形成し、次
いで、全面に第３の絶縁材料層を形成し、第２のトラン
ジスタを構成するゲート電極の頂面上の第３の絶縁材料
層及び第１の絶縁材料層を除去し、第１のトランジスタ
を形成すべき領域上の第３の絶縁材料層及び第１の絶縁
材料層を選択的に除去することによって、第１のトラン
ジスタを構成するゲート電極の側壁に第３の絶縁材料層
及び第１の絶縁材料層から成るゲートサイドウオールを
残す工程から成ることを特徴とする請求項１２に記載の
半導体装置の製造方法。 - 【請求項１４】前記工程（Ｃ）において、第１のトラン
ジスタを構成するソース／ドレイン領域を形成すべき半
導体基板の領域にソース／ドレイン領域を形成すると
き、該ソース／ドレイン領域に導入する不純物と同じ不
純物を第１のトランジスタを構成するゲート電極に導入
し、第２のトランジスタを構成するソース／ドレイン領
域に導入された不純物と同じ導電型の不純物を第２のト
ランジスタを構成するゲート電極に導入することを特徴
とする請求項１０に記載の半導体装置の製造方法。 - 【請求項１５】第１の絶縁材料層は窒化シリコンから成
り、第２の絶縁材料層は酸化シリコン系材料から成るこ
とを特徴とする請求項１２に記載の半導体装置の製造方
法。 - 【請求項１６】前記工程（Ｄ）の後、 （Ｅ）全面に、エッチングストップ層、層間絶縁層を順
次形成し、該層間絶縁層、エッチングストップ層及び絶
縁材料層を貫通し、第２のトランジスタを構成するソー
ス／ドレイン領域に達する開口部を形成した後、該開口
部を導電材料によって埋め込み、以て、コンタクトプラ
グを形成する工程、を更に備えていることを特徴とする
請求項１０に記載の半導体装置の製造方法。 - 【請求項１７】半導体基板の第１の領域に形成された複
数の第１のトランジスタ、及び、半導体基板の第２の領
域に形成された複数の第２のトランジスタから構成され
た半導体装置の製造方法であって、 （Ａ）第１のトランジスタ及び第２のトランジスタを形
成するために、半導体基板表面にゲート絶縁膜を形成し
た後、ポリシリコンから成るゲート電極を形成し、次い
で、第２のトランジスタを構成するソース／ドレイン領
域を半導体基板に形成する工程と、 （Ｂ）第２のトランジスタを構成するソース／ドレイン
領域を第１の絶縁材料層で被覆し、且つ、第１のトラン
ジスタを構成するソース／ドレイン領域を形成すべき半
導体基板の領域を露出させる工程と、 （Ｃ）第１のトランジスタを構成するソース／ドレイン
領域を形成すべき半導体基板の領域にソース／ドレイン
領域を形成した後、該ソース／ドレイン領域にシリサイ
ド層を形成する工程と、 （Ｄ）隣接する第１のトランジスタを構成するゲート電
極間を第２の絶縁材料層で埋め込み、隣接する第２のト
ランジスタを構成するゲート電極間を第２の絶縁材料層
で埋め込み、且つ、第１のトランジスタを構成するゲー
ト電極の頂面及び第２のトランジスタを構成するゲート
電極の頂面を露出させる工程と、 （Ｅ）第１のトランジスタを構成するゲート電極の頂面
及び第２のトランジスタを構成するゲート電極の頂面に
シリサイド層を形成し、以て、ポリシリコン層、及び、
その上に形成されたシリサイド層から成るゲート電極を
得る工程、を備えていることを特徴とする半導体装置の
製造方法。 - 【請求項１８】第１のトランジスタから論理回路が構成
され、第２のトランジスタからダイナミック・ランダム
・アクセス・メモリが構成されることを特徴とする請求
項１７に記載の半導体装置の製造方法。 - 【請求項１９】第１及び第２の絶縁材料層は酸化シリコ
ンから成ることを特徴とする請求項１７に記載の半導体
装置の製造方法。 - 【請求項２０】前記工程（Ａ）は、第１のトランジスタ
及び第２のトランジスタを形成するために、半導体基板
表面にゲート絶縁膜を形成した後、全面に、不純物を含
有していないポリシリコン層、オフセット膜を順次形成
し、次いで、オフセット膜及びポリシリコン層をパター
ニングし、ポリシリコン層及びオフセット膜の２層構成
のゲート電極を形成し、その後、第２のトランジスタを
構成するソース／ドレイン領域を半導体基板に形成する
工程から成り、 前記（Ｂ）は、第２のトランジスタを構成するゲート電
極及びソース／ドレイン領域を第１の絶縁材料層で被覆
し、且つ、第１のトランジスタを構成するゲート電極の
側壁を第１の絶縁材料層で被覆し、第１のトランジスタ
を構成するソース／ドレイン領域を形成すべき半導体基
板の領域を露出させる工程から成り、 前記工程（Ｄ）と工程（Ｅ）との間で、オフセット膜、
並びに、第１のトランジスタを構成するゲート電極の側
壁の第１の絶縁材料層の上部、及び、第２のトランジス
タを構成するゲート電極の側壁の第１の絶縁材料層の上
部を除去する工程を含み、 前記工程（Ｅ）に引き続き、第１のトランジスタを構成
するゲート電極に形成されたシリサイド層上、及び、第
１のトランジスタを構成するゲート電極の側壁の第１の
絶縁材料層の頂部上に第１のキャップ層を形成し、第２
のトランジスタを構成するゲート電極に形成されたシリ
サイド層上、及び、第２のトランジスタを構成するゲー
ト電極の側壁の第１の絶縁材料層の頂部上に第２のキャ
ップ層を形成する工程を含むことを特徴とする請求項１
７に記載の半導体装置の製造方法。 - 【請求項２１】第１及び第２の絶縁材料層は酸化シリコ
ンから成り、キャップ層は窒化シリコンから成ることを
特徴とする請求項２０に記載の半導体装置の製造方法。 - 【請求項２２】前記工程（Ｄ）と工程（Ｅ）との間で、
オフセット膜を除去した後、露出したゲート電極を構成
するポリシリコン層に、ソース／ドレイン領域に導入さ
れた不純物と同じ導電型の不純物を導入し、次いで、第
１のトランジスタを構成するゲート電極の側壁の第１の
絶縁材料層の上部、及び、第２のトランジスタを構成す
るゲート電極の側壁の第１の絶縁材料層の上部を除去す
ることを特徴とする請求項２０に記載の半導体装置の製
造方法。 - 【請求項２３】前記工程（Ｄ）と工程（Ｅ）との間で、
オフセット膜、並びに、第１のトランジスタを構成する
ゲート電極の側壁の第１の絶縁材料層の上部、及び、第
２のトランジスタを構成するゲート電極の側壁の第１の
絶縁材料層の上部を除去した後、露出したゲート電極を
構成するポリシリコン層に、ソース／ドレイン領域に導
入された不純物と同じ導電型の不純物を導入する工程を
含むことを特徴とする請求項２０に記載の半導体装置の
製造方法。 - 【請求項２４】前記工程（Ａ）は、第１のトランジスタ
及び第２のトランジスタを形成するために、半導体基板
表面にゲート絶縁膜を形成した後、全面に、不純物を含
有していないポリシリコン層、オフセット膜を順次形成
し、次いで、オフセット膜及びポリシリコン層をパター
ニングし、ポリシリコン層及びオフセット膜の２層構成
のゲート電極を形成し、その後、第２のトランジスタを
構成するソース／ドレイン領域を半導体基板に形成する
工程から成り、 前記（Ｂ）は、第２のトランジスタを構成するゲート電
極及びソース／ドレイン領域を第１の絶縁材料層で被覆
し、且つ、第１のトランジスタを構成するゲート電極の
側壁を第１の絶縁材料層で被覆し、第１のトランジスタ
を構成するソース／ドレイン領域を形成すべき半導体基
板の領域を露出させる工程から成り、 前記工程（Ｄ）と工程（Ｅ）との間で、オフセット膜を
除去する工程を含み、 前記工程（Ｅ）に引き続き、第１のトランジスタを構成
するゲート電極の側壁の第１の絶縁材料層の上部、及
び、第２のトランジスタを構成するゲート電極の側壁の
第１の絶縁材料層の上部を除去し、次いで、第１のトラ
ンジスタを構成するゲート電極に形成されたシリサイド
層上、及び、第１のトランジスタを構成するゲート電極
の側壁の第１の絶縁材料層の頂部上に第１のキャップ層
を形成し、第２のトランジスタを構成するゲート電極に
形成されたシリサイド層上、及び、第２のトランジスタ
を構成するゲート電極の側壁の第１の絶縁材料層の頂部
上に第２のキャップ層を形成する工程を含むことを特徴
とする請求項１７に記載の半導体装置の製造方法。 - 【請求項２５】第１及び第２の絶縁材料層は酸化シリコ
ンから成り、キャップ層は窒化シリコンから成ることを
特徴とする請求項２４に記載の半導体装置の製造方法。 - 【請求項２６】前記工程（Ｄ）と工程（Ｅ）との間で、
オフセット膜を除去した後、露出したゲート電極を構成
するポリシリコン層に、ソース／ドレイン領域に導入さ
れた不純物と同じ導電型の不純物を導入する工程を含む
ことを特徴とする請求項２４に記載の半導体装置の製造
方法。 - 【請求項２７】前記工程（Ｅ）の後、 （Ｆ）全面に層間絶縁層を形成し、該層間絶縁層並びに
第２及び第１の絶縁材料層を貫通し、第２のトランジス
タを構成するソース／ドレイン領域に達する開口部を形
成した後、該開口部を導電材料によって埋め込み、以
て、コンタクトプラグを形成する工程、を更に備えてい
ることを特徴とする請求項１７に記載の半導体装置の製
造方法。 - 【請求項２８】（Ａ）半導体基板表面にゲート絶縁膜を
形成し、次いで、全面にポリシリコン層、オフセット膜
を順次形成した後、オフセット膜及びポリシリコン層を
パターニングし、ポリシリコン層及びオフセット膜の２
層構成のゲート電極を形成する工程と、 （Ｂ）ゲート電極の側壁を、第１の絶縁材料から成る第
１の絶縁材料層で被覆し、且つ、半導体基板にソース／
ドレイン領域を形成する工程と、 （Ｃ）隣接するゲート電極間を第２の絶縁材料層で埋め
込み、且つ、オフセット膜の頂面を露出させる工程と、 （Ｄ）オフセット膜を除去し、併せて、ゲート電極の側
壁を被覆した第１の絶縁材料層の上部を除去する工程
と、 （Ｅ）ゲート電極の頂面上、及び、ゲート電極の側壁を
被覆した第１の絶縁材料層の頂部上にキャップ層を形成
する工程、を備えていることを特徴とする半導体装置の
製造方法。 - 【請求項２９】前記工程（Ｄ）において、オフセット膜
を除去した後、露出したゲート電極を構成するポリシリ
コン層の頂面にシリサイド層を形成し、次いで、ゲート
電極の側壁を被覆した第１の絶縁材料層の上部を除去す
ることを特徴とする請求項２８に半導体装置の製造方
法。 - 【請求項３０】前記工程（Ｄ）において、オフセット膜
を除去した後、露出したゲート電極を構成するポリシリ
コン層に不純物を導入し、次いで、該ポリシリコン層の
頂面にシリサイド層を形成し、その後、ゲート電極の側
壁を被覆した第１の絶縁材料層の上部を除去することを
特徴とする請求項２９に半導体装置の製造方法。 - 【請求項３１】前記工程（Ｄ）において、オフセット膜
及びゲート電極の側壁を被覆した第１の絶縁材料層の上
部を除去した後、露出したゲート電極を構成するポリシ
リコン層の頂面にシリサイド層を形成することを特徴と
する請求項２８に半導体装置の製造方法。 - 【請求項３２】前記工程（Ｄ）において、オフセット膜
を除去した後、露出したゲート電極を構成するポリシリ
コン層に不純物を導入し、次いで、ゲート電極の側壁を
被覆した第１の絶縁材料層の上部を除去した後、該ポリ
シリコン層の頂面にシリサイド層を形成することを特徴
とする請求項３１に半導体装置の製造方法。 - 【請求項３３】前記工程（Ｄ）において、オフセット膜
及びゲート電極の側壁を被覆した第１の絶縁材料層の上
部を除去した後、露出したゲート電極を構成するポリシ
リコン層に不純物を導入し、次いで、該ポリシリコン層
の頂面にシリサイド層を形成することを特徴とする請求
項３１に半導体装置の製造方法。 - 【請求項３４】前記工程（Ｅ）の後、 （Ｆ）全面に層間絶縁層を形成し、該層間絶縁層及び第
２の絶縁材料層を貫通し、ソース／ドレイン領域に達す
る開口部を形成した後、該開口部を導電材料によって埋
め込み、以て、コンタクトプラグを形成する工程、を更
に備えていることを特徴とする請求項２８に記載の半導
体装置の製造方法。 - 【請求項３５】層間絶縁層及び第２の絶縁材料層を選択
的にエッチングすることによって開口部を形成する際、
キャップ層の下の第１の絶縁材料層は、キャップ層によ
って保護され、エッチングされないことを特徴とする請
求項３４に記載の半導体装置の製造方法。 - 【請求項３６】第１の絶縁材料の比誘電率は、第２の絶
縁材料の比誘電率よりも低いことを特徴とする請求項２
８に記載の半導体装置の製造方法。 - 【請求項３７】第１の絶縁材料は酸化シリコンであり、
第２の絶縁材料は窒化シリコンであることを特徴とする
請求項３６に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28119699A JP4774568B2 (ja) | 1999-10-01 | 1999-10-01 | 半導体装置の製造方法 |
| TW089119957A TW559981B (en) | 1999-10-01 | 2000-09-27 | Semiconductor device and method of producing the same |
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Applications Claiming Priority (1)
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| JP2001102545A true JP2001102545A (ja) | 2001-04-13 |
| JP2001102545A5 JP2001102545A5 (ja) | 2006-05-18 |
| JP4774568B2 JP4774568B2 (ja) | 2011-09-14 |
Family
ID=17635695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28119699A Expired - Fee Related JP4774568B2 (ja) | 1999-10-01 | 1999-10-01 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6518130B1 (ja) |
| JP (1) | JP4774568B2 (ja) |
| KR (1) | KR100671876B1 (ja) |
| TW (1) | TW559981B (ja) |
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| US10263005B2 (en) | 2013-02-12 | 2019-04-16 | Renesas Electronics Corporation | Method of manufacturing a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4774568B2 (ja) | 2011-09-14 |
| KR100671876B1 (ko) | 2007-01-19 |
| TW559981B (en) | 2003-11-01 |
| KR20010039946A (ko) | 2001-05-15 |
| US6518130B1 (en) | 2003-02-11 |
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