JP2002353334A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＲＡＭのメモリセルの縮小化に合わせて記
憶ノードコンタクトを耐圧限界付近で開口するとともに
記憶ノードコンタクトの抵抗上昇の抑制を図り、０．１
μｍ世代ＤＲＡＭへの対応を図る。 【解決手段】 メモリ素子とロジック素子とを同一半導
体基板１１上に設けた半導体装置であって、メモリ素子
とロジック素子との各トランジスタを覆う第２の絶縁膜
２５に、溝配線構造のビット線３４とローカル配線３５
とが同一の配線形成層で形成され、ビット線３４が形成
される配線溝２６の側壁に第１の窒化シリコン膜からな
る第１のサイドウォール３０が形成され、これに接続し
てビット線３４上に第２の窒化シリコン膜からなる第１
のキャップ絶縁膜３６が形成され、ビット線３４、３４
間に第１のサイドウォール３０でビット線３４と絶縁さ
れた記憶ノードコンタクト３９が形成されたものであ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、詳しくはＤＲＡＭ（Dynamic Rand
om Access Memory）とロジック素子とを混載した半導体
装置およびその製造方法に関する。

【０００２】

【従来の技術】年々加速される微細化競争によって、特
に大容量のＤＲＡＭと高速ロジック素子とを１チップに
搭載する複合デバイスの開発が行われている。その構成
の一例としては、ＤＲＡＭのメモリセルゲートを基板上
に積み上げ、メモリセルトランジスタの拡散層の取り出
しには、いわゆるセルフアラインコンタクトを用い、一
方、ロジック素子はセルフアラインコンタクトを用いず
に形成するという構成のものである。

【０００３】

【発明が解決しようとする課題】しかしながら、いわゆ
る積み上げ型のＤＲＡＭのビット線やローカル配線を備
えた半導体装置では、ＤＲＡＭの記憶ノードコンタクト
もＤＲＡＭのセルサイズの制約により余裕の無い開口を
形成することが必須となっている。そのため、拡散層コ
ンタクトと同様に耐圧限界での開口が必要となるので、
その狭いコンタクト径で抵抗を効率的に抑制する技術が
必須となっている。

【０００４】このように、現在の０．１８μｍ世代で
は、何とか許容できている技術であっても、今後の０．
１μｍ世代以降では、何らかの対策が必要となり、チッ
プの性能トレンドを維持するためには、積み上げ型のＤ
ＲＡＭ構造の抜本的な改良が必要となると予想される。

【０００５】

【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置およびその製造方法で
ある。

【０００６】本発明の第１の半導体装置は、メモリ素子
とロジック素子とを同一半導体基板上に形成した半導体
装置において、前記メモリ素子のトランジスタと前記ロ
ジック素子のトランジスタとを覆う絶縁膜に形成した溝
配線構造を有するビット線と、前記ビット線と同一の配
線形成層で形成されるもので前記絶縁膜に形成した溝配
線構造を有するローカル配線とを備えたものである。

【０００７】また、前記ビット線が形成される配線溝の
側壁に形成された第１の窒化シリコン膜からなる第１の
サイドウォールと、前記第１のサイドウォールに接続し
て前記ビット線上を覆う第２の窒化シリコン膜で形成さ
れる第１のキャップ絶縁膜と、前記ローカル配線が形成
される配線溝の側壁に形成されたもので前記第１の窒化
シリコン膜と同一層で形成される第２のサイドウォール
と、前記第２のサイドウォールに接続して前記ローカル
配線上を覆うもので前記第２の窒化シリコン膜と同一層
で形成される第２のキャップ絶縁膜とを備えたものであ
る。前記ビット線間に形成されるもので前記第１のサイ
ドウォールで前記ビット線と絶縁された記憶ノードコン
タクトを備えたものである。

【０００８】上記第１の半導体装置では、ビット線、ロ
ーカル配線ともに窒化シリコン膜で被覆された状態とな
っていることから、ビット線間にいわゆるセルフアライ
ン技術によって形成される記憶ノードコンタクトは、第
１の窒化シリコン膜からなる第１のサイドウォールおよ
び第２の窒化シリコン膜からなる第１のキャップ絶縁膜
とによりビット線と絶縁された構成をとることが可能に
なる。

【０００９】また、ビット線間には第１のサイドウォー
ルで絶縁された記憶ノードコンタクトが形成されている
ことから、記憶ノードコンタクトにおける第１のサイド
ウォール側の開口サイズは第１のサイドウォールの間隔
で決定される。このように、ＤＲＡＭの拡散層取り出し
と同様に形成が困難な記憶ノードコンタクトの開口は、
ビット線の側壁上部を第１のサイドウォールおよび第１
のキャップ絶縁膜からなる窒化シリコン膜で覆うことに
より、記憶ノードコンタクトを開口するエッチングの際
には、窒化シリコン膜がエッチングマスクとして機能す
るので、いわゆるセルフアラインでの開口が可能にな
る。

【００１０】またこの記憶ノードコンタクトは耐圧確保
のため、小さいコンタクト径に形成される必要がある
が、低抵抗の金属材料を埋め込んで形成することが可能
であるため、ＤＲＡＭの高速動作には十分な寄生抵抗抑
制効果が得られる。

【００１１】さらに、メモリ素子のトランジスタとロジ
ック素子のトランジスタとを覆う絶縁膜に、溝配線構造
を有するビット線と、このビット線と同一の配線形成層
で形成される溝配線構造を有するローカル配線とを備え
ていることから、一つのマスクでビット線とローカル配
線とを形成することが可能な構造となっている。したが
って、工程数を削減できる構造が提供される。

【００１２】本発明における第１の半導体装置の製造方
法は、メモリ素子とロジック素子とを同一半導体基板上
に形成する半導体装置の製造方法において、前記半導体
基板に前記メモリ素子のトランジスタと前記ロジック素
子のトランジスタとが形成され、前記メモリ素子のトラ
ンジスタと前記ロジック素子のトランジスタの少なくと
も一部とを覆う第１の絶縁膜が形成され、前記第１の絶
縁膜に前記各トランジスタの少なくとも一部の拡散層お
よびワード線に通じる取り出し電極が形成された状態
で、前記第１の絶縁膜上にエッチングストップ層を介し
て第２の絶縁膜を形成する工程と、前記第２の絶縁膜に
ビット線およびローカル配線を形成するための配線溝と
前記配線溝の底部に少なくとも前記取り出し電極の一部
に通じる接続孔とを形成する工程と、前記配線溝側壁お
よび前記接続孔側壁に窒化シリコン膜からなるサイドウ
ォールを形成する工程と、前記接続孔および前記配線溝
の下層に導電材料を埋め込み、ビット線と当該ビット線
に接続するビットコンタクトとローカル配線と当該ロー
カル配線に接続するローカル配線コンタクトとを形成す
る工程とを備えている。

【００１３】また、前記ビット線および前記ローカル配
線を形成した後、前記配線溝上部を窒化シリコン膜で埋
め込む工程と、前記ビット線間の前記第２の絶縁膜に前
記サイドウォールを介して記憶ノードコンタクトを形成
する接続孔を形成する工程と、前記接続孔に導電材料を
埋め込んで記憶ノードコンタクトを形成する工程とを備
えている。

【００１４】上記第１の半導体装置の製造方法では、ビ
ット線が形成される配線溝側壁および接続孔側壁に窒化
シリコン膜からなるサイドウォールを形成した後、接続
孔および配線溝の下層に導電材料を埋め込み、ビット線
とこのビット線に接続するビットコンタクトとを形成し
た後、配線溝上部を窒化シリコン膜で埋め込むことか
ら、ビット線は窒化シリコン膜で被覆された状態にな
る。すなわち、ＤＲＡＭの拡散層取り出しと同様に形成
が困難な記憶ノードコンタクトの開口はビット線の側壁
上部を窒化シリコン膜で覆うことにより、記憶ノードコ
ンタクトを開口するエッチングの際には、窒化シリコン
膜がエッチングマスクとして機能するので、いわゆるセ
ルフアラインでの記憶ノードコンタクトの開口が可能に
なる。

【００１５】また、この記憶ノードコンタクトは耐圧確
保のため、小さいコンタクト径に形成する必要がある
が、ビット線間の第２の絶縁膜に第１のサイドウォール
を介して記憶ノードコンタクトを形成する接続孔を形成
し、この接続孔に低抵抗の金属材料を埋め込んで記憶ノ
ードコンタクトを形成することが可能であるため、ＤＲ
ＡＭの高速動作には十分な寄生抵抗抑制効果が得られる
ようになる。

【００１６】さらに、上記第１の絶縁膜上に形成した第
２の絶縁膜にビット線およびローカル配線を形成するた
めの配線溝とこの配線溝の底部に少なくともプラグの一
部に通じる接続孔とを形成することから、一つのマスク
で各配線溝と各接続孔とが形成される。

【００１７】本発明の第２の半導体装置は、メモリ素子
とロジック素子とを同一半導体基板上に形成した半導体
装置において、前記メモリ素子のトランジスタと前記ロ
ジック素子のトランジスタとを覆う絶縁膜上に形成した
ビット線と、前記ビット線と同一の配線形成層で形成さ
れるもので前記絶縁膜上に形成したローカル配線とを備
えたものである。

【００１８】また、前記ビット線と前記ローカル配線と
を被覆する窒化シリコン膜を備えたものである。前記ビ
ット線間に形成されるもので前記ビット線側壁に形成さ
れた前記窒化シリコン膜の少なくとも一部に接する記憶
ノードコンタクトを備えたものである。

【００１９】上記第２の半導体装置では、ビット線、ロ
ーカル配線ともに窒化シリコン膜で被覆されていること
から、ビット線間にいわゆるセルフアライン技術によっ
て形成される記憶ノードコンタクトは、窒化シリコン膜
によりビット線と絶縁された構成をとることが可能にな
る。

【００２０】また、ビット線間には窒化シリコン膜の少
なくとも一部に接するように記憶ノードコンタクトが形
成されていることから、記憶ノードコンタクトの開口サ
イズはビット線側壁に形成された窒化シリコン膜の間隔
で決定される。このように、ＤＲＡＭの拡散層取り出し
と同様に形成が困難な記憶ノードコンタクトの開口は、
ビット線の側壁上部を窒化シリコン膜で覆うことによ
り、記憶ノードコンタクトを開口するエッチングの際に
は、窒化シリコン膜がエッチングマスクとして機能する
ので、いわゆるセルフアラインでの開口が可能になる。
またこの記憶ノードコンタクトは耐圧確保のため、小さ
いコンタクト径に形成される必要があるが、低抵抗の金
属材料を埋め込んで形成されることにより、ＤＲＡＭの
高速動作には十分な寄生抵抗抑制効果が得られる。

【００２１】さらに、メモリ素子のトランジスタとロジ
ック素子のトランジスタとを覆う絶縁膜に、溝配線構造
を有するビット線と、このビット線と同一の配線形成層
で形成される溝配線構造を有するローカル配線とを備え
ていることから、一つのマスクでビット線とローカル配
線とを形成することが可能な構造となっている。したが
って、工程数を削減できる構造が提供される。

【００２２】本発明における第２の半導体装置の製造方
法は、メモリ素子とロジック素子とを同一半導体基板上
に形成する半導体装置の製造方法において、前記半導体
基板に前記メモリ素子のトランジスタと前記ロジック素
子のトランジスタとが形成され、前記メモリ素子のトラ
ンジスタと前記ロジック素子のトランジスタの少なくと
も一部とを覆う第１の絶縁膜が形成され、前記第１の絶
縁膜に前記各トランジスタの少なくとも一部の拡散層お
よびワード線に通じる取り出し電極が形成された状態
で、前記第１の絶縁膜上にエッチングストップ層を介し
て第２の絶縁膜を形成する工程と、前記第２の絶縁膜に
ビットコンタクトとローカル配線コンタクトとが形成さ
れる接続孔を形成する工程と、前記第２の絶縁膜上にビ
ット線とローカル配線とを同一の配線形成層で形成する
とともに前記接続孔を通じて前記ビット線に接続するビ
ットコンタクトと前記ローカル配線に接続するローカル
配線コンタクトとを形成する工程とを備えている。

【００２３】また、前記第２の絶縁膜上に前記ビット線
と前記ローカル配線とを覆う窒化シリコン膜を形成する
工程と、前記第２の絶縁膜上に前記窒化シリコン膜を介
して前記ビット線と前記ローカル配線とを覆う第３の絶
縁膜を形成する工程と、前記ビット線間の前記第３の絶
縁膜より前記取り出し電極のうちの記憶ノードとなる取
り出し電極に達するもので、前記ビット線の側壁に形成
された前記窒化シリコン膜を介して接続孔を形成する工
程と、前記接続孔に導電材料を埋め込んで記憶ノードコ
ンタクトを形成する工程とを備えている。

【００２４】上記第２の半導体装置の製造方法では、第
２の絶縁膜上にビット線とローカル配線とを形成した
後、ビット線とローカル配線とを覆う窒化シリコン膜を
形成し、さらに第３の絶縁膜を形成した後、ビット線間
の第３の絶縁膜より取り出し電極のうちの記憶ノードと
なる取り出し電極に達するもので、ビット線の側壁に形
成された窒化シリコン膜を介して接続孔を形成すること
から、この接続孔を形成する際のエッチングでは窒化シ
リコン膜がエッチングマスクとして機能する。このた
め、ＤＲＡＭの拡散層取り出しと同様に形成が困難であ
った記憶ノードコンタクトの接続孔は、窒化シリコン膜
をエッチングマスクに利用したいわゆるセルフアライン
での形成が可能になる。このように形成することによ
り、記憶ノードコンタクトを形成する接続孔は、ビット
線側壁の窒化シリコン膜で耐圧が確保されるとともに小
さいコンタクト径に形成することが可能になる。

【００２５】そして、上記接続孔に導電材料を埋め込ん
で記憶ノードコンタクトを形成することから、低抵抗の
金属材料で埋め込むことにより、ＤＲＡＭの高速動作に
は十分な寄生抵抗抑制効果が得られるようになる。

【００２６】さらに、第２の絶縁膜上にビット線とロー
カル配線とを同一の配線形成層で形成することから、一
つのマスクでビット線とローカル配線とが形成される。

【００２７】

【発明の実施の形態】本発明の第１の半導体装置に係る
一実施の形態を、図１の概略構成断面図によって説明す
る。

【００２８】図１に示すように、半導体基板１１には、
メモリ素子領域（以下ＤＲＡＭとして説明し、図面では
ＤＲＡＭ領域と記す）、および標準電圧ロジック領域、
高電圧ロジック領域等のロジック領域を分離する素子分
離領域１２が形成されている。以下の説明において、ロ
ジック領域とは標準電圧ロジック領域および高電圧ロジ
ック領域をいう。この素子分離領域１２は、例えばＳＴ
Ｉ（Shallow Trench Isolation ）技術によって、例え
ば０．１μｍ〜０．２μｍ程度の深さに形成されてい
る。

【００２９】上記半導体基板１１の上層には、ＤＲＡＭ
のメモリセルトランジスタのソース・ドレインとなる拡
散層１３が形成されている。この拡散層１３は、一例と
して、不純物にリンを用い、ドーズ量を１×１０¹³／ｃ
ｍ² 〜５×１０¹³／ｃｍ² 、加速電圧を１０ｋｅＶ〜４
０ｋｅＶに設定したイオン注入により形成される。この
ように、上記拡散層１３の底部はでき得る限り薄い濃度
に設定され、半導体基板１１との電界を緩和させること
が望ましい。もともと半導体基板１１側は、この拡散層
１３の接合部では低濃度に設定されているため、拡散層
１３とともに、低電界強度の接合が形成される。

【００３０】上記半導体基板１１上のＤＲＡＭ領域に
は、バッファ層７２が例えば酸化シリコン膜で２０ｎｍ
〜３０ｎｍの厚さに形成されている。このバッファ層７
２を貫通して半導体基板１１および上記素子分離領域１
２には、溝１４が例えば５０ｎｍ〜１００ｎｍ程度の深
さに形成されている。なお、半導体基板１１に形成され
た溝１４の深さと素子分離領域１２に形成された溝１４
の深さに多少の差を生じていても差し支えはない。した
がって、ゲート電極が形成される溝１４周囲の上記半導
体基板１１表面側には上記拡散層１３が形成されてい
る。

【００３１】上記溝１４内にはゲート絶縁膜１５を介し
てワード線（ゲート電極も含む）１６が形成されてい
る。上記ゲート絶縁膜１５は、最先端のロジックのトラ
ンジスタよりもやや厚めの膜厚を有し、またゲート長も
やや長く形成されるため、この世代であっても、熱酸化
による酸化シリコン膜の適用が可能である。したがっ
て、ＤＲＡＭ領域の上記ゲート絶縁膜１５は、例えば
１．５ｎｍ〜５ｎｍ程度の厚さの酸化シリコン膜で形成
されている。

【００３２】上記ワード線１６は、下層がポリシリコン
層で形成され、上層がシリサイド（例えばサリサイド）
層１８で形成されている。また、上記ワード線１６のポ
リシリコン層上の溝１４側壁には、サイドウォール絶縁
膜１７が例えば窒化シリコン膜で形成されている。ま
た、上記ワード線１６は、少なくとも後に説明する取り
出し電極２１との耐圧が確保される距離として、その表
面が溝１４の上部の半導体基板１１表面より少なくとも
３０ｎｍ以上５０ｎｍ以下、好ましくは４０ｎｍ以上５
０ｎｍ以下、下がった状態に形成されている。この実施
の形態では、例えば５０ｎｍ程度下がった状態に形成さ
れている。

【００３３】さらに、上記シリサイド層１８は、例えば
コバルトシリサイド（ＣｏＳｉ₂ ）、チタンシリサイド
（ＴｉＳｉ₂ ）ニッケルシリサイド（ＮｉＳｉ₂ ）等を
用いられている。上記サイドウォール１７はシリサイド
層１８と拡散層１３との間の耐圧を確保する機能を有す
る。なお、半導体基板１１に形成された溝１４の深さと
素子分離領域１２に形成された溝１４の深さに多少の差
を生じていても差し支えはない。

【００３４】さらに、上記溝１４の底部における半導体
基板１１にはチャネル拡散層（図示せず）が形成されて
いる。上記チャネル拡散層は、高濃度（例えば１．０×
１０ ¹⁸／ｃｍ³ 〜１．０×１０¹⁹／ｃｍ³ ）にしなけれ
ばならないが、半導体基板１１を掘り下げた溝１４底部
の半導体基板１１部分に形成されているものであり、溝
１４の側壁や上部はほとんど基板濃度としてよく、その
領域は極めて低濃度（例えば１．０×１０¹⁶／ｃｍ³ 〜
１．０×１０¹⁸／ｃｍ³ ）となっている。また、図示は
しないが、ロジック素子領域の半導体基板１１にはウエ
ルが形成されている。

【００３５】一方、上記半導体基板１１の標準電圧ロジ
ック領域上には、側壁にサイドウォール５４を有するも
のでダミーゲートの一部を置き換えて形成されたゲート
電極５１がゲート絶縁膜１５を介して形成されている。
したがって、このゲート電極５１の側壁にはゲート絶縁
膜１５を介して上記サイドウォール５４が形成されてい
る。上記サイドウォール５４下部における半導体基板１
１には低濃度拡散層５２、５２が形成され、この低濃度
拡散層５２、５２を介したゲート電極５１の両側の半導
体基板１１には拡散層５５、５５が形成されている。こ
の拡散層５５の上層にはシリサイド層５７が形成されて
いる。このシリサイド層５７としては、例えばコバルト
シリサイド（ＣｏＳｉ₂ ）、チタンシリサイド（ＴｉＳ
ｉ₂ ）ニッケルシリサイド（ＮｉＳｉ₂ ）等を用いるこ
とができる。

【００３６】また、上記半導体基板１１の高電圧ロジッ
ク領域上には、側壁にサイドウォール６４を有するもの
でダミーゲートの一部を置き換えて形成されたゲート電
極６１がゲート絶縁膜１５を介して形成されている。し
たがって、このゲート電極６１の側壁にはゲート絶縁膜
１５を介して上記サイドウォール６４が形成されてい
る。上記サイドウォール６４下部における半導体基板１
１には低濃度拡散層６２、６２が形成され、この低濃度
拡散層６２、６２を介したゲート電極６１の両側の半導
体基板１１には拡散層６５、６５が形成されている。こ
の拡散層６５の上層にはシリサイド層６７が形成されて
いる。このシリサイド層６７としては、例えばコバルト
シリサイド（ＣｏＳｉ₂ ）、チタンシリサイド（ＴｉＳ
ｉ₂ ）ニッケルシリサイド（ＮｉＳｉ₂ ）等を用いるこ
とができる。

【００３７】また、ロジック領域の素子分離領域１２上
には、上記ゲート電極５１と同様な構造のゲート電極
（ゲート配線）５１が形成されている。

【００３８】上記半導体基板１１上の全面には、第１の
絶縁膜（絶縁膜）１９が形成されている。この第１の絶
縁膜１９は、表面が平坦化されていて、上記ロジック領
域のゲート電極５１、６１の各表面が同一平面上にあ
る。

【００３９】上記第１の絶縁膜１９上にはＤＲＡＭ領域
の拡散層１３に達する接続孔２０が形成されている。こ
の接続孔２０は、拡散層１３の表面全面で取り出し電極
をコンタクトさせることが可能なように、接続孔２０の
開口径をでき得る限り大きく形成することが望ましい。
それによってコンタクト抵抗の低減が図られる。

【００４０】また、図面では、多少アライメントずれを
起こした状態をわざと記載したが、接続孔開口時に過剰
なオーバエッチングを施さなければ、接続孔２０内に形
成されるワード線取り出し電極の物理的な距離を確保す
ることが可能となる。なお、上部からみた投影デザイン
では、この接続孔２０が完全にワード線（ゲート電極）
１６にオーバラップする形となっている。上記接続孔２
０内には、例えばリンドープトポリシリコンで形成され
る取り出し電極２１が形成されている。

【００４１】上記第１の絶縁膜１９上には、取り出し電
極２１、各ロジック領域のゲート電極５１、６１等を覆
うエッチングストップ層２２が形成されている。上記エ
ッチングストップ層２２および第１の絶縁膜１９には、
ワード線１６の一部およびロジック領域の各シリサイド
層５７、５７、６７、６７に接続する取り出し電極２
４、５９、５９、６９、６９が、例えば密着層に窒化チ
タン膜を用いた、いわゆるタングステンプラグ構造で形
成されている。

【００４２】上記エッチングストップ層２２上には上記
取り出し電極２４、５９、６９を覆う第２の絶縁膜２５
が、例えば酸化シリコン膜を３００ｎｍ〜５００ｎｍの
厚さに堆積して形成されている。上記第２の絶縁膜２５
には、配線溝２６、２７が形成され、一部の配線溝２６
の底部には取り出し電極２１に達する接続孔２８が形成
され、配線溝２７の底部には取り出し電極５９に達する
接続孔２９が形成されている。

【００４３】上記配線溝２６、２７の各側壁には窒化シ
リコンからなる第１のサイドウォール３０、第２のサイ
ドウォール３１が形成されている。また上記接続孔２
８、２９の各側壁にも窒化シリコンからなるサイドウォ
ール３２、３３が形成されている。上記第１、第２のサ
イドウォール３０、３１、およびサイドウォール３２、
３３は同一層の第１の窒化シリコン膜から形成されてい
る。上記配線溝２６および接続孔２８の内部には、例え
ば窒化チタン膜からなる密着層８９を介してタングステ
ンからなるビット線３４およびビットコンタクト３４ｃ
が形成されている。上記配線溝２７および接続孔２９の
内部には、例えば窒化チタン膜からなる密着層８９を介
して上記ビット線３４と同一配線形成層のタングステン
からなるローカル配線３５およびローカル配線コンタク
ト３５ｃが形成されている。

【００４４】上記配線溝２６の下部に形成された上記ビ
ット線３４上には、上記配線溝２６内の上部を埋め込む
窒化シリコンからなる第１のキャップ絶縁膜３６が形成
され、上記配線溝２７の下部に形成された上記ローカル
配線３５上には、上記配線溝２７内の上部を埋め込む窒
化シリコンからなる第２のキャップ絶縁膜３７が形成さ
れている。上記第１、第２のキャップ絶縁膜３６、３７
は同一層の第２の窒化シリコン膜で形成されている。

【００４５】上記第２の絶縁膜２５には、ビット線３４
間に第１のサイドウォール３０を介して取り出し電極２
１、２１に達する接続孔３８が形成されていて、この接
続孔３８内には記憶ノードコンタクト３９が形成されて
いる。この記憶ノードコンタクト３９は、例えばタング
ステン、チタン、窒化チタン、タンタル、窒化タンタ
ル、酸化ルテニウム等で形成されている。

【００４６】さらに、上記第２の絶縁膜２５上には、上
記ビット線３４、ローカル配線３７、記憶ノードコンタ
クト３９等を覆う第３の絶縁膜４０が形成されている。
次いで、第３の絶縁膜４０にキャパシタが形成される凹
部４１を、その底部に上記記憶ノードコンタクト３９上
面が露出するように形成する。

【００４７】上記エッチングストップ層２２上には第３
の絶縁膜４０が形成されている。この第３の絶縁膜４０
には、キャパシタが形成される凹部４１が、その底部に
上記記憶ノードコンタクト３９上面が露出するように形
成されている。その凹部４１内には、熱処理が不要なＭ
ＩＭ（Metal/insulator/Metal）構造のキャパシタ４２
が形成されている。ＭＩＭ構造のキャパシタ４２は０．
１μｍ以降のＤＲＡＭでは必須になると予想され、現在
では、一例として、電極にルテニウム（Ｒｕ）、酸化ル
テニウム（ＲｕＯ）系材料が用いられ、誘電体膜にはＢ
ＳＴ（ＢａＴｉＯ₃ とＳｒＴｉＯ₃ との混晶）系の膜が
採用される。

【００４８】上記第３の絶縁膜４０上には、上記ＭＩＭ
構造のキャパシタ４２を覆う第４の絶縁膜４３が形成さ
れている。上記第４の絶縁膜４３表面は平坦化されてい
る。上記第４の絶縁膜４３ないし第２の絶縁膜２５に
は、キャパシタ取り出し電極、ワード線取り出し電極、
ローカル配線取り出し電極、ロジック領域のゲート取り
出し電極、ロジック領域の拡散層取り出し電極等を形成
するための接続孔１３１、１３２、１３３、１３４〜１
３６、１３７等が形成されている。

【００４９】上記接続孔１３１、１３２、１３３、１３
４〜１３６、１３７等には、キャパシタ取り出し電極１
４１、ワード線取り出し電極１４２、ローカル配線取り
出し電極１４３、ロジック領域の拡散層取り出し電極１
４４、１４５、１４６、ロジック領域のゲート取り出し
電極１４７等が形成されている。さらに、第４の絶縁膜
４３上には第５の絶縁膜４４が形成されている。

【００５０】この第５の絶縁膜４４には、各電極１４１
〜１４７等に達する各配線溝１５１〜１５６が形成され
ていて、配線溝１５１〜１５６には配線１６１〜１６６
が形成されている。この配線１６１〜１６６には例えば
銅配線が用いられている。図示はしないが、さらに必要
に応じて上層配線を形成する。

【００５１】なお、上記電極１４１〜１４７および上記
配線１６１〜１６６には、電極、配線、絶縁膜の材質に
よって、通常知られている密着層、バリア層が形成され
る。例えば、上記銅配線１６１〜１６６の周囲には銅の
拡散を防止するバリア層として例えば窒化タンタル膜が
形成され、その密着層として例えばタンタル膜が形成さ
れている。

【００５２】上記第１の半導体装置では、メモリ素子の
トランジスタとロジック素子のトランジスタとを覆う第
２の絶縁膜２５に、溝配線構造を有するビット線３４
と、このビット線３４と同一の配線形成層で形成される
溝配線構造を有するローカル配線３５とを備えているこ
とから、一つのマスクでビット線３４とローカル配線３
５とを形成することが可能な構造となっている。したが
って、工程数を削減できる構造が提供される。

【００５３】またビット線３４、ローカル配線３５とも
に窒化シリコン膜で被覆された状態となっていることか
ら、ビット線３４、３４間にいわゆるセルフアライン技
術によって形成される記憶ノードコンタクト３９は、第
１の窒化シリコン膜からなる第１のサイドウォール３
０、３０および第２の窒化シリコン膜からなる第１のキ
ャップ絶縁膜３６とによりビット線３４と絶縁された構
成をとることが可能になる。

【００５４】さらにビット線３４、３４間には第１のサ
イドウォール３０の少なくとも一部に接するように記憶
ノードコンタクト３９が形成されていることから、記憶
ノードコンタクト３９の開口サイズは第１のサイドウォ
ール３０、３０の間隔で決定される。このように、ＤＲ
ＡＭの拡散層取り出しと同様に形成が困難な記憶ノード
コンタクト３９の開口は、ビット線３４の側壁上部を第
１のサイドウォール３０および第１のキャップ絶縁膜３
６からなる窒化シリコン膜で覆うことにより、記憶ノー
ドコンタクト３９を開口するエッチングの際には、窒化
シリコン膜がエッチングマスクとして機能するので、い
わゆるセルフアラインでの開口が可能になる。

【００５５】またこの記憶ノードコンタクト３９は、耐
圧確保のため、小さいコンタクト径に形成される必要が
あるが、低抵抗の金属材料を埋め込んで形成することが
可能であるため、ＤＲＡＭの高速動作には十分な寄生抵
抗抑制効果が得られる。

【００５６】さらに、上記半導体装置１では、ワード線
１６上層にシリサイド層１８が形成されていることか
ら、ワード線１６の抵抗が低減され、遅延の問題が回避
される。また、ロジック素子の拡散層５５、６５上にシ
リサイド層５７、６７が形成されていることから、この
拡散層５５、６５へのコンタクト抵抗が低減される。

【００５７】また、半導体基板１１表面側に拡散層１３
が形成され、その半導体基板１１に形成された溝１４に
ゲート絶縁膜１５を介してワード線１６が埋め込まれて
いることから、チャネルはワード線（ゲート電極）１６
が形成されている溝１４底部側の半導体基板１１を廻り
込むように形成される。そのため、実効的なチャネル長
が十分に確保されるため、バックバイアスを印加して短
チャネル効果が厳しいＤＲＡＭのセルトランジスタ特性
を安定化させることもできる。

【００５８】また、ゲート絶縁膜１５を介して半導体基
板１１に形成された溝１４内に埋め込まれたワード線１
６上に、サイドウォール１７、第１の絶縁膜１９を介し
てこのワード線１６にオーバラップする状態で、半導体
基板１１表面に形成した拡散層１３に接続される取り出
し電極２１が形成されていることから、ワード線１６上
の絶縁膜を２０ｎｍ〜３０ｎｍ以上の十分な膜厚を確保
することが可能になる。それによって、拡散層１３に接
続される取り出し電極２１との耐圧が確保される。その
ため、メモリ素子の拡散層１３上の全面がコンタクトに
使用されるので、実効面積を有効に使用できる。よっ
て、セルデザインで実現可能な最低の抵抗値が実現され
るので、コンタクト抵抗の低減が図れる。

【００５９】また、メモリ素子領域の拡散層１３は、そ
の深さ方向に不純物濃度が薄くなっていることから、メ
モリ素子領域の拡散層１３下部の半導体基板１１濃度を
セルトランジスタに要求されるほどに濃くしなくともよ
いので、接合の電界が緩和され、メモリ素子のセル縮小
化にともない厳しくなるデータ保持特性の性能が維持さ
れる。

【００６０】本発明の第１の半導体装置の製造方法に係
る実施の形態の一例を、図２〜図２６の概略構成断面図
によって説明する。図２〜図２６では、前記図１によっ
て説明したのと同様なる構成部品には同一符号を付与す
る。

【００６１】図２の（１）に示すように、例えばＳＴＩ
（Shallow Trench Isolation ）技術によって、半導体
基板１１に、メモリ素子領域（以下ＤＲＡＭとして説明
し、図面ではＤＲＡＭ領域と記す）、標準電圧ロジック
領域、高電圧ロジック領域等を分離する素子分離領域１
２を形成する。

【００６２】さらに半導体基板１１上にレジスト膜１０
１を形成した後、リソグラフィー技術に用いてＤＲＡＭ
領域となる部分のレジスト膜１０１を除去し、ロジック
領域上にレジスト膜１０１を残す。図面では酸化シリコ
ンからなるバッファ層７１を形成した半導体基板１１を
示しているが、場合によっては、上記バッファ層７１は
必要としない。また上記素子分離領域１２は０．１μｍ
〜０，２μｍ程度の深さに形成される。

【００６３】その後、上記レジスト膜１０１をマスクに
してＤＲＡＭ領域の半導体基板１１にソース・ドレイン
を形成するためのイオン注入を行い、拡散層１３を形成
する。このイオン注入条件としては、一例として、イオ
ン注入する不純物にリンを用い、ドーズ量を１×１０¹³
／ｃｍ² 〜５×１０¹³／ｃｍ² 、加速電圧を１０ｋｅＶ
〜４０ｋｅＶに設定する。その後、上記レジスト膜１０
１を除去する。このイオン注入では、後のＤＲＡＭ領域
のゲート形成に係る熱処理による拡散を考慮して、やや
浅めにイオン注入を行うが、ＤＲＡＭのゲートが基板埋
め込み型であるため、ＤＲＡＭ領域のチャネルは埋め込
みゲートを形成する溝の底部に形成されるので、何ら問
題はない。また、後の熱処理によって活性化されるた
め、特にこの段階で熱処理を行う必要もない。

【００６４】次いで、図３の（２）に示すように、半導
体基板１１上にバッファ層７２を例えば酸化シリコン膜
で、２０ｎｍ〜３０ｎｍの厚さに形成する。続いて、レ
ジスト膜１０２を形成した後、リソグラフィー技術に用
いて、ＤＲＡＭ領域上に上記レジスト膜１０２を残し、
標準電圧ロジック領域および高電圧ロジック領域となる
部分のレジスト膜１０２を除去する。

【００６５】その後、このレジスト膜１０２をエッチン
グマスクに用いて、上記バッファ層７２をエッチング加
工する。すなわち、ＤＲＡＭ領域上にバッファ層７２を
残し、標準電圧ロジック領域および高電圧ロジック領域
上のバッファ層７２をエッチング除去する。このエッチ
ング加工は、酸化シリコン膜をエッチングする周知のド
ライエッチングもしくはウエットエッチングのいずれか
の方法で行うことが可能である。その後、上記レジスト
膜１０２を除去する。

【００６６】上記プロセスにおいて、ＤＲＡＭ領域上に
残したバッファ層７２は、後にＤＲＡＭ領域のワード線
上にサリサイドを形成する際に、ＤＲＡＭ領域の拡散層
をこのサリサイド形成から保護する機能を有する。

【００６７】さらに、図４の（３）に示すように、半導
体基板１１上にレジスト膜９３を形成した後、リソグラ
フィー技術によりＤＲＡＭ領域のワード線（ゲート電
極）となる領域上のレジスト膜１０３に開口部１０４を
形成する。

【００６８】次いで、図５の（４）に示すように、上記
レジスト膜１０３をエッチングマスクに用いて、バッフ
ァ層７２、素子分離領域１２および半導体基板１１をエ
ッチング（例えば連続的にエッチング）して素子分離領
域１２（フィールド）および半導体基板１１に、ＤＲＡ
Ｍ領域のワード線(ゲート電極も含む)が形成される溝１
４を形成する。この溝１４の深さは、例えば５０ｎｍ〜
１００ｎｍ程度であり、半導体基板１１に形成された溝
１４の深さと素子分離領域１２に形成された溝１４の深
さとが多少の差を生じてもよい。

【００６９】また、上記溝１４はＤＲＡＭ領域のみに形
成されることから、溝底部のエッジ部分は、セルトラン
ジスタの電界集中を避けるために、いわゆるラウンド形
状に形成することが望ましい。なお、ＤＲＡＭ領域に形
成されているバッファ層７２は素子分離領域１２をエッ
チングする際に同時にエッチングされる。その後、上記
レジスト膜１０３を通常の除去技術によって除去する。

【００７０】なお、この世代で想定している電圧として
は、標準ロジック領域は０．５Ｖ〜１．２Ｖ、高電圧ロ
ジック領域は１．５Ｖ〜２．５Ｖ、ＤＲＡＭセルのワー
ド線昇圧は１．５Ｖ〜２．５Ｖである。

【００７１】次いで、図示はしないが、ＤＲＡＭ領域お
よびロジック領域のウエル・チャネルドーズを例えばレ
ジストマスクを用いてイオン注入法によって行い、半導
体基板１１にチャネル拡散層、ウエル領域等を形成す
る。

【００７２】ＤＲＡＭ領域のワードトランジスタの上記
チャネル拡散層として、高濃度（例えば１．０×１０¹⁸
／ｃｍ³ 〜１．０×１０¹⁹／ｃｍ³ ）にしなければなら
ない領域は、半導体基板１１を掘り下げた溝１４底部の
半導体基板部分であり、溝１４の側壁や上部における半
導体基板１１には基板濃度としてのイオン注入をほとん
ど行う必要はない。したがって、後述する拡散層１３
（図７参照）下部の半導体基板部分は、極めて低濃度
（例えば１．０×１０¹⁷／ｃｍ³ 〜１．０×１０¹⁸／ｃ
ｍ³ ）での形成が可能になる。

【００７３】その後、図６の（５）に示すように、上記
溝１４の内面および半導体基板１１、素子分離領域１２
上にＤＲＡＭ領域、標準電圧ロジック素子領域（センス
アンプやその他の周辺回路）、高電圧ロジック領域（例
えばワード線昇圧部等）等のゲート絶縁膜１５を形成す
る。この世代では、ゲート絶縁膜を膜厚に応じて作り分
けるのが一般的ではあり、レジストプロセスを用いて作
り分けを行う。ゲート絶縁膜には酸化シリコンもしくは
耐熱性が必要な場合には窒化シリコンを用いる。ただ
し、低コストの汎用ＤＲＡＭの場合には作り分けは必ず
しも必要な措置ではない。

【００７４】さらに、図７の（６）に示すように、溝１
４を埋め込むように、半導体基板１１、素子分離領域１
２上に上記ゲート絶縁膜１５を介してダミーゲート形成
層７３を形成する。このダミーゲート形成層７３は、例
えばノンドープトポリシリコンからなるポリシリコン層
７４を形成した後、ｎチャネルトランジスタの形成領域
上を開口したレジスト膜（図示せず）を形成し、続いて
そのレジスト膜をマスクに用いてポリシリコン層７４に
ｎ型不純物として例えばリンをイオン注入する。その
後、上記レジスト膜を除去する。

【００７５】次いで上記ポリシリコン層７４上にダミー
層７５を積層して、ダミーゲート形成層７３を形成す
る。このダミー層７５は、例えば、窒化タングステン膜
とタングステン膜とを積層して形成する。なお、上記ゲ
ート絶縁膜１５と上記ダミーゲート形成層７３は、ロジ
ック領域のダミーゲートとしても使用する。したがっ
て、上記ポリシリコン層７４の膜厚は７０ｎｍ〜２００
ｎｍ、好ましくは１００ｎｍ程度とする。また、上記ダ
ミー層７５は、後のロジック素子領域のポリシリコン層
７４を露出させるために行うウエットエッチングのため
に選択される膜種であり、抵抗自体は関係がない。絶縁
膜の酸化シリコン膜とポリシリコン層７４とに高選択比
でウエットエッチングできるものなら何でもよい。次い
で、上記ダミーゲート層７３上にバッファ層７６を例え
ば酸化シリコン膜で形成する。

【００７６】ここまでのプロセスで、最初にイオン注入
によって形成したＤＲＡＭ領域における拡散層１３中の
リンが熱拡散し、拡散層１３の底部は、濃度が薄くな
り、半導体基板１１との電界を緩和させることが可能と
なる。もともと、半導体基板１１側は、この拡散層１３
の接合部では低濃度に設定されているため、拡散層１３
とともに、低電界強度の接合が形成される。この接合が
ＤＲＡＭデータ保持特性の傾向を維持する。

【００７７】次に、上記バッファ層７６上の全面にレジ
スト膜を形成した後、リソグラフィー技術によって、そ
のレジスト膜を加工してロジック素子領域のゲート電極
を形成するためのレジストパターン１０５を形成する。

【００７８】次いで、図８の（７）に示すように、上記
レジストパターン１０５をマスクに用いて、上記バッフ
ァ層７６、ダミーゲート層７３をエッチング加工して、
各ロジック素子領域にダミーゲート７７を形成する。上
記バッファ層７６は、後のサリサイド形成時に金属系電
極上のタングステンにサリサイドが形成されるのを防ぐ
ために堆積しているが、汚染や加工上の問題がない場合
には、特には不要である。また、周辺部のゲート電極に
サリサイド構造を採用する場合には不要である。

【００７９】また、ＤＲＡＭ領域の溝１４内には、上記
リンドープトポリシリコンからなるポリシリコン層７４
を残すようにして、ワード線（一部がゲート電極とな
る）１６を形成する。その際、ＤＲＡＭ領域のワード線
１６形成のためのエッチバックは半導体基板１１よりも
例えば５０ｎｍ程度低くなるように行い、後に形成され
る拡散層の取り出し電極との耐圧距離を確保する。この
エッチングでは、ＤＲＡＭ領域にはリンドープトポリシ
リコンからなるポリシリコン層７４しか残らない。その
後、上記レジストパターン１０５を除去する。

【００８０】上記説明したように、半導体基板１１にゲ
ート絶縁膜１５を介してワード線（ゲート電極）１６が
埋め込まれ、拡散層１３が半導体基板１１表面側に形成
されていることから、チャネルはワード線（ゲート電
極）１６が形成されている溝１４底部側の半導体基板１
１を廻り込むように形成される。そのため、実効的なチ
ャネル長を確保することもでき、バックバイアスを印加
して短チャネル効果が厳しいＤＲＡＭセルのトランジス
タ特性を安定化させることもできる。

【００８１】次いで、図９の（８）に示すように、標準
電圧ロジック領域のｎチャネルトランジスタの形成領域
上を開口したレジスト膜（図示せず）を形成し、続いて
そのレジスト膜およびダミーゲート７７をマスクに用い
て半導体基板１１にイオン注入を行い、ｎチャネルトラ
ンジスタの低濃度拡散層５２、５２を形成する。その
後、上記レジスト膜を除去する。同様にして、標準電圧
ロジック領域のｐチャネルトランジスタの形成領域上を
開口したレジスト膜（図示せず）を形成し、続いてその
レジスト膜およびダミーゲート（図示せず）をマスクに
用いて半導体基板１１にイオン注入を行い、ｐチャネル
トランジスタの低濃度拡散層（図示せず）を形成する。
その後、上記レジスト膜を除去する。

【００８２】さらに、同様にして、高電圧ロジック領域
のｎチャネルトランジスタの形成領域上を開口したレジ
スト膜（図示せず）を形成し、続いてそのレジスト膜お
よびダミーゲート７７をマスクに用いて半導体基板１１
にイオン注入を行い、ｎチャネルトランジスタの低濃度
拡散層６２、６２を形成する。その後、上記レジスト膜
を除去する。同様にして、高電圧ロジック領域のｐチャ
ネルトランジスタの形成領域上を開口したレジスト膜
（図示せず）を形成し、続いてそのレジスト膜およびゲ
ート電極（図示せず）をマスクに用いて半導体基板１１
にイオン注入を行い、ｐチャネルトランジスタの低濃度
拡散層（図示せず）を形成する。その後、上記レジスト
膜を除去する。

【００８３】次いで、ＤＲＡＭ領域のゲートを保護する
保護膜７８を例えば薄い窒化シリコン膜（例えば厚さが
１０ｎｍ〜５０ｎｍ）で形成する。この保護膜７８は、
後にＤＲＡＭ領域のワード線１６上の側壁にサイドウォ
ール状に形成され、サリサイド形成時に、ワード線１６
側壁の耐圧確保に寄与する。

【００８４】次いで、サイドウォール形成膜７９を全面
に形成する。このサイドウォール形成膜７９は、窒化シ
リコンよりも低応力でウエット処理による剥離性のよい
酸化シリコンで形成することが好ましい。または、酸化
シリコン膜と窒化シリコン膜の積層膜もしくは酸化窒化
シリコン膜で形成することも可能である。上記保護膜７
８は、後にＤＲＡＭ内で周辺回路用トランジスタのサイ
ドウォール形成膜７９を除去する際のエッチングストッ
パとなるとともに、後にＤＲＡＭ領域のワード線１６上
の側壁にサイドウォール状に形成され、サリサイド形成
時に、溝１４側壁の耐圧確保に寄与する。

【００８５】その後、図１０の（９）に示すように、全
面にレジスト膜１０６を形成し、例えばリソグラフィー
技術によってロジック領域のレジスト膜１０６を除去
し、ＤＲＡＭ領域のレジスト膜１０６は残して、ＤＲＡ
Ｍ領域を保護しておく。その状態で、上記サイドウォー
ル形成膜７９をエッチバックする。

【００８６】その結果、標準電圧ロジック領域のダミー
ゲート７７の側壁にサイドウォール形成膜７９でサイド
ウォール５４が形成され、高電圧ロジック領域のダミー
ゲート７７の側壁にサイドウォール形成膜７７でサイド
ウォール６４が形成される。その後、上記レジスト膜１
０６を除去する。

【００８７】次いで、図１１の（１０）に示すように、
標準電圧ロジック領域のｎチャネルトランジスタの形成
領域上を開口したレジスト膜（図示せず）を形成し、続
いてそのレジスト膜およびダミーゲート７７、サイドウ
ォール５４をマスクに用いて半導体基板１１にイオン注
入を行い、ダミーゲート７７側に低濃度拡散層５２を残
すようにｎチャネルトランジスタの拡散層５５、５５を
形成する。その後、上記レジスト膜を除去する。

【００８８】同様にして、標準電圧ロジック領域のｐチ
ャネルトランジスタの形成領域上を開口したレジスト膜
（図示せず）を形成し、続いてそのレジスト膜およびダ
ミーゲート（図示せず）、サイドウォール（図示せず）
をマスクに用いて半導体基板１１にイオン注入を行い、
ダミーゲート側に低濃度拡散層（図示せず）を残すよう
にｐチャネルトランジスタの拡散層（図示せず）を形成
する。その後、上記レジスト膜を除去する。

【００８９】さらに、同様にして、高電圧ロジック領域
のｎチャネルトランジスタの形成領域上を開口したレジ
スト膜（図示せず）を形成し、続いてそのレジスト膜お
よびダミーゲート７７をマスクに用いて半導体基板１１
にイオン注入を行い、ダミーゲート７７側に低濃度拡散
層６２を残すようにしてｎチャネルトランジスタの拡散
層６５、６５を形成する。その後、上記レジスト膜を除
去する。

【００９０】同様にして、高電圧ロジック領域のｐチャ
ネルトランジスタの形成領域上を開口したレジスト膜
（図示せず）を形成し、続いてそのレジスト膜およびダ
ミーゲート（図示せず）をマスクに用いて半導体基板１
１にイオン注入を行い、ダミーゲート側（図示せず）に
低濃度拡散層（図示せず）を残すようにしてｐチャネル
トランジスタの拡散層（図示せず）を形成する。その
後、上記レジスト膜を除去する。

【００９１】次いで、全面にレジスト膜１０７を形成し
た後、リソグラフィー技術によって、ＤＲＡＭ領域のレ
ジスト膜１０７を除去し、上記レジスト膜１０７でロジ
ック領域を覆うようにパターニングを行う。次いで、上
記レジスト膜１０７をマスクに用いて例えばウエット処
理によって、ＤＲＡＭ領域の酸化シリコンからなるサイ
ドウォール形成膜７９のエッチバックを行う。このエッ
チングでは、先に形成されているＤＲＡＭのワード線１
６直上に形成されている窒化シリコンからなる保護膜７
８がエッチングストッパとなる。

【００９２】また、上記レジスト膜１０７をそのまま利
用して、ＤＲＡＭ領域の保護膜７８を例えば反応性イオ
ンエッチング（ＲＩＥ）によりエッチングしてＤＲＡＭ
領域のワード線１６を露出させる。この結果。ワード線
線１６上の溝１４の側壁に保護膜７８からなるサイドウ
ォール１７が形成される。このサイドウォール１７は側
壁保護の機能を有する。なお、上記反応性イオンエッチ
ングでは、ＤＲＡＭ領域の拡散層１３が露出しないよう
にすること、すなわち、拡散層１３上にバッファ層７２
を残すようにすることが重要である。その後、上記レジ
スト膜１０７を除去する。

【００９３】さらに、図１２の（１１）に示すように、
通常のシリサイド化技術を用いて、上記ロジック領域の
各拡散層５５、６５上、ＤＲＡＭ領域のワード線１６上
に、シリサイド層５７、６７、１８を選択的に形成す
る。このとき、ダミーゲート７７の頂上部には、酸化シ
リコン膜からなるバッファ層７６が形成されているの
で、シリサイド層は形成されない。このようにして、低
抵抗を実現する必要が有るロジック領域の各拡散層５
５、６５上、ＤＲＡＭ領域のワード線１６上に選択的に
シリサイド層５７、６７、１８が形成される。このシリ
サイド層としては、例えばコバルトシリサイド（ＣｏＳ
ｉ₂ ）、チタンシリサイド（ＴｉＳｉ₂ ）ニッケルシリ
サイド（ＮｉＳｉ₂ ）等を用いることができる。

【００９４】その後、全面にキャップ絶縁膜８０を例え
ば窒化シリコン膜で形成する。このキャップ絶縁膜８０
はサリサイド形成部の接合リークを抑制するのに効果的
であるが、不要であれば形成する必要はない。なお、先
に記述したように、周辺回路部のトランジスタのゲート
電極上にもシリサイド層を形成してサリサイド構造とし
て、ゲート電極の低抵抗化を図っても差し支えはない。

【００９５】次いで、図１３の（１２）に示すように、
全面に第１の絶縁膜（絶縁膜）１９を形成した後、化学
的機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mec
hanical Polishing ）によって、第１絶縁膜１９表面を
平坦化する。上記第１の絶縁膜１９表面を平坦化する方
法は、平坦化を実現することができる方法であればＣＭ
Ｐに限定されることはなく、例えばエッチバック法等を
用いることも可能である。その後、上記第１の絶縁膜１
９上にレジスト膜１０８を形成した後、リソグラフィー
技術によって、上記レジスト膜１０８にＤＲＡＭ領域の
拡散層取り出しコンタクト用の接続孔パターン１０９を
形成する。

【００９６】次いで、図１４の（１３）に示すように、
上記レジスト膜１０８〔図１３の（１２）参照〕をエッ
チングマスクに用いて、第１の絶縁膜１９を貫通してＤ
ＲＡＭ領域の拡散層１３に達する接続孔２０を形成す
る。このとき、ＤＲＡＭ領域のワード線（ゲート電極）
１６はコンタクトを取るべき拡散層１３よりも半導体基
板１１表面下に配置されているので、セルフアラインコ
ンタクト等の特別な技術を用いる必要はない。またＤＲ
ＡＭの拡散層１３全面が取り出し電極とコンタクトでき
るように、接続孔２０の開口径をでき得る限り大きく形
成することが望ましい。それによってコンタクト抵抗の
低減が図られる。

【００９７】また、図面では、多少アライメントずれを
起こした状態をわざと記載したが、接続孔開口時に過剰
なオーバエッチングを施さなければ、後の工程で接続孔
２０内に形成されるワード線取り出し電極の物理的な距
離を確保することが可能となる。なお、上部からみた投
影デザインでは、この接続孔２０が完全にワード線（ゲ
ート電極）１６にオーバラップする形となっている。そ
の後、上記レジスト膜１０８を除去する。

【００９８】次いで、上記接続孔２０内を埋め込むよう
に、第１の絶縁膜１９上に、取り出し電極形成膜８１を
形成する。この取り出し電極形成膜８１は、例えばリン
ドープトポリシリコンで形成される。この拡散層取り出
しのための取り出し電極形成膜８１は、従来通り、ＤＲ
ＡＭ領域に接合リークの低減を考慮してリンドープトポ
リシリコンが選択されることが望ましい。なお、この段
階では活性化のための熱処理は不要である。

【００９９】その後、図１５の（１４）に示すように、
例えばＣＭＰによって、第１の絶縁膜１９上の余剰な取
り出し電極形成膜８１（リンドープトポリシリコン）を
除去して、拡散層１３に接続する取り出し電極形成膜８
１からなる取り出し電極２１を上記接続孔２０内に形成
するとともに、第１の絶縁膜１９を研磨してその表面を
平坦化する。その際、各ロジック領域のダミーゲート７
７のダミー層７５上部を露出させる。

【０１００】次いで、ロジック領域におけるダミーゲー
ト７７のダミー層７５を選択的に除去する。その結果、
図１６の（１５）に示すように、上記各ダミー層７５の
除去部分、すなわちダミーゲート７７のポリシリコン層
７４上に溝８３が形成される。このエッチングは、例え
ば、硫酸過水もしくはフッ硝酸によるウエットエッチン
グにより行うことが好ましい。

【０１０１】次いで、ロジック素子領域のｐチャネルト
ランジスタの形成領域上を開口したレジスト膜（図示せ
ず）を形成し、続いてそのレジスト膜をマスクに用いて
ｐチャネルゲート電極を構成するポリシリコン層７４に
ｐ型不純物として例えばホウ素をイオン注入する。その
後、上記レジスト膜を除去する。

【０１０２】上記イオン注入後、熱処理を行う。この熱
処理によって、ＤＲＡＭ領域のポリシリコンからなる取
り出し電極２１と、ロジック素子領域のゲート電極の不
純物がドーピングされたポリシリコン層７４の活性化を
行う。この熱処理では、９００℃、１０秒程度のＲＴＡ
（Rapid Thermal Annealing ）で十分ではあるが、通常
の炉を用いた熱アニールを行っても差し支えは無い。な
お、これ以降の工程では、高温の熱工程は行われないの
で、ロジック素子領域のゲート電極からホウ素が拡散す
る、いわゆる「突き抜け」は最小限に抑えられる。

【０１０３】そして、図１７の（１６）に示すように、
上記溝８３内部を埋め込むように金属系ゲート電極形成
膜８４を形成する。上記金属系ゲート電極形成膜８４は
タングステン膜８４Ｗ／窒化チタン膜８４Ｔの積層膜で
形成することが一般的である。または、タングステン／
窒化タングステン、銅／窒化チタン、ルテニウム等の電
極を形成することも可能である。

【０１０４】再びＣＭＰによって、第１の絶縁膜１９上
の余剰な金属系ゲート電極形成膜８４を除去する。

【０１０５】その結果、図１８の（１７）に示すよう
に、金属系ゲート電極形成膜８４とポリシリコン膜７４
とからなるゲート電極５１、６１が形成されるととも
に、第１の絶縁膜１９表面が平坦化される。その際、Ｄ
ＲＡＭ領域の拡散層を取り出すための取り出し電極２１
の上部も研磨されるが、何ら問題はない。

【０１０６】次いで、第１の絶縁膜１９上にＤＲＡＭ領
域の取り出し電極２１上およびロジック素子領域のゲー
ト電極５１、６１上を覆うエッチングストップ層２２を
例えば窒化シリコン膜を５０ｎｍ〜１５０ｎｍの厚さに
堆積して形成する。

【０１０７】次いで、図１９の（１８）に示すように、
上記エッチングストップ層２２上にレジスト膜（図示せ
ず）を形成した後、リソグラフィー技術によって、上記
レジスト膜にＤＲＡＭ領域のワード線取り出しコンタク
ト用およびロジック領域の拡散層取り出し電極用の接続
孔パターン（図示せず）を形成する。続いて、上記レジ
スト膜をエッチングマスクに用いて、上記エッチングス
トップ層２２、上記第１の絶縁膜１９およびキャップ絶
縁膜８０を貫通してＤＲＡＭ領域のワード線１６上のシ
リサイド層１８、ロジック領域のトランジスタの拡散層
５５，６５上に形成されているシリサイド層５７、６７
に達する接続孔２３、５８、６８を形成する。その後、
上記レジスト膜を除去する。

【０１０８】次に、通常のタングステンプラグの形成技
術により上記接続孔２３、５８、６８に内面に窒化チタ
ン膜からなる密着層８５を形成した後、接続孔２３、５
８、６８内を埋め込むようにタングステン膜８６を形成
する。その後ＣＭＰにより上記エッチングストップ層２
２上の上記タングステン膜８６および密着層８５の余剰
な部分を除去し、上記接続孔２３、５８、６８の内部に
取り出し電極２４、５９、６９を形成する。

【０１０９】その後、上記取り出し電極２４、５９、６
９を覆うように上記エッチングストップ層２２上の全面
に第２の絶縁膜２５を例えば酸化シリコン膜を３００ｎ
ｍ〜５００ｎｍの厚さに堆積して形成する。次に、上記
第２の絶縁膜２５上にレジスト膜１０９を形成した後、
リソグラフィー技術によって、上記レジスト膜１０９に
プラグ取り出しコンタクト用の接続孔パターン１１０を
形成する。そして、上記レジスト膜１０９をマスクに用
いてエッチングを行い、上記第２の絶縁膜２５にダミー
接続孔８７を形成する。その後、上記レジスト膜１０９
を除去する。

【０１１０】次いで、図２０の（１９）に示すように、
上記第２の絶縁膜２５上にレジスト膜１１１を形成した
後、リソグラフィー技術によって、上記レジスト膜１１
１にビット線およびローカル配線を形成する配線溝用の
溝パターン１１２を形成する。そして、上記レジスト膜
１１１をマスクに用いて第２の絶縁膜２５のエッチング
を行う。

【０１１１】その結果、図２１の（２０）に示すよう
に、上記第２の絶縁膜２５に配線溝２６、２７を形成す
る。その際、先に設けておいたダミー接続孔８７〔図１
９の（２０）参照〕の部分は、配線溝２６、２７を形成
するとともに掘り下げられて、取り出し電極２１に達す
るビットコンタクト用の接続孔２８と取り出し電極２４
に達するローカル配線コンタクト用の接続孔２９が形成
される。

【０１１２】その後、上記接続孔２８、２９および配線
溝２６、２７の内壁および第２の絶縁膜２５の表面に、
例えば低温で成膜することができるカバリッジが良好な
第１の窒化シリコン膜８８を形成する。この第１の窒化
シリコン膜８８は、例えばＡＬＤ（Atomic Layer Depos
ition ）法により、例えば３０ｎｍ〜５０ｎｍの厚さに
形成する。このときの成膜条件の一例としては、原料ガ
スにモノシラン（ＳｉＨ₄ ）とアンモニア（ＮＨ₃ ）と
を用い、それぞれの流量をともに１ｄ／ｍ² （標準状態
の流量）に設定し、成膜温度を４００℃〜５００℃に設
定する。上記窒化シリコン膜８８を成膜することによっ
て、ビット線の側壁で記憶ノードコンタクトとの耐圧が
確保される。

【０１１３】次いで、図２２の（２１）に示すように、
上記第１の窒化シリコン膜８８を全面エッチバックし
て、上記配線溝２６、２７の各側壁に第１、第２のサイ
ドウォール３０、３１を形成するとともに、上記接続孔
２８、２９の各側壁にサイドウォール３２、３３を形成
する。上記エッチングの際には、接続孔２８、２９の底
部に形成されているエッチバックストップ層２２も除去
される。

【０１１４】次いで、上記配線溝２６、２７、接続孔２
８、２９の内面および第２の絶縁膜２５上に密着層８９
として窒化チタン膜を例えば３０ｎｍ〜５０ｎｍの厚さ
に形成する。次いで上記配線溝２６、２７および接続孔
２８、２９を埋め込むように上記密着層８９上に配線形
成層９０を例えばタングステン膜を堆積して形成する。

【０１１５】次いで、第２の絶縁膜２３上の余剰な上記
配線形成層９０および密着層８９をエッチバックにより
除去し、図２３の（２２）に示すように、上記接続孔２
８、２９を埋め込むともに上記配線溝２６、２７の底部
に配線形成層９０を残して、ビット線３４およびローカ
ル配線３５を形成する。さらに、化学的気相成長（以下
ＣＶＤという、ＣＶＤは Chemical Vapor Deposition
の略）法によって、配線溝２６、２７の上部を埋め込む
ように第２の絶縁膜２５上に第２の窒化シリコン膜９１
を堆積する。この第２の窒化シリコン膜９１は、例え
ば、カバリッジ性がよく低温成膜が可能なＡＬＤ窒化シ
リコン膜を例えば５０ｎｍ〜１００ｎｍ程度の厚さに成
膜した後、プラズマＣＶＤ法によってプラズマ窒化シリ
コン膜を成膜して形成する。ここでは、第２の窒化シリ
コン膜９１を２層に形成したが、１層の窒化シリコン膜
で形成することも可能である。

【０１１６】その後、例えばＣＭＰにより第２の絶縁膜
２５上の余剰な上記第２の窒化シリコン膜９１を除去
し、図２４の（２３）に示すように、第２の絶縁膜２５
表面を平坦化する。このようにして、ビット線３４上に
上記第２の窒化シリコン膜９１からなる第１のキャップ
絶縁膜３６を形成するとともに、ローカル配線３５上に
上記第２の窒化シリコン膜９１からなる第２のキャップ
絶縁膜３７を形成する。

【０１１７】次に、上記第２の絶縁膜２３上にレジスト
膜１１３を形成した後、リソグラフィー技術により記憶
ノードコンタクトを開口するための開口パターン１１４
を形成する。この開口パターン１１４は、実際の記憶ノ
ードコンタクトが形成される接続孔の口径よりも大きく
形成することができる。

【０１１８】次いで、図２５の（２４）に示すように、
上記レジスト膜１１３〔図２４の（２３）参照〕をマス
クに用いて、上記第２の絶縁膜２５とエッチングストッ
プ層２２とをエッチングして記憶ノードコンタクトを取
り出す取り出し電極２１、２１に達する接続孔３８、３
８を形成する。このエッチングでは、上記レジスト膜１
１３の他に窒化シリコン膜からなる第１のキャップ絶縁
膜３６および窒化シリコン膜からなる第１のサイドウォ
ール３０がエッチングマスクとなっている。なお、上記
第１のサイドウォール３０によって、ビット線３４と記
憶ノードコンタクトとの耐圧が確保される。その後上記
レジスト膜１１３〔図２４の（２３）参照〕を除去す
る。

【０１１９】次に、図２６の（２５）に示すように、上
記接続孔３８内に記憶ノードコンタクト３９を形成す
る。この記憶ノードコンタクト３９は、例えば上記接続
孔３８を埋め込むように上記第２の絶縁膜２５上にタン
グステン、チタン、窒化チタン、タンタル、窒化タンタ
ル、酸化ルテニウム等を堆積し材料層を形成した後、第
２の絶縁膜２５上の余剰な上記材料層を除去して、接続
孔３８内に残した上記材料層で形成される。

【０１２０】次に、キャップ絶縁膜３６、３７、記憶ノ
ードコンタクト３９等を覆う第３の絶縁膜４０を形成す
る。次いで、第３の絶縁膜４０にキャパシタが形成され
る凹部４１を、その底部に上記記憶ノードコンタクト３
９上面が露出するように形成する。

【０１２１】その後、凹部４１内に、熱処理が不要なＭ
ＩＭ（Metal/insulator/Metal）構造のキャパシタ４２
を形成する。ＭＩＭ構造のキャパシタ４２は０．１μｍ
以降のＤＲＡＭでは必須になると予想され、現在では、
一例として、電極にルテニウム（Ｒｕ）、酸化ルテニウ
ム（ＲｕＯ）系材料が用いられ、誘電体膜にはＢＳＴ
（ＢａＴｉＯ₃ とＳｒＴｉＯ₃ との混晶）系の膜が採用
される。

【０１２２】次いで、上記第３の絶縁膜４０上に、上記
ＭＩＭ構造のキャパシタ４２を覆う第４の絶縁膜４３を
形成する。その後、ＣＭＰによって上記第４の絶縁膜４
３表面を平坦化する。次いで、第４の絶縁膜４３ないし
第２の絶縁膜２５に、キャパシタ取り出し電極、ワード
線取り出し電極、ローカル配線取り出し電極、ロジック
領域のゲート取り出し電極、ロジック領域の拡散層取り
出し電極等を形成するための接続孔１３１、１３２、１
３３、１３４〜１３６、１３７等を形成する。

【０１２３】さらに、接続孔１３１、１３２、１３３、
１３４〜１３６、１３７等に、キャパシタ取り出し電極
１４１、ワード線取り出し電極１４２、ローカル配線取
り出し電極１４３、ロジック領域の拡散層取り出し電極
１４４、１４５、１４６、ロジック領域のゲート取り出
し電極１４７等を形成する。さらに、第４の絶縁膜４３
上に第５の絶縁膜４４を形成する。

【０１２４】次いで、この第５の絶縁膜４４に各電極１
４１〜１４７等に達する各配線溝１５１〜１５６を形成
し、配線溝４５に配線１６１〜１６６を形成する。この
配線１６１〜１６６は例えば銅配線からなる。図示はし
ないが、さらに必要に応じて上層配線を形成する。な
お、上記電極１４１〜１４７および上記配線１６１〜１
６６には、電極、配線、絶縁膜の材質によって、通常知
られている密着層、バリア層が形成される。

【０１２５】上記第１の半導体装置の製造方法では、上
記第１の絶縁膜１９上に形成した第２の絶縁膜２５にビ
ット線３４およびローカル配線３５を形成するための配
線溝２６、２７とこの配線溝２６、２７の底部に少なく
とも一部の取り出し電極２１に通じる接続孔２８、２９
とを形成することから、一つのマスクで各配線溝２６、
２７と各接続孔２８、２９とが形成される。

【０１２６】次いで、配線溝２６、２７側壁および接続
孔２８、２９側壁に第１の窒化シリコン膜８８からなる
第１、第２のサイドウォール３０、３１およびサイドウ
ォール３２、３３を形成した後、接続孔２８、２９およ
び配線溝２６、２７の下層に導電材料を埋め込み、ビッ
ト線３４とこのビット線３４に接続するビットコンタク
トとローカル配線３５とこのローカル配線３５に接続す
るローカル配線コンタクトとを形成した後、配線溝２
６、２７上部を第２の窒化シリコン膜９１で埋め込むこ
とから、ビット線３４は第２の窒化シリコン膜９１で被
覆された状態になる。すなわち、ＤＲＡＭの拡散層取り
出しと同様に形成が困難な記憶ノードコンタクト３９の
開口はビット線３４の側壁上部を窒化シリコン膜で覆う
ことにより、記憶ノードコンタクト３９の接続孔３８を
開口するエッチングの際には、窒化シリコン膜からなる
第１のサイドウォール３０および第１のキャップ絶縁膜
３６がエッチングマスクとして機能するので、いわゆる
セルフアラインでの記憶ノードコンタクトの接続孔３８
の開口が可能になる。

【０１２７】そして、この記憶ノードコンタクト３９は
耐圧確保のため、小さいコンタクト径に形成する必要が
あるが、ビット線３４、３４間の第２の絶縁膜２５に第
１のサイドウォール３０、３０を介して記憶ノードコン
タクト３９を形成する接続孔３８を形成し、この接続孔
３８に低抵抗の金属材料を埋め込んで記憶ノードコンタ
クト３９を形成することが可能であるため、ＤＲＡＭの
高速動作には十分な寄生抵抗抑制効果が得られるように
なる。

【０１２８】さらに、上記半導体装置の製造方法では、
ワード線１６上層にシリサイド層１８を形成することか
ら、ワード線１６の抵抗が低減され、遅延の問題が回避
される。また、ロジック素子の拡散層５５、６５上にシ
リサイド層５７、６７を形成することからこの拡散層５
５、６５へのコンタクト抵抗が低減される。

【０１２９】また、ＤＲＡＭ領域の拡散層１３を半導体
基板１１表面側に形成し、この半導体基板１１にゲート
絶縁膜１５を介してワード線１６を埋め込むように形成
することから、チャネルはワード線（ゲート電極）１６
が形成されている溝１４底部側の半導体基板１１を廻り
込むように形成される。そのため、実効的なチャネル長
が十分に確保されるため、バックバイアスを印加して、
短チャネル効果が厳しいメモリ素子（例えばＤＲＡＭ）
のトランジスタ特性が安定化される。

【０１３０】また、上記半導体装置１の製造方法では、
ゲート絶縁膜１５を介して半導体基板１１に形成された
溝１４内に埋め込まれたワード線１６上に、サイドウォ
ール１７、第１の絶縁膜１９等を介してこのワード線１
６にオーバラップする状態で、半導体基板１１表面に形
成した拡散層１３に接続される取り出し電極２１を形成
することから、ワード線１６上の第１の絶縁膜１９は２
０ｎｍ〜３０ｎｍ以上の十分な膜厚が確保される。その
ため、拡散層１３に接続される取り出し電極２１との耐
圧が確保される。また、ＤＲＡＭ領域の拡散層１３上の
全面をコンタクトに使用できるようになるので、実効面
積を有効に使用できる。よって、セルデザインで実現可
能な最低の抵抗値を実現することができ、コンタクト抵
抗の低減が図れる。

【０１３１】また、ＤＲＡＭ領域の拡散層１３を、その
深さ方向に不純物濃度が薄くなるように形成することか
ら、ＤＲＡＭ領域の拡散層１３下部の半導体基板１１濃
度をセルトランジスタに要求されるほどに濃くしなくと
もよいので、接合の電界が緩和され、ＤＲＡＭのセル縮
小化にともない厳しくなるデータ保持特性の性能が維持
される。

【０１３２】また、ロジック素子領域に形成するダミー
ゲート７７にポリシリコン層７４とダミー層７５との積
層構造を用いることによって、ＤＲＡＭ領域の拡散層１
３の取り出し電極２１を形成した後にダミー層７５を除
去し、ダミーゲート７７のポリシリコン層７４に不純物
をドーピングすることが可能になる。その後、熱処理を
行い、金属系ゲート電極形成膜８４を形成することか
ら、熱処理によるｐチャネルゲート電極におけるホウ素
の突き抜けの問題が最小限に抑えられる。

【０１３３】上記ＤＲＡＭ領域に用いた技術は、汎用Ｄ
ＲＡＭのメモリチップの製造にも適用することが可能で
ある。

【０１３４】次に、本発明の第２の半導体装置に係る一
実施の形態を、図２７の概略構成断面図によって説明す
る。

【０１３５】図２７に示すように、本実施の形態の構成
は、前記図１によって説明した半導体装置において、エ
ッチングストップ層２２より半導体基板１１側の構成と
同様である。したがって、エッチングストップ層２２よ
り半導体基板１１側の構成は、図１およびその関連説明
を参照していただきたい。以下、ここではエッチングス
トップ層２２より上部の構成を説明する。

【０１３６】上記エッチングストップ層２２上には、取
り出し電極２４、５９、６９を覆うように第２の絶縁膜
２２１が例えば厚さが５０ｎｍ〜１５０ｎｍの酸化シリ
コン膜で形成されている。

【０１３７】上記第２の絶縁膜２２１には、ビットコン
タクトホール２２２およびローカル配線コンタクトホー
ル２２３が形成されている。上記第２の絶縁膜２２１上
には、ビットコンタクトホール２２２を通じて取り出し
電極２１に接続されるビット線２２４と、ローカル配線
コンタクトホール２２３を通じて取り出し電極５９に接
続されるローカル配線２２５とが、例えばタングステン
膜２４２で形成されている。これらのビット線２２４、
ローカル配線２２５には、例えば下層にチタン膜と窒化
チタン膜を積層してなる密着層２４１が形成されてい
る。さらにタングステン膜２４２上には窒化シリコン膜
からなるキャップ絶縁膜２４３が形成されている。

【０１３８】上記第２の絶縁膜２２１上には、ビット線
２２４とローカル配線２２５とを覆う第１の窒化シリコ
ン膜２２６が例えばＡＬＤ窒化シリコン膜で、例えば３
０ｎｍ〜５０ｎｍの厚さに形成されている。さらに上記
第１の窒化シリコン膜２２６上には第３の絶縁膜２２７
が例えば酸化シリコン膜で形成されている。この第３の
絶縁膜２２７表面は平坦化されている。

【０１３９】上記第３の絶縁膜２２７には、上記ビット
線２２４間にエッチングストッパ層２２６のサイドウォ
ールを介して接続孔２２８が形成され、その接続孔２２
８の内部には取り出し電極２１に接続する記憶ノードコ
ンタクト２２９が、例えばタングステン、チタン、窒化
チタン、タンタル、窒化タンタル、酸化ルテニウム等で
形成されている。

【０１４０】上記第３の絶縁膜２２７上には、上記記憶
ノードコンタクト２２９等を覆う第４の絶縁膜２３１が
形成されている。この第４の絶縁膜２３１にはキャパシ
タが形成される凹部２３２が、その底部に上記記憶ノー
ドコンタクト２２９上面が露出するように形成されてい
る。上記凹部２３２内には、熱処理が不要なＭＩＭ（Me
tal/insulator/Metal）構造のキャパシタ２３３が形成
されている。ＭＩＭ構造のキャパシタ２３３は０．１μ
ｍ以降のＤＲＡＭでは必須になると予想され、現在で
は、一例として、電極にルテニウム（Ｒｕ）、酸化ルテ
ニウム（ＲｕＯ）系材料が用いられ、誘電体膜にはＢＳ
Ｔ（ＢａＴｉＯ₃ とＳｒＴｉＯ₃ との混晶）系の膜が採
用される。

【０１４１】上記第４の絶縁膜２３１上には、上記ＭＩ
Ｍ構造のキャパシタ２３３を覆う第５の絶縁膜２３４が
表面を平坦化した状態で形成されている。上記第５の絶
縁膜２３４ないし第２の絶縁膜２２１には、キャパシタ
取り出し電極、ワード線取り出し電極、ローカル配線取
り出し電極、ロジック領域のゲート取り出し電極、ロジ
ック領域の拡散層取り出し電極等を形成するための接続
孔２５１、２５２、２５３、２５４、２５５、２５６、
２５７等が形成されている。

【０１４２】上記接続孔２５１、２５２、２５３、２５
４〜２５６、２５７等には、キャパシタ取り出し電極２
６１、ワード線取り出し電極２６２、ローカル配線取り
出し電極２６３、ロジック領域の拡散層取り出し電極２
６４、２６５、２６６、ロジック領域のゲート取り出し
電極２６７等が形成されている。さらに、第５の絶縁膜
２３４上には第６の絶縁膜２３５が形成されている。次
いで、この第６の絶縁膜２３５には、各電極２６１〜２
６７等に達する各配線溝２７１〜２７６が形成され、配
線溝２７１〜２７６には配線２８１〜２８６が形成され
ている。この配線２８１〜２８６は例えば銅配線からな
る。図示はしないが、さらに必要に応じて上層配線を形
成する。なお、上記電極２６１〜２６７および上記配線
２８１〜２８６には、電極、配線、絶縁膜の材質によっ
て、通常知られている密着層、バリア層が形成される。

【０１４３】上記第２の半導体装置においても、前記説
明した第１の半導体装置と同様な作用、効果が得られ
る。

【０１４４】次に、本発明の第２の半導体装置の製造方
法に係る一実施の形態を、図２８〜図３２によって説明
する。前記図２の（１）から前記図１の（１７）までは
前記説明したのと同様のプロセスを行う。

【０１４５】その後、図２８の（１）に示すように、エ
ッチングストップ層２２上にレジスト膜（図示せず）を
形成した後、リソグラフィー技術によって、上記レジス
ト膜にＤＲＡＭ領域のワード線取り出しコンタクト用お
よびロジック領域の拡散層取り出し電極用の接続孔パタ
ーン（図示せず）を形成する。続いて、上記レジスト膜
をエッチングマスクに用いて、上記エッチングストップ
層２２、上記第１の絶縁膜１９およびキャップ絶縁膜８
０を貫通してＤＲＡＭ領域のワード線１６上のシリサイ
ド層１８、ロジック領域のトランジスタのシリサイド層
５７、６７に達する接続孔２３、５８、６８を形成す
る。

【０１４６】その後、上記レジスト膜を除去する。次
に、通常のタングステンプラグの形成技術により上記接
続孔２３、５８、６８に内面に窒化チタン膜からなる密
着層８５を形成した後、接続孔２３、５８、６８内を埋
め込むようにタングステン膜８６を形成する。その後Ｃ
ＭＰにより上記エッチングストップ層２２上の上記タン
グステン膜８６および密着層８５の余剰な部分を除去
し、上記接続孔２３、５８、６８の内部に取り出し電極
２４、５９、６９を形成する。

【０１４７】次いで、上記取り出し電極２４、５９、６
９を覆うように上記エッチングストップ層２２上の全面
に第２の絶縁膜２２１を例えば酸化シリコン膜を５０ｎ
ｍ〜１５０ｎｍの厚さに堆積して形成する。

【０１４８】その後、第２の絶縁膜２２１上にレジスト
膜（図示せず）を形成した後、リソグラフィー技術によ
り上記レジスト膜にビットコンタクトを形成する位置に
開口部（図示せず）を形成する。そのレジスト膜をマス
クに用いたエッチングにより、図２９の（２）に示すよ
うに、上記第２の絶縁膜２２１にビットコンタクトホー
ル２２２およびローカル配線コンタクトホール２２３を
形成する。

【０１４９】次いで、ビット線２２４およびローカル配
線２２５を形成するための配線金属層を形成する。この
配線金属層は、まず上記ビットコンタクトホール２２２
およびローカル配線コンタクトホール２２３の内面およ
び第２の絶縁膜２２１上に、例えばチタン膜と窒化チタ
ン膜を積層してなる密着層２４１を形成する。さらにビ
ットコンタクトホール２２２およびローカル配線コンタ
クトホール２２３を埋め込むようにして、上記密着層２
４１上に金属配線の主材料となるタングステン膜２４２
を成膜する。さらにタングステン膜２４２上に第２の窒
化シリコン膜２４３を形成する。

【０１５０】その後、通常のリソグラフィー技術とエッ
チング技術とによって上記第２の窒化シリコン膜２４
３、タングステン膜２４２、密着層２４１をパターニン
グしてビットコンタクトホール２２２を通じてビットコ
ンタクトの取り出し電極２１に接続されるビット線２２
４とローカル配線コンタクトホール２２３を通じて取り
出し電極５９に接続されるローカル配線２２５とが形成
される。したがって、ビット線２２４上には第２の窒化
シリコン膜２４３からなる第１のキャップ絶縁膜２４４
が形成され、ローカル配線２２５上には第２の窒化シリ
コン膜２４３からなる第２のキャップ絶縁膜２４５が形
成される。

【０１５１】その後、上記第２の絶縁膜２２１上に、ビ
ット線２２４、ローカル配線２２５等を覆う第１の窒化
シリコン膜２２６をＡＬＤ窒化シリコン膜で、例えば３
０ｎｍ〜５０ｎｍの厚さに形成する。

【０１５２】次に、図３０の（３）に示すように、上記
第１の窒化シリコン膜２２６上に第３の絶縁膜２２７を
形成する。そして、第３の絶縁膜２２７表面を例えばＣ
ＭＰを用いて平坦化する。次に、上記第３の絶縁膜２２
７上にレジスト膜２９１を形成した後、リソグラフィー
技術により記憶ノードコンタクトを開口するための開口
パターン２９２を形成する。この開口パターン２９２
は、実際の記憶ノードコンタクトが形成される接続孔の
口径よりも大きく形成することができる。

【０１５３】次いで、図３１の（４）に示すように、上
記レジスト膜２９１〔図３０の（３）参照〕をエッチン
グマスクに用いて、上記第３の絶縁膜２２７からエッチ
ングストップ層２２までをエッチングして記憶ノードコ
ンタクトの取り出し電極２１、２１に達する記憶ノード
コンタクトを形成する接続孔２２８を形成する。このエ
ッチングでは、上記レジスト膜２９１の他に窒化シリコ
ン膜からなる第１のキャップ絶縁膜２４４および第１の
窒化シリコン膜２２６がエッチングマスクとなってい
る。なお、上記第１の窒化シリコン膜２２６は、その一
部がエッチングされるが、ビット線と記憶ノードコンタ
クトとの耐圧が確保される膜厚のサイドウォールとして
ビット線の側壁に残る。その後上記レジスト膜２９１
〔図２９の（２３）参照〕を除去する。

【０１５４】次に、図３２の（５）に示すように、上記
接続孔２２８内に取り出し電極２１に接続する記憶ノー
ドコンタクト２２９を形成する。この記憶ノードコンタ
クト２２９は、例えば上記接続孔２２８を埋め込むよう
に上記第２の絶縁膜２２１上にタングステン、チタン、
窒化チタン、タンタル、窒化タンタル、酸化ルテニウム
等を堆積して材料層を形成した後、第２の絶縁膜２２１
上の余剰な上記材料層を例えばＣＭＰによって除去する
ことによって、接続孔２２８内に残した上記材料層で形
成される。

【０１５５】次に、第３の絶縁膜２３１上に上記記憶ノ
ードコンタクト２２９等を覆う第４の絶縁膜２３２を形
成する。次いで、第４の絶縁膜２３２にキャパシタが形
成される凹部２３３を、その底部に上記記憶ノードコン
タクト２２９上面が露出するように形成する。

【０１５６】その後、凹部２３３内に、熱処理が不要な
ＭＩＭ（Metal/insulator/Metal）構造のキャパシタ２
３４を形成する。ＭＩＭ構造のキャパシタ２３４は０．
１μｍ以降のＤＲＡＭでは必須になると予想され、現在
では、一例として、電極にルテニウム（Ｒｕ）、酸化ル
テニウム（ＲｕＯ）系材料が用いられ、誘電体膜にはＢ
ＳＴ（ＢａＴｉＯ₃ とＳｒＴｉＯ₃ との混晶）系の膜が
採用される。

【０１５７】次いで、上記第４の絶縁膜２３２上に、上
記ＭＩＭ構造のキャパシタ２３４を覆う第５の絶縁膜２
３５を形成する。その後、ＣＭＰによって上記第５の絶
縁膜２３５表面を平坦化する。次いで、第５の絶縁膜２
３５ないし第２の絶縁膜２２１に、キャパシタ取り出し
電極、ワード線取り出し電極、ローカル配線取り出し電
極、ロジック領域の拡散層取り出し電極、ロジック領域
のゲート取り出し電極等を形成するための接続孔２５
１、２５２、２５３、２５４〜２５６、２５７等を形成
する。

【０１５８】さらに、接続孔２５１、２５２、２５３、
２５４〜２５６、２５７等に、キャパシタ取り出し電極
２６１、ワード線取り出し電極２６２、ローカル配線取
り出し電極２６３、ロジック領域の拡散層取り出し電極
２６４〜２６６、ロジック領域のゲート取り出し電極２
６７を形成する。さらに、第５の絶縁膜２３４上に第６
の絶縁膜２３５を形成する。次いで、この第６の絶縁膜
２３５に各電極２６１〜２６７等に達する各配線溝２７
１〜２７６を形成し、配線溝２７１〜２７６に配線２８
１〜２８６を形成する。この配線２８１〜２８６は例え
ば銅配線からなる。図示はしないが、さらに必要に応じ
て上層配線を形成する。なお、上記電極２６１〜２６７
および上記配線２８１〜２８６には、電極、配線、絶縁
膜の材質によって、通常知られている密着層、バリア層
が形成される。

【０１５９】上記第２の半導体装置の製造方法において
も、前記説明した第１の半導体装置の製造方法と同様な
作用、効果が得られる。

【０１６０】

【発明の効果】以上、説明したように本発明の半導体装
置によれば、メモリ素子の記憶ノードコンタクトは、ビ
ット線の側壁および上部が窒化シリコン膜で覆われてい
るので、いわゆる自己整合的に開口されたものを用いる
ことが可能になり、メモリセルの縮小化に合わせて記憶
ノードコンタクトを耐圧限界付近で開口するとともに記
憶ノードコンタクトの抵抗上昇の抑制を図ることが可能
になる。そのため、本発明の構造は、０．１μｍ世代メ
モリセル素子へ適用を図ることができる。また、記憶ノ
ードコンタクトに金属材料を埋め込むことで、メモリ素
子の高速動作において寄生抵抗を十分に抑制することが
できる。また、メモリ素子のトランジスタとロジック素
子のトランジスタとを覆う第２の絶縁膜に、溝配線構造
のビット線とローカル配線とが同一の配線形成層で形成
されているので、一つのマスクでビット線とローカル配
線とを形成することが可能な構造となっている。したが
って、工程数を削減できる構造が提供される。

【０１６１】本発明の半導体装置の製造方法によれば、
ビット線の側壁および上部を窒化シリコン膜で覆う状態
に形成してから、その窒化シリコン膜をマスクに用いて
いわゆる自己整合的にメモリ素子の記憶ノードコンタク
トが形成される接続孔を開口するので、メモリセルの縮
小化に合わせて記憶ノードコンタクトが形成される接続
孔を耐圧限界付近で開口することができる。また、ビッ
ト線との耐圧は窒化シリコン膜で形成される第１のサイ
ドウォールで確保することができる。また記憶ノードコ
ンタクトを金属材料で形成することにより抵抗上昇の抑
制を図ることが可能になり、メモリ素子の高速動作にお
いて寄生抵抗を十分に抑制することができる。そのた
め、０．１μｍ世代以降のメモリセル素子構造に対応で
きる記憶ノードコンタクトを備えたメモリ素子を製造す
ることができる。また、メモリ素子のトランジスタとロ
ジック素子のトランジスタとを覆うように形成した第２
の絶縁膜に、溝配線構造のビット線とローカル配線とを
同一の配線形成層で形成するので、一つのマスクでビッ
ト線とローカル配線とを同時に形成することが可能とな
る。したがって、工程数が削減できる。

【図面の簡単な説明】

【図１】本発明の第１の半導体装置に係る実施の形態の
一例を示す概略構成断面図である。

【図２】本発明の第１の半導体装置の製造方法に係る実
施の形態の一例を示す概略構成断面図（１）である。

【図３】本発明の第１の半導体装置の製造方法に係る実
施の形態の一例を示す概略構成断面図（２）である。

【図４】本発明の第１の半導体装置の製造方法に係る実
施の形態の一例を示す概略構成断面図（３）である。

【図５】本発明の第１の半導体装置の製造方法に係る実
施の形態の一例を示す概略構成断面図（４）である。

【図６】本発明の第１の半導体装置の製造方法に係る実
施の形態の一例を示す概略構成断面図（５）である。

【図７】本発明の第１の半導体装置の製造方法に係る実
施の形態の一例を示す概略構成断面図（６）である。

【図８】本発明の第１の半導体装置の製造方法に係る実
施の形態の一例を示す概略構成断面図（７）である。

【図９】本発明の第１の半導体装置の製造方法に係る実
施の形態の一例を示す概略構成断面図（８）である。

【図１０】本発明の第１の半導体装置の製造方法に係る
実施の形態の一例を示す概略構成断面図（９）である。

【図１１】本発明の第１の半導体装置の製造方法に係る
実施の形態の一例を示す概略構成断面図（１０）であ
る。

【図１２】本発明の第１の半導体装置の製造方法に係る
実施の形態の一例を示す概略構成断面図（１１）であ
る。

【図１３】本発明の第１の半導体装置の製造方法に係る
実施の形態の一例を示す概略構成断面図（１２）であ
る。

【図１４】本発明の第１の半導体装置の製造方法に係る
実施の形態の一例を示す概略構成断面図（１３）であ
る。

【図１５】本発明の第１の半導体装置の製造方法に係る
実施の形態の一例を示す概略構成断面図（１４）であ
る。

【図１６】本発明の第１の半導体装置の製造方法に係る
実施の形態の一例を示す概略構成断面図（１５）であ
る。

【図１７】本発明の第１の半導体装置の製造方法に係る
実施の形態の一例を示す概略構成断面図（１６）であ
る。

【図１８】本発明の第１の半導体装置の製造方法に係る
実施の形態の一例を示す概略構成断面図（１７）であ
る。

【図１９】本発明の第１の半導体装置の製造方法に係る
実施の形態の一例を示す概略構成断面図（１８）であ
る。

【図２０】本発明の第１の半導体装置の製造方法に係る
実施の形態の一例を示す概略構成断面図（１９）であ
る。

【図２１】本発明の第１の半導体装置の製造方法に係る
実施の形態の一例を示す概略構成断面図（２０）であ
る。

【図２２】本発明の第１の半導体装置の製造方法に係る
実施の形態の一例を示す概略構成断面図（２１）であ
る。

【図２３】本発明の第１の半導体装置の製造方法に係る
実施の形態の一例を示す概略構成断面図（２２）であ
る。

【図２４】本発明の第１の半導体装置の製造方法に係る
実施の形態の一例を示す概略構成断面図（２３）であ
る。

【図２５】本発明の第１の半導体装置の製造方法に係る
実施の形態の一例を示す概略構成断面図（２４）であ
る。

【図２６】本発明の第１の半導体装置の製造方法に係る
実施の形態の一例を示す概略構成断面図（２５）であ
る。

【図２７】本発明の第２の半導体装置に係る実施の形態
の一例を示す概略構成断面図である。

【図２８】本発明の第２の半導体装置の製造方法に係る
別の実施の形態の一例を示す概略構成断面図（１）であ
る。

【図２９】本発明の第２の半導体装置の製造方法に係る
別の実施の形態の一例を示す概略構成断面図（２）であ
る。

【図３０】本発明の第２の半導体装置の製造方法に係る
別の実施の形態の一例を示す概略構成断面図（３）であ
る。

【図３１】本発明の第２の半導体装置の製造方法に係る
別の実施の形態の一例を示す概略構成断面図（４）であ
る。

【図３２】本発明の第２の半導体装置の製造方法に係る
別の実施の形態の一例を示す概略構成断面図（５）であ
る。

【符号の説明】

１１…半導体基板、２５…第２の絶縁膜、３０…第１の
サイドウォール、３４…ビット線、３５…ローカル配
線、３９…記憶ノードコンタクト

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AB01 AC01 BA01 BB06 BB09 BB19 BC06 BC07 BG01 BG13 DA25 5F083 AD24 AD48 EP02 EP18 EP23 EP55 EP79 ER09 ER19 ER30 GA02 GA06 GA09 HA02 JA14 JA35 JA37 JA38 JA39 JA40 JA43 KA01 LA12 LA16 MA06 MA16 MA17 NA01 PR12 PR36 PR39 PR40 ZA12 ZA14

Claims (10)

【特許請求の範囲】
1. 【請求項１】 メモリ素子とロジック素子とを同一半導
   体基板上に形成した半導体装置において、 前記メモリ素子のトランジスタと前記ロジック素子のト
   ランジスタとを覆う絶縁膜に形成した溝配線構造を有す
   るビット線と、 前記ビット線と同一の配線形成層で形成されるもので前
   記絶縁膜に形成した溝配線構造を有するローカル配線と
   を備えたことを特徴とする半導体装置。
2. 【請求項２】 前記ビット線が形成される配線溝の側壁
   に形成された第１の窒化シリコン膜からなる第１のサイ
   ドウォールと、 前記第１のサイドウォールに接続して前記ビット線上を
   覆う第２の窒化シリコン膜で形成される第１のキャップ
   絶縁膜と、 前記ローカル配線が形成される配線溝の側壁に形成され
   たもので前記第１の窒化シリコン膜と同一層で形成され
   る第２のサイドウォールと、 前記第２のサイドウォールに接続して前記ローカル配線
   上を覆うもので前記第２の窒化シリコン膜と同一層で形
   成される第２のキャップ絶縁膜とを備えたことを特徴と
   する請求項１記載の半導体装置。
3. 【請求項３】 前記ビット線間に形成されるもので前記
   第１のサイドウォールで前記ビット線と絶縁された記憶
   ノードコンタクトを備えたことを特徴とする請求項２記
   載の半導体装置。
4. 【請求項４】 メモリ素子とロジック素子とを同一半導
   体基板上に形成する半導体装置の製造方法において、 前記半導体基板に前記メモリ素子のトランジスタと前記
   ロジック素子のトランジスタとが形成され、前記メモリ
   素子のトランジスタと前記ロジック素子のトランジスタ
   の少なくとも一部とを覆う第１の絶縁膜が形成され、前
   記第１の絶縁膜に前記各トランジスタの少なくとも一部
   の拡散層およびワード線に通じる取り出し電極が形成さ
   れた状態で、前記第１の絶縁膜上にエッチングストップ
   層を介して第２の絶縁膜を形成する工程と、 前記第２の絶縁膜にビット線およびローカル配線を形成
   するための配線溝と前記配線溝の底部に少なくとも前記
   取り出し電極の一部に通じる接続孔とを形成する工程
   と、 前記配線溝側壁および前記接続孔側壁に窒化シリコン膜
   からなるサイドウォールを形成する工程と、 前記接続孔および前記配線溝の下層に導電材料を埋め込
   み、ビット線と当該ビット線に接続するビットコンタク
   トとローカル配線と当該ローカル配線に接続するローカ
   ル配線コンタクトとを形成する工程とを備えたことを特
   徴とする半導体装置の製造方法。
5. 【請求項５】 前記ビット線および前記ローカル配線を
   形成した後、前記配線溝上部を窒化シリコン膜で埋め込
   む工程と、 前記ビット線間の前記第２の絶縁膜に前記サイドウォー
   ルを介して記憶ノードコンタクトを形成する接続孔を形
   成する工程と、 前記接続孔に導電材料を埋め込んで記憶ノードコンタク
   トを形成する工程とを備えたことを特徴とする請求項４
   記載の半導体装置の製造方法。
6. 【請求項６】 メモリ素子とロジック素子とを同一半導
   体基板上に形成した半導体装置において、 前記メモリ素子のトランジスタと前記ロジック素子のト
   ランジスタとを覆う絶縁膜上に形成したビット線と、 前記ビット線と同一の配線形成層で形成されるもので前
   記絶縁膜上に形成したローカル配線とを備えたことを特
   徴とする半導体装置。
7. 【請求項７】 前記ビット線と前記ローカル配線とを被
   覆する窒化シリコン膜を備えたことを特徴とする請求項
   ６記載の半導体装置。
8. 【請求項８】 前記ビット線間に形成されるもので前記
   ビット線側壁に形成された前記窒化シリコン膜で前記ビ
   ット線と絶縁された記憶ノードコンタクトを備えたこと
   を特徴とする請求項７記載の半導体装置。
9. 【請求項９】 メモリ素子とロジック素子とを同一半導
   体基板上に形成する半導体装置の製造方法において、 前記半導体基板に前記メモリ素子のトランジスタと前記
   ロジック素子のトランジスタとが形成され、前記メモリ
   素子のトランジスタと前記ロジック素子のトランジスタ
   の少なくとも一部とを覆う第１の絶縁膜が形成され、前
   記第１の絶縁膜に前記各トランジスタの少なくとも一部
   の拡散層およびワード線に通じる取り出し電極が形成さ
   れた状態で、前記第１の絶縁膜上にエッチングストップ
   層を介して第２の絶縁膜を形成する工程と、 前記第２の絶縁膜にビットコンタクトとローカル配線コ
   ンタクトとが形成される接続孔を形成する工程と、 前記第２の絶縁膜上にビット線とローカル配線とを同一
   の配線形成層で形成するとともに前記接続孔を通じて前
   記ビット線に接続するビットコンタクトと前記ローカル
   配線に接続するローカル配線コンタクトとを形成する工
   程とを備えたことを特徴とする半導体装置の製造方法。
10. 【請求項１０】 前記第２の絶縁膜上に前記ビット線と
    前記ローカル配線とを覆う窒化シリコン膜を形成する工
    程と、 前記第２の絶縁膜上に前記窒化シリコン膜を介して前記
    ビット線と前記ローカル配線とを覆う第３の絶縁膜を形
    成する工程と、 前記ビット線間の前記第３の絶縁膜より前記取り出し電
    極のうちの記憶ノードとなる取り出し電極に達するもの
    で、前記ビット線の側壁に形成された前記窒化シリコン
    膜を介して接続孔を形成する工程と、 前記接続孔に導電材料を埋め込んで記憶ノードコンタク
    トを形成する工程とを備えたことを特徴とする請求項９
    記載の半導体装置の製造方法。