JPH10200066A

JPH10200066A - 半導体装置の製造方法

Info

Publication number: JPH10200066A
Application number: JP8358133A
Authority: JP
Inventors: Hideaki Kuroda; 英明黒田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-12-29
Filing date: 1996-12-29
Publication date: 1998-07-31

Abstract

(57)【要約】【課題】簡略化された工程で、しかも集積度が向上した
ＣＯＢ型ＤＲＡＭ等の半導体装置の製造方法を提供す
る。【解決手段】トランジスタＳＴｒを形成し、トランジス
タＳＴｒを埋める層間絶縁膜２３を形成し、層間絶縁膜
２３を貫通するビット線コンタクト孔を開口した後、こ
のコンタクト孔を導電性材料で埋めて柱状のプラグ３２
を形成し、プラグを含んで該層間絶縁膜にビット線用の
溝を形成し該ビット線用溝ＢＬＣを導電性材料で埋め込
み、ビット線用溝を埋めた導電性材料をエッチングして
ビット線用溝の深さと導電性材料の高さを同じくするか
又は導線性材料の厚さを低くして埋込ビット線ＢＬを形
成し、埋込ビット線ＢＬを絶縁膜で埋め込み、キャパシ
タＣＡＰを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭ（Dynami
c Random Access Memory）等のキャパシタを有する半導
体装置の製造方法に関する。

【０００２】

【従来の技術】図１７にＣＯＢ（Capacitor Over Bitli
ne）型のＤＲＡＭセルの平面図を示す。選択トランジス
タＳＴｒのゲート電極ＷＬが平行に配線され、これらの
選択トランジスタＳＴｒの拡散層とビットコンタクトＢ
Ｃで接続されたビット線ＢＬがゲート電極ＷＬと直交し
て配線されている。各選択トランジスタＳＴｒの拡散層
には図示しないキャパシタと接続されたノードコンタク
トＮＣが設けられている。図のＡ−Ａ’線に沿った断面
図を図１８に、図のＢ−Ｂ’線に沿った断面図を図３２
に示す。これらの断面図からわかるようにノードコンタ
クトは、いわゆる座布団付プラグで途中取り出しコンタ
クトを採用していると共に、このＤＲＡＭは、選択トラ
ンジスタＳＴｒとキャパシタＣＡＰとの間の層間絶縁膜
にビット線が埋め込まれたＣＯＢ型である。

【０００３】次に、従来の図３２に示したＣＯＢ型のＤ
ＲＡＭセルの製造方法について、図１９〜３２図を参照
して簡単に説明する。まず、図１９に示すように、Ｐ型
シリコン基板にＮウエルとＰウエルが形成された基板に
素子分離酸化膜２０１を形成して素子分離を行い、その
後、図示しないゲート絶縁膜を熱酸化法で形成した後、
ポリシリコン３０１ａ、タングステンシリサイド３０１
ｂを積層した後パターニングしてゲート電極３０１を形
成する。このゲート電極３０１をマスクとしてイオン注
入を行い、ＬＤＤ（Lightly Doped Drain ）１０１を形
成する。

【０００４】次に、図２０に示すように、全面にエッチ
ングストッパー用の薄いシリコン酸化膜２０２を形成す
る。次いで、ポリシリコンを堆積した後エッチバックす
ることにより、ゲート電極側壁にポリシリコンで構成さ
れるサイドウオール３０２を形成する。そして、このサ
イドウオール３０２をマスクとしてイオン注入を行い、
ソース・ドレイン１０２を形成する。

【０００５】サイドウオール３０２を取り除いた後、図
２１に示すように、エッチングストッパー用のシリコン
窒化膜２０３を低圧ＣＶＤにより全面に形成する。その
後、ＮＳＧ（Natural Silicate Glass）膜２０４をＯ₃
−ＴＥＯＳ（テトラエトキシシラン）で形成した後、Ｂ
ＰＳＧ（Boro-Phospho-Silicate-Glass ）膜２０５をＯ
₃−ＴＥＯＳで形成する。

【０００６】次に、図２２に示すように、ＢＰＳＧ２０
５をフローして平坦化する。その後、ポリシリコン３０
３を堆積した後、ビットコンタクト及びノードコンタク
トの開口を行うためのレジストパターニングＲ１１を行
う。

【０００７】次に、図２３に示すように、ポリシリコン
膜３０３、ＢＰＳＧ膜２０５、ＮＳＧ膜２０４をエッチ
ングし、途中でエッチングを停止して予備コンタクト孔
を形成し、更にポリシリコンを堆積した後エッチバック
することにより、この予備コンタクト孔の側壁にポリシ
リコンで構成されるサイドウオール３０４を形成する。
次に、このサイドウオール３０４とポリシリコン膜３０
３をマスクとしてエッチングすることにより、基板に達
するコンタクトホールを開口し、シュリンクされたビッ
ト線コンタクトホールＢＣＨ及びノードコンタクトホー
ルＮＣＨを開口する。

【０００８】コンタクトホール開口後、図２４に示すよ
うに、ポリシリコン膜３０５を堆積してコンタクトホー
ルＢＣＨ、ＮＣＨを埋める。

【０００９】次に、図２５に示すように、ポリシリコン
膜３０５、３０３、サイドウオール３０４をエッチバッ
クして予備コンタクト孔よりポリシリコン膜３０５（サ
イドウオール３０４も含まれる）の表面が低くなるよう
にする。これにより、各コンタクトには途中取り出し用
のいわゆる座布団付ポリプラグ３０６が形成される。

【００１０】次に、図２６に示すように、ＢＰＳＧ膜２
０５をエッチングしてポリプラグ３０６と面一化した
後、ＬＰ−ＴＥＯＳにより酸化シリコン膜２０７、次い
で低圧ＣＶＤ法により窒化シリコン膜２０８を全面に形
成する。その上にビット線形成用のコンタクト開口用の
レジストＲ１２をパターニングする。

【００１１】次に、図２７に示すように、レジスト膜Ｒ
１２をマスクとして窒化シリコン膜２０８、酸化シリコ
ン膜２０７をエッチングしてビット線コンタクトのプラ
グ表面を露出させる。レジスト膜Ｒ１２を除去した後、
ビット線形成用のポリシリコン膜３０８、タングステン
シリサイド３０９を堆積し、ビット線用のレジストパタ
ーンを形成し、これをマスクとしてエッチングしてビッ
ト線ＢＬをパターニングする。その後、ＬＰ−ＴＥＯＳ
で酸化シリコン膜２１０、低圧ＣＶＤ法により窒化シリ
コン膜２１１をそれぞれ薄く形成した後、ＮＳＧ膜２１
２、ＢＰＳＧ２１３を堆積し、ＢＰＳＧ２１３をフロー
して平坦化する。

【００１２】次に、図２８に示すように、エッチング等
により表面を削って平坦化した後、キャパシタ形成時の
エッチングストッパーとなる窒化シリコン膜２１４を堆
積する。その上にポリシリコン膜３１０を堆積した後、
ノードコンタクトプラグに対するコンタクトを開口する
レジストパターニングＲ１３を行う。

【００１３】そして、図２９に示すように、レジストＲ
１３をマスクとしてエッチングし、ポリシリコン膜３１
０に予備コンタクト孔を形成する。次に、ポリシリコン
を堆積した後エッチバックすることにより、予備コンタ
クト孔の側壁にポリシリコンで構成されるサイドウオー
ル３１１を形成し、サイドウオール３１１とポリシリコ
ン膜３１０をマスクとして窒化シリコン膜２１４、ＢＰ
ＳＧ膜２１３、ＮＳＧ膜２１２、窒化シリコン膜２０
８、酸化シリコン膜２０７を順次エッチングして、いわ
ゆる座布団に達するシュリンクされたノードコンタクト
孔を開口し、次にポリシリコン３１２を堆積してコンタ
クト孔を埋める。

【００１４】次に、図３０に示すように、ポリシリコン
膜３１２、ポリシリコン膜３１０、サイドウオール３１
１をエッチバックすることにより、ポリプラグ３１４を
残してポリシリコン膜を除去し、更に、ノード電極のた
めのポリシリコン膜３１５を堆積する。その上に、シリ
ンダー型キャパシタを形成するための酸化シリコン膜２
１５を厚く堆積し、キャパシタの底壁電極用のパターン
でレジスト膜Ｒ１４を形成する。

【００１５】次に、図３１に示すように、レジスト膜Ｒ
１４をマスクとして異方性エッチングを行い、酸化シリ
コン膜２１５とポリシリコン膜３１５をパターニングし
た後、レジスト膜Ｒ１４を除去する。その後、ポリシリ
コン膜を堆積した後、エッチバックすることにより酸化
シリコン膜の側部にポリシリコンで構成されるサイドウ
オール３１６を形成する。酸化シリコン２１５をウエッ
トエッチングにより除去してシリンダー型のノード電極
を形成する。その後、ＯＮＯ膜（酸化シリコンを窒化シ
リコン膜で挟んだ構造）２１６をノード電極上に形成し
た後、プレート電極となるポリシリコン膜３１７を堆積
し、次にプレート電極３１７及び窒化シリコン膜２１４
をパターニングしてプレート電極を形成してキャパシタ
ＣＡＰが形成される。これにより、ＤＲＡＭが完成す
る。

【００１６】その後、図３２に示したように、層間絶縁
膜２１７を堆積してキャパシタを埋め込み、平坦化した
後、プレート電極、周辺回路と配線層を接続するための
コンタクト孔を開口する。次いで、コンタクト孔内壁を
覆って密着層としてのＴｉ／ＴｉＮ膜３１８を形成し、
タングステンを堆積した後エッチバックすることによ
り、ブランケットタングステン３１９を形成する。その
後配線層３１０をパターニングして図に示すような図３
２に示した断面構造のＣＯＢ型のＤＲＡＭを得る。

【００１７】

【発明が解決しようとする課題】この従来のＣＯＢ型Ｄ
ＲＡＭの製造工程では、マスクは、例えば素子分離酸化
膜形成、ゲート電極形成、第１コンタクト形成（ノード
コンタクトとビット線コンタクト同時開口）、ビット線
プラグに対する開口部形成、ビット線形成、第２ノード
コンタクト形成、ノード電極形成、プレート電極形成の
ために、合計で８枚必要である。加えて、従来のＣＯＢ
型ＤＲＡＭセルでは配線層がゲート電極、ビット線及び
キャパシタの３層と、層間絶縁膜が３層あり、これらの
配線、コンタクト、平坦化工程を含む層間絶縁膜の形成
は工程が長く、コスト増につながっていた。

【００１８】また、従来のＣＯＢ型ＤＲＡＭセルでは、
配線層が３層、層間絶縁膜が３層あることから、メモリ
セル部の高さは１μｍ程度になり、周辺回路の層間絶縁
膜が厚くなってコンタクトのアスペクト比が大きくなる
ため、周辺回路のコンタクト径を小さくできず、集積度
を上げることができないという問題もある。

【００１９】本発明は、上記事情に鑑みなされたもの
で、簡略化された工程で、しかも集積度が向上したＣＯ
Ｂ型ＤＲＡＭ等の半導体装置の製造方法を提供すること
を目的とする。

【００２０】

【課題を解決するための手段】本発明は、上記目的を達
成するため、トランジスタを形成する工程と、該トラン
ジスタを埋める層間絶縁膜を形成する工程と、該層間絶
縁膜を貫通するビット線コンタクト孔を開口した後、こ
のコンタクト孔を導電性材料で埋めて柱状のプラグを形
成する工程と、該プラグを含んで該層間絶縁膜にビット
線用の溝を形成する工程と、該ビット線用溝を導電性材
料で埋め込む工程と、該ビット線用溝を埋めた導電性材
料をエッチングして該ビット線用溝の深さと導電性材料
の高さを同じくするか又は導線性材料の厚さを低くして
埋込ビット線を形成する工程と、該埋込ビット線を絶縁
膜で埋め込む工程と、キャパシタを形成する工程とを有
することを特徴とする半導体装置の製造方法を提供す
る。

【００２１】本発明の半導体装置の製造方法は、例えば
ＣＯＢ型ＤＲＡＭの製造方法であり、ビット線の形成を
層間絶縁膜に形成したビット線用溝を導電材料で埋める
ことで形成する。そのため、層間絶縁膜上にビット線を
形成し、更にこのビット線を層間絶縁膜で埋めていた従
来工程と比較して、本発明では、このビット線がその下
の層間絶縁膜に埋め込まれ、いわば従来のビット線の厚
さが消失したかのような構造を得ることができる。その
結果、メモリセル部の高さを、例えば３００〜４００ｎ
ｍ程度減少させることが可能であり、その分、周辺回路
部の層間絶縁膜を薄くして、周辺回路部のコンタクト孔
のアスペクト比が小さくなってコンタクト径を小さくで
き、集積度を向上させることができる。

【００２２】また、本発明の工程では、キャパシタを形
成するまでに要するマスクは、例えば素子分離酸化膜形
成、ゲート電極形成、コンタクト開口、ビット線形成、
ノード電極形成、プレート電極形成の６枚で済み、上記
従来工程のビット線を埋める層間絶縁膜が省略されてい
ることと相まって、従来工程より工程が簡略化され、コ
ストを低減することができる。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態につい
て具体的に説明するが、本発明は、下記の実施の形態に
限定されるものではない。

【００２４】本発明製造方法により製造されるＣＯＢ型
ＤＲＡＭは、平面的な構成は従来と同様であり、図１７
に示した平面図がそのまま適用される。即ち、選択トラ
ンジスタＳＴｒのゲート電極ＷＬが平行に配線され、こ
れらの選択トランジスタＳＴｒの拡散層とビットコンタ
クトＢＣで接続されたビット線ＢＬがゲート電極ＷＬと
直交して配線されている。各選択トランジスタＳＴｒの
拡散層には図示しないキャパシタと接続されたノードコ
ンタクトＮＣが設けられている。

【００２５】図１７のＢ−Ｂ’線に沿った本発明にかか
る第１実施形態のＣＯＢ型ＤＲＡＭの断面図を図１４に
示す。なお、この断面図は、周辺回路の一部も含んでい
る。このＣＯＢ型ＤＲＡＭセルは、シリコン基板ＳＵＢ
面に選択トランジスタＳＴｒ及び周辺回路のトランジス
タＴｒが形成されている。ビット線ＢＬは基板ＳＵＢと
キャパシタＣＡＰとの間の層間絶縁膜中に配線され、ビ
ット線コンタクトＢＣで選択トランジスタＳＴｒの拡散
層と接続されている。また、キャパシタＣＡＰはノード
コンタクトＮＣで選択トランジスタＳＴｒの拡散層に接
続されている。

【００２６】ビット線ＢＬは、トランジスタＳＴｒを覆
っている層間絶縁膜２３、２４に掘られたビット線用溝
ＢＬＣを埋める例えばタングステンシリサイドとポリシ
リコンの２層の導電性材料で構成されている。ビット線
コンタクトＢＣはビット線ＢＬの下部で基板ＳＵＢと接
続されている。また、ビット線ＢＬの上面は平坦化され
て絶縁膜で被覆され、キャパシタＣＡＰと分離されてい
る。

【００２７】次に、このような断面構造の半導体装置の
製造工程を説明する。

【００２８】［第１実施形態］まず、図１に示すよう
に、例えば、基板としてＰ型基板にＮウエルを形成した
後、そのＮウエル内にＰウエルを形成したシリコン基板
を用いる。そのシリコン基板に例えばパッド酸化膜と窒
化シリコン膜を堆積した後、レジスト膜を形成し、レジ
スト膜に素子分離形成領域の開口部のパターニングを露
光、現像により形成し、レジスト膜の開口部の窒化シリ
コン膜をエッチングで除去する。レジスト膜を除去後、
基板を酸化してＬＯＣＯＳ２０を形成し、素子分離を行
う。窒化珪素膜とパッド酸化膜を除去した後、シリコン
基板表面を酸化して活性領域に図示しないゲート酸化膜
を形成する。その後、例えば不純物導入ポリシリコン膜
３１ａをＣＶＤ法により、更に、タングステンシリサイ
ドＷＳｉｘ３１ｂをＣＶＤ法により数百ｎｍ程度の膜厚
でそれぞれ堆積する。次に、ゲート電極パターンにレジ
ストパターニングを行い、タングステンシリサイド３１
ｂ、ポリシリコン膜３１ａをエッチングによりパターニ
ングしてゲート電極３１を形成する。次に、ゲート電極
３１とＬＯＣＯＳ２０をマスクとして、砒素又はリンを
例えばエネルギー数十ｋｅＶ、ドーズ量１×１０¹²〜１
×１０¹⁴程度の条件でイオン注入して、ＬＤＤ１１を形
成する。

【００２９】次に、図２に示すように、エッチングマス
クとしての酸化シリコン膜２１を、少なくとも基板とゲ
ート電極３１を覆うように低圧ＣＶＤ法又は熱酸化法で
数十ｎｍ程度の膜厚で形成する。その後、ポリシリコン
膜を百数十ｎｍの膜厚でＣＶＤ法により堆積した後、こ
れを異方性エッチングすることによりゲート電極３１側
壁にサイドウオール４１を形成する。次に、Ｎチャネル
領域、Ｐチャネル領域それぞれ窓開けされるようにレジ
ストパターニングを行って、Ｎチャネル領域には砒素を
エネルギー数十ｋｅＶ、ドーズ量１×１０¹⁵〜１×１０
¹⁶程度の条件で、Ｐチャネル領域にはＢＦ₂ ⁺をエネル
ギー数十ｋｅＶ、ドーズ量１×１０¹⁵〜１×１０¹⁶程度
の条件でそれぞれイオン注入し、ソース・ドレイン１２
を形成する。

【００３０】その後、図３に示すように、ポリシリコン
で構成されるサイドウオール４１を除去した後、低圧Ｃ
ＶＤ法により、窒化シリコン膜２２を例えば数十ｎｍ程
度の膜厚で堆積し、Ｏ₃−ＴＥＯＳ法ＣＶＤにより、Ｎ
ＳＧ膜２３を数百ｎｍの膜厚で堆積し、次に、Ｏ₃−Ｔ
ＥＯＳ法ＣＶＤにより、ＢＰＳＧ膜２４を数百ｎｍ程度
の膜厚で堆積する。

【００３１】その後、図４に示すように、ＢＰＳＧ膜２
４をリフローして平坦化した後、不純物導入ポリシリコ
ン４２を数百ｎｍ程度の膜厚で堆積し、ビットコンタク
トとノードコンタクト及び周辺回路の途中取り出し用の
コンタクトのパターンを同時に形成するレジストパター
ニングＲ１を形成する。

【００３２】次に、図５に示すように、レジスト膜をマ
スクにしてポリシリコン膜４２をエッチングし、ポリシ
リコン膜４２にコンタクト孔形成用の予備コンタクト孔
を形成する。予備コンタクト孔を開口した後、レジスト
膜Ｒ１を除去し、ポリシリコン膜を数十ｎｍ〜百数十ｎ
ｍ程度の膜厚でＣＶＤ法により堆積した後、異方性エッ
チングすることにより、予備コンタクト孔の側壁にポリ
シリコンで構成されるサイドウオール４２ａを形成す
る。その後、ポリシリコン膜４２とポリシリコンで構成
されるサイドウオール４２ａをマスクとして、ＢＰＳＧ
膜２４、ＮＳＧ膜２３、窒化シリコン膜２２、酸化シリ
コン膜２１を貫いて基板表面に達し、サイドウオール４
２ａによりシュリンクされたビットコンタクト孔ＢＣ
Ｈ、ノードコンタクト孔ＮＣＨを同時に開口する。

【００３３】次に、図６に示すように、不純物導入ポリ
シリコン膜４３を数百ｎｍ程度の膜厚でＣＶＤ法により
堆積し、ビットコンタクト孔ＢＣＨとノードコンタクト
孔ＮＣＨをポリシリコンで埋める。

【００３４】次に、図７に示すように、ポリシリコン膜
４３、ポリシリコン膜４２、サイドウオール４２ａをエ
ッチバック又はＣＭＰ（Chemical Mechanical Polishin
g ）法で除去し、平坦化してコンタクト孔を埋めたポリ
プラグ３２を残す。その後、例えばエッチングストッパ
ーとしての窒化シリコン膜２５を数十ｎｍ程度の膜厚で
低圧ＣＶＤ法により堆積する。

【００３５】次に、図８に示すように、通常のビット線
パターンの反転パターンでレジストパターニングＲ２を
行い、これをマスクとして窒化シリコン膜２５、ＢＰＳ
Ｇ膜２４、ＮＳＧ膜２３を順次エッチングし、ＮＳＧ膜
２３のゲート電極３１の上でエッチングを停止する。こ
の場合、ゲート電極３１を被覆してシリコン窒化膜２２
を形成しているため、ゲート電極３１がエッチングによ
り露出することはない。これにより、ビット線のパター
ンでビット線用溝ＢＬＣが選択トランジスタを直接覆う
層間絶縁膜２３中に形成される。また、同じレジストを
マスクにしてそのビット線用溝ＢＬＣ内のポリプラグ３
２をエッチングにより除去してビット線用溝ＢＬＣの底
面を平坦化する。

【００３６】次に、図９に示すように、例えばＷＦ₆／
ＳｉＨ₂Ｃｌ₂＝３．６ｓｃｃｍ／１００ｓｃｃｍ、温
度５９５℃、１３３Ｐａの条件でタングステンシリサイ
ドＷＳｉｘ膜３３を数十ｎｍの膜厚でＣＶＤ法により堆
積し、更に不純物導入ポリシリコン膜３４を数十ｎｍ程
度の膜厚でＣＶＤ法により堆積し、ビット線用溝ＢＬＣ
をこれらの導電性材料で埋める。

【００３７】次に、図１０に示すように、ポリシリコン
膜３４とタングステンシリサイド膜３４を異方性エッチ
ングし、ビット線用溝ＢＬＣの底にポリシリコン膜３４
とタングステンシリサイド膜３３を残存させ、ビット線
用溝の高さよりこれらの導電層の厚さが低く、ビット線
用溝ＢＬＣの上部に空間ができるようにエッチバックす
る。これにより、ビット線用溝ＢＬＣの底部を埋めたビ
ット線ＢＬが形成される。その後、例えば酸化シリコン
又は窒化シリコン膜等の絶縁膜２６を数百ｎｍの膜厚で
ＣＶＤ法により堆積してビット線用溝ＢＬＣを埋め込
む。

【００３８】次に、図１１に示すように、絶縁層２６、
窒化シリコン膜２５をＣＭＰ又はエッチバックしてノー
ドコンタクトのポリプラグ３２を露出させると共に、ビ
ット線ＢＬの上の絶縁膜２６を残すように平坦化する。
その後、記憶ノードとなる不純物導入ポリシリコン３５
を数百ｎｍ堆積した後、記憶ノードのパターンでレジス
トパターニングを行い、レジストをマスクとして異方性
エッチングを行い記憶ノードＭＮを形成する。次に、記
憶ノード３５表面のＲＴＡ（Rapid Thermal Anneal）を
アンモニア雰囲気下で行い、次に窒化ケイ素膜をＣＶＤ
で形成し、続いて窒化ケイ素膜を例えば熱酸化して誘電
体膜（ＯＮＯ膜）２７を形成し、誘電体膜２７で記憶ノ
ード３５を被覆する。

【００３９】次に、図１２に示すように、プレート電極
となるポリシリコン膜３６をＣＶＤ法により数百ｎｍ程
度の膜厚で堆積した後、プレート電極のパターンでレジ
ストパターニングし、レジストをマスクとして異方性エ
ッチングを行い、プレート電極３６を形成する。その
後、プレート電極保護のための酸化シリコン膜２８をＣ
ＶＤ法により堆積する。この後、周辺回路部のコンタク
ト開口パターンでレジストＲ３をパターニングし、これ
をマスクとして異方性エッチングを行い、コンタクト孔
を開口する。

【００４０】次に、図１３に示すように、レジストを除
去した後、コンタクト孔内壁を覆って密着層としてのＴ
ｉ／ＴｉＮ膜３７を形成する。その後、タングステンを
数百ｎｍの膜厚で堆積した後エッチバックすることによ
り、ブランケットタングステンを形成し、途中取り出し
用のタングステンプラグ３８を形成する。その後、酸化
シリコン膜２９を数百ｎｍ程度の膜厚で堆積した後、平
坦化する。次に、周辺回路部のコンタクト、プレート電
極の取り出し用コンタクト等を開口するパターンでレジ
ストパターニングＲ４を行う。

【００４１】次に、図１４に示すように、レジストＲ４
をマスクとして異方性エッチングにより層間絶縁膜２９
にコンタクト孔を開口した後、レジスト膜Ｒ４を除去す
る。タングステンを数百ｎｍ程度の膜厚でＣＶＤ法によ
り堆積してコンタクト孔を埋め、その後、エッチバック
することによりタングステンプラグ３９を形成する。次
に、アルミニウムなどの金属をスパッタリング等により
成膜し、配線パターンでレジストパターニングし、レジ
ストをマスクとして異方性エッチングすることにより金
属配線層を形成してＣＯＢ型のＤＲＡＭが完成する。

【００４２】以上の工程で得られたＣＯＢ型ＤＲＡＭセ
ルは、従来のビット線が層間絶縁膜上に乗った構造と異
なり、ビット線ＢＬが層間絶縁膜２３に掘られた溝の底
部を埋める構造となっている。そのため、ビット線の厚
さ及びビット線を埋める層間絶縁膜の厚さの分、基板表
面からの記憶ノードの高さが従来のＣＯＢ型のＤＲＡＭ
より減少する。具体的には、シリンダー型のキャパシタ
を有するＣＯＢ型のＤＲＡＭでは、キャパシタ上端まで
の高さは約１μｍ（１０００ｎｍ）程度あるが、本実施
形態によれば３００〜４００ｎｍ程度の高さの減少が可
能であり、３〜４割程度ＤＲＡＭの高さを減らすことが
できる。その結果、周辺回路部の層間絶縁膜の厚さを３
００〜４００ｎｍ程度薄膜化することができ、それによ
って周辺回路部のコンタクトのアスペクト比が小さくな
り、コンタクト径の縮小化が可能であり、集積度を向上
させることが可能である。

【００４３】また、本実施形態の工程によれば、トラン
ジスタを形成した後、記憶ノードを形成する前までの工
程では、必要とするマスクは、ノードコンタクトとビッ
トコンタクト同時形成用、及びビット線用溝形成用の２
枚である。従来工程では、ノードコンタクト及びビット
コンタクト形成用、ビット線途中取り出し用開口部形成
用、ビット線パターニング用、ノードコンタクト途中取
り出し用開口部形成用の４枚が必要であり、必要なマス
ク枚数が減少している。また、層間絶縁膜の層構成が少
なくなっているため、層間絶縁膜の堆積、平坦化プロセ
スが簡略化され、更にビット線上の平坦化プロセスとビ
ット線形成プロセスを併用できる。そのため、工程が簡
略化され、コスト低下が可能である。

【００４４】［第２実施形態］第１実施形態では、ビッ
ト線用溝の埋込を導電性材料だけで行っていたが、本実
施形態では、ビット線用溝の側壁に絶縁性のサイドウオ
ールを形成する点が相違する。

【００４５】図８のビット線用溝ＢＬＣの形成までは第
１実施形態と同じ工程である。次に、レジスト膜を除去
した後、図１５に示すように、例えば酸化シリコンをＣ
ＶＤ法により数百ｎｍ程度の膜厚で堆積した後、エッチ
バックすることにより、ビット線用溝ＢＬＣの側壁に絶
縁性サイドウオール３０を形成する。その後、第１実施
形態と同様に、例えばＷＦ₆／ＳｉＨ₂Ｃｌ₂＝３．６
ｓｃｃｍ／１００ｓｃｃｍ、温度５９５℃、１３３Ｐａ
の条件でタングステンシリサイドＷＳｉｘ膜３３を数十
ｎｍの膜厚でＣＶＤ法により堆積し、更に不純物導入ポ
リシリコン膜３４を数十ｎｍ程度の膜厚でＣＶＤ法によ
り堆積し、ビット線用溝ＢＬＣを埋める。

【００４６】その後は第１実施形態と同様に、ポリシリ
コン膜３４、タングステンシリサイド膜３３をビット線
用溝の底部にこれらの導電層が残るようにエッチングし
てビット線ＢＬを形成する。その後、絶縁膜を堆積して
エッチバックすることにより、ビット線を絶縁膜で覆う
と同時にノードコンタクト３２を露出させ、記憶ノード
の形成、ＯＮＯ膜の形成により図１６の構造を得る。後
の工程は第１実施形態と同様である。

【００４７】第２実施形態では、ビット線用溝ＢＬＣの
側壁に絶縁性のサイドウオール３０を形成して、図１６
に示すように、ビット線ＢＬの線幅を縮小している。こ
のようにビット線幅を縮小しても、抵抗値はほとんど影
響がない。ビット線ＢＬ幅を縮小すると、ノードコンタ
クト開口の合わせ余裕が生じ、生産上のメリットが生じ
る。

【００４８】上記実施形態では、ＤＲＡＭに本発明品を
適用した例を説明しているが、そのほかのキャパシタを
有する半導体装置にも適用できる。ノードコンタクトと
ビット線コンタクトは同時に開口しているが、それぞれ
別の工程で開口してもよい。また、ビット線は、ポリシ
リコンとタングステンシリサイドのポリサイド構造とな
っているが、これ以外の導電性材料で構成してもよい。
ノードコンタクトとビット線コンタクトは共に、ポリシ
リコンで埋めてポリプラグとしているが、キャパシタの
ＯＮＯ膜形成時の熱に耐えるものであれば、高融点金属
で構成してもよい。その他、例えばキャパシタは、何れ
の形態でもよく、その他本発明の要旨を逸脱しない範囲
で種々変更することができる。

【００４９】

【発明の効果】本発明の半導体装置の製造方法によれ
ば、工程を簡略化し、集積度を向上させたＣＯＢ型ＤＲ
ＡＭを製造することができる。

【図面の簡単な説明】

【図１】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡ
Ｍを製造する最初の工程を説明する断面図である。

【図２】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡ
Ｍを製造する図１に続く工程を説明する断面図である。

【図３】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡ
Ｍを製造する図２に続く工程を説明する断面図である。

【図４】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡ
Ｍを製造する図３に続く工程を説明する断面図である。

【図５】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡ
Ｍを製造する図４に続く工程を説明する断面図である。

【図６】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡ
Ｍを製造する図５に続く工程を説明する断面図である。

【図７】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡ
Ｍを製造する図６に続く工程を説明する断面図である。

【図８】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡ
Ｍを製造する図７に続く工程を説明する断面図である。

【図９】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡ
Ｍを製造する図８に続く工程を説明する断面図である。

【図１０】本発明にかかる第１実施形態のＣＯＢ型ＤＲ
ＡＭを製造する図９に続く工程を説明する断面図であ
る。

【図１１】本発明にかかる第１実施形態のＣＯＢ型ＤＲ
ＡＭを製造する図１０に続く工程を説明する断面図であ
る。

【図１２】本発明にかかる第１実施形態のＣＯＢ型ＤＲ
ＡＭを製造する図１１に続く工程を説明する断面図であ
る。

【図１３】本発明にかかる第１実施形態のＣＯＢ型ＤＲ
ＡＭを製造する図１２に続く工程を説明する断面図であ
る。

【図１４】本発明にかかる第１実施形態のＣＯＢ型ＤＲ
ＡＭを製造する最終工程を説明する断面図であり、図１
７のＢ−Ｂ’線に沿った断面図である。

【図１５】本発明にかかる第２実施形態のＣＯＢ型ＤＲ
ＡＭを製造する工程を説明する断面図であり、第１実施
形態の図９に相当する。

【図１６】本発明にかかる第２実施形態のＣＯＢ型ＤＲ
ＡＭを製造する工程を説明する断面図であり、第１実施
形態の図１１に相当する。

【図１７】従来のＣＯＢ型ＤＲＡＭの平面構成を示す配
置図である。

【図１８】図１７のＡ−Ａ’線に沿った断面図である。

【図１９】従来のＣＯＢ型ＤＲＡＭの製造工程の最初の
段階を説明する断面図である。

【図２０】図１９に続く従来のＣＯＢ型ＤＲＡＭの製造
工程を説明する断面図である。

【図２１】図２０に続く従来のＣＯＢ型ＤＲＡＭの製造
工程を説明する断面図である。

【図２２】図２１に続く従来のＣＯＢ型ＤＲＡＭの製造
工程を説明する断面図である。

【図２３】図２２に続く従来のＣＯＢ型ＤＲＡＭの製造
工程を説明する断面図である。

【図２４】図２３に続く従来のＣＯＢ型ＤＲＡＭの製造
工程を説明する断面図である。

【図２５】図２４に続く従来のＣＯＢ型ＤＲＡＭの製造
工程を説明する断面図である。

【図２６】図２５に続く従来のＣＯＢ型ＤＲＡＭの製造
工程を説明する断面図である。

【図２７】図２６に続く従来のＣＯＢ型ＤＲＡＭの製造
工程を説明する断面図である。

【図２８】図２７に続く従来のＣＯＢ型ＤＲＡＭの製造
工程を説明する断面図である。

【図２９】図２８に続く従来のＣＯＢ型ＤＲＡＭの製造
工程を説明する断面図である。

【図３０】図２９に続く従来のＣＯＢ型ＤＲＡＭの製造
工程を説明する断面図である。

【図３１】図３０に続く従来のＣＯＢ型ＤＲＡＭの製造
工程を説明する断面図である。

【図３２】従来のＣＯＢ型ＤＲＡＭを製造する最終工程
を説明する断面図であり、図１７のＢ−Ｂ’線に沿った
断面図である。

【符号の説明】

ＳＴｒ…選択トランジスタ、ＷＬ…ゲート電極、ＢＬ…
ビット線、ＢＣ…ビットコンタクト、ＢＣＨ…ビットコ
ンタクトホール、ＮＣ…ノードコンタクト、ＮＣＨ…ノ
ードコンタクトホール、ＢＬＣ…ビット線用溝、ＣＡＰ
…キャパシタ

【手続補正書】

【提出日】平成９年３月５日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図２３】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２４】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】

【図３１】

【図３２】

Claims

【特許請求の範囲】

【請求項１】トランジスタを形成する工程と、該トランジスタを埋める層間絶縁膜を形成する工程と、該層間絶縁膜を貫通するビット線コンタクト孔を開口し
た後、このコンタクト孔を導電性材料で埋めて柱状のプ
ラグを形成する工程と、該プラグを含んで該層間絶縁膜にビット線用の溝を形成
する工程と、該ビット線用溝を導電性材料で埋め込む工程と、該ビット線用溝を埋めた導電性材料をエッチングして該
ビット線用溝の深さと導電性材料の高さを同じくするか
又は導線性材料の厚さを低くして埋込ビット線を形成す
る工程と、該埋込ビット線を絶縁膜で埋め込む工程と、キャパシタを形成する工程とを有することを特徴とする
半導体装置の製造方法。
【請求項２】上記キャパシタとトランジスタとを接続す
るノードコンタクト孔を上記ビット線コンタクト孔と同
時に開口し、同時に導電性材料で埋め込む工程を有する
請求項１記載の半導体装置の製造方法。
【請求項３】上記ビット線用溝を形成した後、該ビット
線用溝の側壁に絶縁性のサイドウオールを形成する工程
と、該サイドウオール形成後、該ビット線用溝を導電性材料
で埋め込む工程とを有する請求項１記載の半導体装置の
製造方法。