JP2001077209A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2001077209A
JP2001077209A JP28109799A JP28109799A JP2001077209A JP 2001077209 A JP2001077209 A JP 2001077209A JP 28109799 A JP28109799 A JP 28109799A JP 28109799 A JP28109799 A JP 28109799A JP 2001077209 A JP2001077209 A JP 2001077209A
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film
silicon oxide
oxide film
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JP28109799A
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Atsushi Hachisuga
敦司 蜂須賀
Hiroyasu Yoshimune
弘安 能宗
Shinya Soeda
真也 添田
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Mitsubishi Electric Corp
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    • H10B12/01—Manufacture or treatment
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    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells

Abstract

(57)【要約】 【課題】 半導体装置の信頼性を低下させずに、製造工
程を複雑化することなく、同一半導体基板上にメモリデ
バイスとロジックデバイスとを形成する半導体装置の製
造方法を提供する。 【解決手段】 ロジックデバイス形成領域のサリサイド
プロテクション膜となるシリコン酸化膜をウエット等方
性エッチングする。この処理により、シリコン酸化膜
は、ロジックデバイス形成領域の所定の部分に形成さ
れ、メモリデバイス形成領域のシリコン酸化膜は除去さ
れる。これにより、メモリデバイス形成領域のセルフア
ラインコンタクト開口部において、良好なコンタクトが
形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、より特定的には、セルフアラインコンタ
クトプロセスを用いたメモリデバイスとサリサイドプロ
セスを用いたロジックデバイスとを同一の半導体基板上
に配置した半導体装置（以下混載デバイスと記載する）
の製造方法に関する。
【０００２】
【従来の技術】近年半導体デバイスには微細化・高集積
化が要求されている。例えばＤＲＡＭ等のメモリデバイ
スの場合、１チップ内に１ギガビットの情報を記憶させ
ることができるデバイスが開発されている。一方、半導
体デバイスにはマルチメディアの発達により、より複雑
な機能を有しながらも、小型化・軽量化が要求されてい
る。従って、上記の全ての要求を満足させるために、さ
まざまなデバイスの１チップ化が最近の半導体デバイス
には求められている。その代表的な例は、メモリデバイ
スとロジックデバイスを同一の半導体基板上に形成し
て、１チップ化するものである。
【０００３】従来、ＤＲＡＭ等のメモリデバイスにおい
ては、多くの超微細化パターン形成技術が開発されてい
る。この技術の一つとして、セルフアラインコンタクト
(Self Alignment Contact:以下ＳＡＣと記載する）法が
採用されている。ＳＡＣ法は、コンタクトホールの形成
工程で用いるマスクの重ね合わせ余裕を不要にできるた
め、メモリデバイスを形成する技術として必要な技術で
ある。
【０００４】以下図５８〜図６６を参照して、従来のＤ
ＲＡＭデバイスのＳＡＣプロセスについて説明する。図
５８〜図６６において、左側はメモリセル領域を示し、
右側はメモリセル領域以外の例えば周辺回路等の領域を
示す。図５８に示すように、半導体基板上のウェル領域
１０１（ａ）（ｂ）にトレンチ分離酸化膜１０２を形成
し、ゲート絶縁膜１０３を熱酸化法等で形成する。次
に、ゲート電極１０４、その上に例えばシリコン窒化膜
からなる絶縁膜１０５を形成して同一マスクを用いてパ
ターニングをおこなう。次に、ｐウェル領域１０１
（ａ）にはイオン注入法等でｎ型不純物を注入し、ゲー
ト電極１０４の下の半導体基板中のチャネル領域を挟む
ように間隔を隔てて、一対のソース／ドレイン領域１０
６（ａ）が形成される。また、ｎウェル領域１０１
（ｂ）にはｐ型不純物を注入し、チャネル領域を挟むよ
うに間隔を隔てて、一対のソース／ドレイン領域１０６
（ｂ）が形成される。
【０００５】次に、図５９に示すように、シリコン酸化
膜１０７とシリコン窒化膜１０８を順次形成する。シリ
コン酸化膜１０７は、ＣＶＤ法等により形成してもよい
し、酸化処理により形成してもよい。そして、図６０に
示すように、レジスト１０９を塗布してメモリセル領域
以外のｎ型トランジスタ領域を開口する写真製版を施
す。次に、異方性エッチングをおこないトランジスタの
サイドウォール１０８（ａ）を形成する。次に、サイド
ウォール１０８（ａ）ごしにｎ型不純物をさらに注入
し、ソース／ドレイン領域１０６（ａ）をＬＤＤ(Light
ly Doped Drain)構造とする。
【０００６】次に、図６１に示すように、レジスト１１
０を塗布してメモリセル領域以外のｐ型トランジスタ領
域を開口する写真製版を施す。次に、異方性エッチング
をおこないトランジスタのサイドウォール１０８（ｂ）
を形成する。そして、サイドウォール１０８（ｂ）ごし
にｐ型不純物をさらに注入し、ソース／ドレイン領域１
０６（ｂ）をＬＤＤ(Lightly Doped Drain)構造とす
る。ここで、ウェル領域の導電型、また注入する不純物
の導電型は上記に限定されるものではなく、その逆の導
電型でもかまわない。
【０００７】次に、図６２に示すように、ボロン又はリ
ンもしくはその両方を含むシリコン酸化膜（以下ＢＰＳ
Ｇ膜等と記載する）１１１を堆積し、熱処理あるいはＣ
ＭＰ(Chemical Mechanical Polishing)等の平坦化処理
をおこなった後、シリコン酸化膜１１２を堆積する。続
いて、図６３に示すように、レジスト１１３を塗布して
メモリセル領域内のセルフアラインコンタクト開口部の
パターニングを行うため、レジスト１１３の写真製版を
おこなう。
【０００８】次に図６４に示すように、メモリセル領域
内においてシリコン窒化膜１０８でエッチングがとまる
ように、シリコン酸化膜１１２、ＢＰＳＧ膜等１１１を
異方性エッチングする。そして、図６５に示すように、
レジスト１１３を除去する。次に図６６に示すように、
シリコン酸化膜１１２、ＢＰＳＧ膜等１１１をマスクと
してシリコン窒化膜１０８、シリコン酸化膜１０７を順
次異方性エッチングする。この様にしてセルフアライン
コンタクト１１４は形成される。セルフアラインコンタ
クト１１４形成後に、ビット線等の配線やプラグ、キャ
パシタコンタクトプラグ等を形成し（図示せず）、半導
体基板上に形成されたソース／ドレイン領域１０６
（ａ）に接続させる。
【０００９】一方、ロジックデバイスにおいては、ソー
ス／ドレイン領域の寄生抵抗およびゲート電極の配線抵
抗を同時に低減するために、ソース／ドレイン領域およ
びゲート電極の表面に、選択的、自己整合的にシリサイ
ド膜を形成するサリサイド(Salicide:self-aligned sil
icide)という技術を用いている。以下図６７〜図７２を
参照して、サリサイドプロセスについて説明する。
【００１０】まず、図６７に示す構造までの製造方法
は、図５８〜図６１に示したメモリセル領域以外の製造
方法と同様である。次に図６８に示すように、サリサイ
ドプロテクション膜となるシリコン酸化膜１１５を堆積
する。そして、図６９に示すように、レジスト１１６を
塗布して、シリコン酸化膜１１５を残す部分にのみレジ
スト１１６を残すように写真製版処理を施す。次に、図
７０に示すように、シリコン酸化膜１１５を異方性エッ
チングし、レジスト１１６を除去する。続いて図７１に
示すように、露出している半導体基板の活性領域上に、
例えばコバルトシリサイド、チタンシリサイド等の高融
点金属シリサイド膜１１７を形成する。次に、図７２に
示すように、ＢＰＳＧ膜等１１８を堆積し、熱処理また
はＣＭＰ等の平坦化を施した後、シリコン酸化膜１１９
を堆積する。
【００１１】
【発明が解決しようとする課題】従来、ＳＡＣ法によっ
て形成されるメモリデバイスとサリサイドプロセスによ
って形成されるロジックデバイスとを、同一の半導体基
板上に配置した半導体装置を製造するとき、以下のよう
な問題点が生じる。図７３〜図８１を参照して、混載デ
バイスのプロセス上の問題点について説明する。図７３
〜図８１において、左側はメモリデバイス形成領域を示
し、右側はロジックデバイス形成領域を示す。
【００１２】まず、図７３に示す構造までの製造方法
は、図５８〜図６１に示したメモリデバイスの製造方法
と同じである。次に、図７４に示すように、ロジックデ
バイスのサリサイドプロテクション膜となるシリコン酸
化膜１２０を半導体基板全面に形成する。次に図７５に
示すように、レジスト１２１を塗布し、ロジックデバイ
ス形成領域のシリコン酸化膜１２０を残す部分を覆うよ
うにレジスト１２１に写真製版を施す。次に図７６に示
すように、シリコン酸化膜１２０を異方性エッチング
し、レジスト１２１を除去する。このエッチングの後、
メモリデバイス形成領域では、シリコン窒化膜１０８の
側壁部にシリコン酸化膜１２０がサイドウォールとして
残存する。また、シリコン酸化膜１２０のオーバーエッ
チングにより、シリコン窒化膜１０５上のシリコン窒化
膜１０８の膜厚が薄くなる。
【００１３】次に図７７に示すように、ロジックデバイ
ス形成領域の半導体基板の露出している活性領域に、高
融点金属シリサイド膜１２２を形成する。そして、図７
８に示すように、ＢＰＳＧ膜等１２３を堆積して、熱処
理又はＣＭＰ等の平坦化処理を施す。その後、シリコン
酸化膜１２４を堆積する。このとき、メモリデバイス形
成領域では、シリコン酸化膜１２０が残存していること
により、トランジスタのゲート間隔が狭まり、ゲート間
のアスペクト比が高くなることによって、ゲート間に形
成されたＢＰＳＧ膜等１２３に空洞１２５が形成され
る。
【００１４】次に、図７９に示すように、レジスト１２
６を塗布して、メモリデバイス形成領域内のセルフアラ
インコンタクト開口部のパターニングを行うため、レジ
スト１２６の写真製版をおこなう。そして、図８０に示
すように、シリコン酸化膜１２４、ＢＰＳＧ膜等１２３
を順次異方性エッチングする。そして、図８１に示すよ
うに、レジスト１２６を除去し、シリコン酸化膜１２
４、ＢＰＳＧ膜等１２３をマスクとしてシリコン窒化膜
１０８、シリコン酸化膜１０７を異方性エッチングす
る。
【００１５】以上のように、従来の混載デバイスでは、
メモリデバイス形成領域において、セルフアラインコン
タクト開口部１２７で、サリサイドプロテクション膜と
して形成されたシリコン酸化膜１２０が残存している。
この残存したシリコン酸化膜１２０は、ＢＰＳＧ膜等１
２３のエッチング時に、ボロン又はリンを含んでないた
めエッチングされにくく残存してしまう。これにより、
ＳＡＣ開口部のアスペクト比が高くなり、ＳＡＣ形成後
に形成される配線層（図示せず）と半導体基板上のソー
ス／ドレイン領域１０６（ａ）を接続することができな
い問題が生じる。
【００１６】また、メモリデバイス形成領域では、シリ
コン酸化膜１２０が残存していることにより、ゲート間
隔が狭まり、ゲート間のアスペクト比が高くなることに
よってゲート間に形成されるＢＰＳＧ膜等１２３に空洞
１２５が形成される。この空洞１２５により、トランジ
スタ間の絶縁が確実にできないため、半導体デバイスの
信頼性を低下させる問題が生じる。
【００１７】またさらに、混載デバイスでは、メモリデ
バイス形成領域において、シリコン酸化膜１２０をエッ
チングする際のオーバーエッチングにより、シリコン窒
化膜１０８がエッチングされ膜厚が薄くなったり、場合
によってはシリコン窒化膜１０８が除去されてしまうこ
とがある。その結果、ゲート電極１０４が露出してしま
う。ゲート電極１０４が露出すると、ＳＡＣ形成後に形
成される配線層とゲート電極１０４の短絡を引き起こす
問題が生じる。混載デバイスにおいては、各デバイスの
性能を維持しながら、各デバイスにおいて使用していた
プロセスを最大限に活用して、かつ製造方法を複雑化す
ることなく混載デバイスを製造することが重要なポイン
トとなっている。
【００１８】本発明は、かかる従来の混載デバイスのプ
ロセス上の問題点を改善するためになされたもので、こ
の発明の１つの目的は、同一半導体基板上に異なるデバ
イスを形成する混載デバイスにおいて、製造工程を複雑
化することなくデバイスを形成することが可能な半導体
装置の製造方法を提供することである。
【００１９】また、この発明のもう１つの目的は、同一
半導体基板上に異なるデバイスを形成した場合でも、半
導体装置の信頼性を低下させない半導体装置の製造方法
を提供することである。
【００２０】
【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、半導体基板の主表面に、第１のチャネ
ル領域を挟むように間隔を隔てて一対の第１および第２
のソース／ドレイン領域と、第２のチャネル領域を挟む
ように間隔を隔てて一対の第３および第４のソース／ド
レイン領域を形成する工程と、第１および第２のチャネ
ル領域上に、それぞれ第１および第２のゲート電極を形
成する工程と、第１および第２のゲート電極を覆うよう
に、半導体基板全面に第１のシリコン窒化膜を形成する
工程と、第１のシリコン窒化膜を異方性エッチングする
ことにより、第２のゲート電極の側壁にサイドウォール
を形成する工程と、第１のシリコン窒化膜を含む半導体
基板全面に、第１のシリコン酸化膜を形成する工程と、
第１のシリコン酸化膜をウェットエッチングすることに
より、サイドウォールを含む第２のゲート電極上を覆う
とともに、一対の第３および第４のソース／ドレイン領
域上の一部に延びるサリサイドプロテクション膜を形成
する工程と、半導体基板が露出している一対の第３およ
び第４のソース／ドレイン領域上に高融点金属シリサイ
ド膜を形成する工程と、半導体基板全面に、層間絶縁膜
を形成する工程と、第１のシリコン窒化膜をエッチング
ストッパー膜として、第１のソース／ドレイン領域上部
の層間絶縁膜をエッチングすることにより、第１の開口
を形成する工程と、第１の開口内部の第１のシリコン窒
化膜をエッチングすることにより、層間絶縁膜上面から
第１のソース／ドレイン領域にまで達する第２の開口を
形成する工程とを備えたものである。
【００２１】また、この発明に係る半導体装置の製造方
法は、高融点金属シリサイド膜を形成する工程の後に、
第２のシリコン酸化膜または第２のシリコン窒化膜を形
成する工程をさらに含み、層間絶縁膜を熱処理または化
学的機械的研磨により平坦化する工程を備えたものであ
る。
【００２２】さらにまた、この発明に係る半導体装置の
製造方法は、第１の開口を形成する工程において、第２
のシリコン酸化膜がエッチングされる工程を備えたもの
である。
【００２３】また、この発明に係る半導体装置の製造方
法は、第１の開口を形成する工程において、第２のシリ
コン窒化膜がエッチングストッパー膜となり、第２の開
口を形成する工程において、第２のシリコン窒化膜がエ
ッチングされる工程を備えたものである。
【００２４】さらにまた、この発明に係る半導体装置の
製造方法は、半導体基板の主表面に、第１のチャネル領
域を挟むように間隔を隔てて一対の第１および第２のソ
ース／ドレイン領域と、第２のチャネル領域を挟むよう
に間隔を隔てて一対の第３および第４のソース／ドレイ
ン領域を形成する工程と、第１および第２のチャネル領
域上に、それぞれ第１および第２のゲート電極を形成す
る工程と、第１および第２のゲート電極を覆うように、
半導体基板全面に第１のシリコン窒化膜を形成する工程
と、第１のシリコン窒化膜を覆うように、ボロンまたは
リンもしくはその両方を含むシリコン酸化膜を形成する
工程と、第２のゲート絶縁膜と一対の第３および第４の
ソース／ドレイン領域上のボロンまたはリンもしくはそ
の両方を含むシリコン酸化膜を除去し、第１のシリコン
窒化膜を異方性エッチングすることにより、第２のゲー
ト電極の側壁にサイドウォールを形成する工程と、ボロ
ンまたはリンもしくはその両方を含むシリコン酸化膜を
含む半導体基板全面に、第１のシリコン酸化膜を形成す
る工程と、第１のシリコン酸化膜を異方性または等方性
エッチングすることにより、サイドウォールを含む第２
のゲート電極上を覆うとともに、一対の第３および第４
のソース／ドレイン領域の一部に延びるサリサイドプロ
テクション膜を形成する工程と、半導体基板が露出して
いる一対の第３および第４のソース／ドレイン領域上に
高融点金属シリサイド膜を形成する工程と、半導体基板
全面に、層間絶縁膜を形成する工程と、第１のシリコン
窒化膜をエッチングストッパー膜として、第１のソース
／ドレイン領域上部の層間絶縁膜およびボロンまたはリ
ンもしくはその両方を含むシリコン酸化膜をエッチング
することにより、第１の開口を形成する工程と、第１の
開口内部の第１のシリコン窒化膜をエッチングすること
により、層間絶縁膜上面から第１のソース／ドレイン領
域にまで達する第２の開口を形成する工程とを備えたも
のである。
【００２５】また、この発明に係る半導体装置の製造方
法は、第１のシリコン酸化膜をエッチングする工程によ
り、サリサイドプロテクション膜以外の第１のシリコン
酸化膜が除去される工程を備えたものである。
【００２６】さらにまたこの発明に係る半導体装置の製
造方法は、半導体基板の主表面に、第１のチャネル領域
を挟むように間隔を隔てて一対の第１および第２のソー
ス／ドレイン領域と、第２のチャネル領域を挟むように
間隔を隔てて一対の第３および第４のソース／ドレイン
領域を形成する工程と、第１および第２のチャネル領域
上に、それぞれ第１および第２のゲート電極を形成する
工程と、第１および第２のゲート電極を覆うように、半
導体基板全面に第１のシリコン窒化膜を形成する工程
と、第１のシリコン窒化膜を異方性エッチングすること
により、第２のゲート電極の側壁にサイドウォールを形
成する工程と、第１のシリコン窒化膜を含む半導体基板
全面に、ボロンまたはリンもしくはその両方を含むシリ
コン酸化膜を形成する工程と、ボロンまたはリンもしく
はその両方を含むシリコン酸化膜を異方性または等方性
エッチングすることにより、サイドウォールを含む第２
のゲート電極上を覆うとともに、一対の第３および第４
のソース／ドレイン領域上の一部に延びるサリサイドプ
ロテクション膜を形成する工程と、半導体基板が露出し
ている一対の第３および第４のソース／ドレイン領域上
に高融点金属シリサイド膜を形成する工程と、半導体基
板全面に、層間絶縁膜を形成する工程と、第１のシリコ
ン窒化膜をエッチングストッパー膜として、第１のソー
ス／ドレイン領域上部の層間絶縁膜とボロンまたはリン
もしくはその両方を含むシリコン酸化膜をエッチングす
ることにより、第１の開口を形成する工程と、第１の開
口内部の第１のシリコン窒化膜をエッチングすることに
より、層間絶縁膜上面から第１のソース／ドレイン領域
にまで達する第２の開口を形成する工程とを備えたもの
である。
【００２７】また、この発明に係る半導体装置の製造方
法は、ボロンまたはリンもしくはその両方を含むシリコ
ン酸化膜を形成する工程の前に、第３のシリコン酸化膜
または第３のシリコン窒化膜を形成する工程をさらに含
み、ボロンまたはリンもしくはその両方を含むシリコン
酸化膜を熱処理する工程、または層間絶縁膜を熱処理ま
たは化学的機械的研磨により平坦化する工程を備えたも
のである。
【００２８】さらにまた、この発明に係る半導体装置の
製造方法は、第１の開口を形成する工程において、第３
のシリコン酸化膜がエッチングされる工程を備えたもの
である。
【００２９】また、この発明に係る半導体装置の製造方
法は、第１の開口を形成する工程において、第３のシリ
コン窒化膜がエッチングストッパー膜となり、第２の開
口を形成する工程において、第３のシリコン窒化膜がエ
ッチングされる工程を備えたものである。
【００３０】
【発明の実施の形態】以下、この発明の実施の形態を図
面に基づいて説明する。実施の形態を説明する断面模式
図において、左側はメモリデバイス形成領域を示し、右
側はロジックデバイス形成領域を示す。
【００３１】実施の形態１．以下図１〜図９を参照し
て、実施の形態１における混載デバイスの製造方法につ
いて説明する。図１に示す構造までの製造方法は、従来
技術の図５８〜図６１に示したメモリデバイスの製造方
法と同じである。次に図２に示すように、サリサイドプ
ロテクション膜となるシリコン酸化膜９を半導体基板全
面に形成する。続いて図３に示すように、レジスト１０
を塗布して、ロジックデバイス形成領域のシリコン酸化
膜９を残す部分を覆うようにレジスト１０に写真製版を
施す。次に、シリコン酸化膜９をウェットエッチングに
より等方的にエッチングする。この処理により、レジス
ト１０により覆われていないシリコン酸化膜９は除去さ
れる。このウエットエッチングでは、メモリデバイス形
成領域内のシリコン窒化膜８の膜厚は減少せず、シリコ
ン酸化膜９のみがエッチングされる。この後、図４に示
すように、レジスト１０を除去する。
【００３２】次に図５に示すように、ロジックデバイス
形成領域の半導体基板が露出している活性領域上に高融
点金属シリサイド膜１１を形成する。高融点金属シリサ
イド膜１１は、例えばコバルトシリサイド、チタンシリ
サイド等である。続いて図６に示すように、ＢＰＳＧ膜
等１２を堆積し、熱処理またはＣＭＰ等の平坦化を施し
た後、シリコン酸化膜１３を堆積する。次に、図７に示
すように、レジスト１４を塗布して、メモリデバイス形
成領域内のセルフアラインコンタクト開口部のパターニ
ングを行うため、レジスト１４の写真製版をおこなう。
【００３３】そして、図８に示すように、レジスト１４
をマスクにして、シリコン酸化膜１３、ＢＰＳＧ膜等１
２を順次異方性エッチングする。そして、図９に示すよ
うに、レジスト１４を除去し、シリコン酸化膜１３、Ｂ
ＰＳＧ膜等１２をマスクとしてシリコン窒化膜８、シリ
コン酸化膜７を異方性エッチングする。この工程によ
り、シリコン酸化膜１３の膜厚は薄くなったり、場合に
よっては除去されることがある。以上により、セルフア
ラインコンタクト開口部１５が形成される。この開口部
１５は、ビット線とのコンタクトプラグ、あるいはキャ
パシタとのコンタクトプラグ、その他のプラグを形成す
るホールとして使用される。
【００３４】この実施の形態１によれば、図３〜図４に
示した工程において、ウェットエッチングにより等方的
にエッチングをおこなうことにより、シリコン酸化膜９
のエッチングをおこなうので、メモリデバイス形成領域
内のシリコン酸化膜９が完全に除去され、シリコン酸化
膜９がシリコン窒化膜８の側壁部に残存しない。これに
より、従来、ＳＡＣ開口部のアスペクト比が高く、ＳＡ
Ｃ形成後に形成される配線層（図示せず）と半導体基板
上のソース／ドレイン領域６（ａ）との接続が困難であ
ったり、半導体装置の信頼性を低下させる問題が発生し
ていたがこれらの問題を解決することができる。
【００３５】また、従来はシリコン酸化膜９が残存して
いることにより、ゲート間隔が狭まり、ゲート間のアス
ペクト比が高くなることによってゲート間に形成される
ＢＰＳＧ膜等１２に空洞が形成され、トランジスタ間の
絶縁が確実にできないため、半導体デバイスの信頼性を
低下させる問題が生じていた。しかし、この実施の形態
１によれば、トランジスタ間の絶縁も確実にできるの
で、半導体装置の信頼性の低下を防止することができ
る。
【００３６】さらに、シリコン窒化膜８の膜厚が減少し
たり除去されたりしないので、ゲート電極４の露出によ
るゲート電極４と配線（図示せず）の短絡も防止するこ
とができ、半導体デバイスの信頼性低下を抑制すること
ができる。
【００３７】実施の形態２．次に図１０〜図１６を参照
して実施の形態２について説明する。この実施の形態２
では、図１０に示す構造までの製造方法は、実施の形態
１の図５までの製造方法と同一である。その後、実施の
形態２の製造方法では、図１１に示すように、３００Å
以下の例えばＴＥＯＳ酸化膜Ｓｉ(ＯＣ2Ｈ5)4などの薄
いシリコン酸化膜１６を堆積する。その後、図１２に示
すようにＢＰＳＧ膜等１２を堆積し、熱処理またはＣＭ
Ｐ等の平坦化処理をおこなう。その後、シリコン酸化膜
１３を堆積する。
【００３８】次に、図１３に示すように、レジスト１４
を塗布し、メモリデバイス形成領域内のセルフアライン
コンタクト開口部のパターニングを行うため、レジスト
１４の写真製版をおこなう。そして、図１４に示すよう
に、レジスト１４をマスクにして、シリコン酸化膜１
３、ＢＰＳＧ膜等１２、薄いシリコン酸化膜１６を順次
異方性エッチングする。次に、図１５に示すように、レ
ジスト１４を除去する。さらに図１６に示すように、シ
リコン酸化膜１３、ＢＰＳＧ膜等１２、薄いシリコン酸
化膜１６をマスクとしてシリコン窒化膜８、シリコン酸
化膜７を異方性エッチングする。この工程により、シリ
コン酸化膜１３の膜厚は薄くなったり、場合によっては
除去されることがある。以上により、セルフアラインコ
ンタクト開口部１５が形成される。
【００３９】実施の形態２では、実施の形態１と同様に
サリサイドプロテクション膜であるシリコン酸化膜９
を、ウェットエッチングにより等方的にエッチングする
ことにより形成するので、実施の形態１と同様の効果を
得ることができる。さらに、実施の形態１では、ロジッ
クデバイス形成領域において、高融点金属シリサイド膜
１１の上に直接ＢＰＳＧ膜等１２が堆積されているの
で、この後の平坦化処理に熱処理をおこなった場合は、
ボロン又はリンが高融点金属シリサイド膜１１を通して
半導体基板中に拡散し、これによりトランジスタのリー
クが多くなるなどの悪影響を及ぼすことがある。しか
し、この実施の形態２においては、薄いシリコン酸化膜
１６を堆積することにより、熱処理をおこなった場合で
もボロン又はリンの半導体基板中への拡散を抑制するこ
とができ、トランジスタへの悪影響を軽減することがで
きるというさらなる効果がある。
【００４０】実施の形態３．次に、図１７及び図１８を
参照して実施の形態３について説明する。実施の形態３
による混載デバイスの製造方法は、実施の形態２と基本
的にはほとんど同一である。実施の形態３では、実施の
形態２の図１１において形成される薄いシリコン酸化膜
１６にかわり、３００Å以下の薄いシリコン窒化膜２４
を形成する。そして、実施の形態２と同様に、ＢＰＳＧ
膜等１２を堆積して熱処理またはＣＭＰ等の平坦化処理
をおこない、シリコン酸化膜１３を堆積する。次にレジ
ストを塗布し、メモリデバイス形成領域内のセルフアラ
インコンタクト開口部のパターニングを行うため、レジ
ストの写真製版をおこなう。
【００４１】そして、図１７に示すように、レジスト
（図示せず）をマスクにして、シリコン酸化膜１３、Ｂ
ＰＳＧ膜等１２を順次異方性エッチングし、レジスト１
４を除去する。さらに図１８に示すように、シリコン酸
化膜１３、ＢＰＳＧ膜等１２をマスクとしてシリコン窒
化膜８、２４、シリコン酸化膜７を順次異方性エッチン
グする。この工程により、シリコン酸化膜１３の膜厚は
薄くなったり、場合によっては除去されることがある。
以上により、セルフアラインコンタクト開口部１５が形
成される。
【００４２】実施の形態３では、実施の形態１と同様に
サリサイドプロテクション膜であるシリコン酸化膜９
を、ウェットエッチングにより等方的にエッチングする
ことにより形成するので、実施の形態１と同様の効果を
得ることができる。さらに、実施の形態１および２で
は、半導体基板、及び高融点金属シリサイド膜１１が酸
化されるため、ＢＰＳＧ膜等１２の熱処理による平坦化
は、例えば水素と酸素を含んだ酸化雰囲気中では行え
ず、酸化されない雰囲気、例えば窒素雰囲気中での熱処
理での平坦化しかおこなえなかった。しかし、実施の形
態３によれば、薄いシリコン窒化膜２４が、半導体基板
および高融点金属シリサイド膜１１の酸化を抑えるた
め、酸化雰囲気中での熱処理による平坦化をおこなうこ
とができ、酸化されない雰囲気での熱処理による平坦化
よりも良好な平坦性を得ることができるというさらなる
効果が得られる。
【００４３】実施の形態４．次に図１９〜図３３を参照
して実施の形態４について説明する。図１９に示す構造
までの製造方法は、従来技術の図５９までの製造方法と
同一である。次に図２０に示すように、ＢＰＳＧ膜等１
７を堆積する。このＢＰＳＧ膜等１７の下はシリコン窒
化膜８なので、酸化雰囲気中での熱処理による平坦化を
おこなえる。このとき、メモリデバイス形成領域では、
ＢＰＳＧ膜等１７で平坦化されている。
【００４４】次に図２１に示すように、レジスト１８を
塗布して、ロジックデバイス形成領域にｎ型トランジス
タ領域を開口する写真製版を施す。そして、図２２に示
すように、ＢＰＳＧ膜等１７をウェットエッチングによ
り等方的にエッチングして除去する。さらに、シリコン
窒化膜８、シリコン酸化膜７を異方性エッチングし、ト
ランジスタのサイドウォール８（ａ）を形成する。次
に、図２３に示すようにｎ型の不純物を注入し、ソース
／ドレイン領域６（ａ）をＬＤＤ(Lightly DopedDrain)
構造とする。
【００４５】次に、レジスト１８を除去し図２４に示す
ように、レジスト１９を塗布して、ロジックデバイス形
成領域にｐ型トランジスタ領域を開口する写真製版を施
す。ロジックデバイス形成領域のｐ型トランジスタ領域
上に形成されているＢＰＳＧ膜等１７をウェットエッチ
ングにより等方的にエッチングして除去する。そして、
シリコン窒化膜８、シリコン酸化膜７を異方性エッチン
グし、トランジスタのサイドウォール８（ｂ）を形成す
る。そして、図２３と反対の導電型のｐ型不純物を注入
し、ソース／ドレイン領域６（ｂ）をＬＤＤ(Lightly D
oped Drain)構造とする。次に図２５に示すように、レ
ジスト１９を除去し、図２６に示すようにサリサイドプ
ロテクション膜となるシリコン酸化膜９を形成する。
【００４６】次に図２７に示すように、レジスト１４を
塗布してロジックデバイス形成領域のシリコン酸化膜９
を残す部分にレジスト１４を残すように写真製版を施
す。次に、図２８に示すようにシリコン酸化膜９を異方
性エッチングまたは等方性エッチングし、レジスト１４
を除去する。そして、図２９に示すように半導体基板の
露出している活性領域に高融点金属シリサイド膜１１を
形成する。
【００４７】さらに、図３０に示すように、ＢＰＳＧ膜
等１２を形成する。そして、図３１に示すように、熱処
理またはＣＭＰにより平坦化をおこなった後、その上に
シリコン酸化膜１３を形成する。このとき、ロジックデ
バイス形成領域の平坦化が不必要な場合は、シリコン酸
化膜１３のみの堆積でもよい。なお、図３１においての
平坦化処理は、ＣＭＰを用いた場合を示している。熱処
理による平坦化をおこなった場合は、メモリデバイス形
成領域とロジックデバイス形成領域において層間絶縁膜
の膜厚の相違から多少の段差が発生する。
【００４８】その後、レジストを塗布し、メモリデバイ
ス形成領域内のセルフアラインコンタクト開口部のパタ
ーニングを行うため、レジストの写真製版をおこなう。
そして、図３２に示すようにレジスト（図示せず）をマ
スクにして、シリコン酸化膜１３、ＢＰＳＧ膜等１２、
シリコン酸化膜９、ＢＰＳＧ膜等１７を順次異方性エッ
チングし、レジストを除去する。さらに図３３に示すよ
うに、シリコン酸化膜１３、ＢＰＳＧ膜等１２等をマス
クとしてシリコン窒化膜８、シリコン酸化膜７を順次異
方性エッチングする。この工程により、シリコン酸化膜
１３の膜厚は薄くなったり、場合によっては除去される
ことがある。以上により、セルフアラインコンタクト開
口部１５が形成される。
【００４９】実施の形態４においては、メモリデバイス
形成領域において、サリサイドプロテクション膜となる
シリコン酸化膜９が形成される前に、ＢＰＳＧ膜等１７
によってメモリデバイス形成領域の平坦化がされてい
る。また、図２７に示すように、サリサイドプロテクシ
ョン膜の形成時に、レジスト１４がメモリデバイス形成
領域に存在し、サリサイドプロテクション膜であるシリ
コン酸化膜９がメモリデバイス形成領域全面に残存する
が、ＳＡＣ開口部を形成する際は、膜ごとに順次エッチ
ングをおこなうため、ＳＡＣ開口時の異方性エッチング
には問題を生じない。よって、サリサイドプロテクショ
ン膜となるシリコン酸化膜９が、シリコン窒化膜８の側
壁部に残存しないため、実施の形態４においても、実施
の形態１と同様な効果を得ることができる。
【００５０】さらに、ＢＰＳＧ膜等１７の熱処理による
平坦化は、トランジスタのサイドウォールとなるシリコ
ン窒化膜８を半導体基板の酸化防止膜として用いて、酸
化雰囲気中でおこなうことができるため、実施の形態３
よりもシリコン窒化膜の堆積回数を減らすことができる
ので工程削減につながる。さらにシリコン窒化膜８上に
ＢＰＳＧ膜等１７を堆積することにより、ボロン又はリ
ンの半導体基板中への拡散を抑えることができ、トラン
ジスタへの悪影響を軽減することができる。
【００５１】実施の形態５．次に図３４〜図４１を参照
して実施の形態５について説明する。実施の形態５にお
いては、図３４に示す構造までの製造方法は、実施の形
態４の図２６までの製造方法と同一である。実施の形態
５においては、図３５に示すように、ロジックデバイス
形成領域において、サリサイドプロテクション膜である
シリコン酸化膜９を残す部分にのみレジスト１４を残す
ように写真製版をおこなう。このとき、メモリデバイス
形成領域は、レジスト１４に覆われてない。次にシリコ
ン酸化膜９を異方性エッチングまたは等方性エッチング
する。その後、図３６に示すようにレジスト１４を除去
する。
【００５２】そして、図３７に示すように、半導体基板
の露出している活性領域上に高融点金属シリサイド膜１
１を形成する。そして図３８に示すように、ＢＰＳＧ膜
等１２を堆積する。そして、ＢＰＳＧ膜等１２、１７を
熱処理又はＣＭＰ等により平坦化処理をした後、図３９
に示すようにシリコン酸化膜１３を堆積する。このと
き、ロジックデバイス形成領域の平坦化が不要な場合は
シリコン酸化膜１３のみの堆積でもよい。なお、図３８
から図３９においての平坦化処理では、ＣＭＰを用いた
場合を示している。熱処理による平坦化をおこなった場
合は、メモリデバイス形成領域とロジックデバイス形成
領域において、層間絶縁膜の膜厚の相違から多少の段差
が発生する。
【００５３】その後、レジストを塗布し、メモリデバイ
ス形成領域内のセルフアラインコンタクト開口部のパタ
ーニングを行うため、レジストの写真製版をおこなう。
そして、レジスト（図示せず）をマスクにして図４０に
示すようにシリコン酸化膜１３、ＢＰＳＧ膜等１２、１
７を順次異方性エッチングし、レジスト１４を除去す
る。さらに図４１に示すように、シリコン酸化膜１３、
ＢＰＳＧ膜等１２等をマスクとしてシリコン窒化膜８、
シリコン酸化膜７を順次異方性エッチングする。この工
程により、シリコン酸化膜１３の膜厚は薄くなったり、
場合によっては除去されることがある。以上により、セ
ルフアラインコンタクト開口部１５が形成される。
【００５４】実施の形態５においては、メモリデバイス
形成領域において、サリサイドプロテクション膜となる
シリコン酸化膜９が形成される前に、ＢＰＳＧ膜等１７
によって平坦化がされている。また、図３５に示すよう
に、サリサイドプロテクション膜の形成時に、レジスト
１４がメモリデバイス形成領域に存在していないので、
サリサイドプロテクション膜であるシリコン酸化膜９を
形成する際に、メモリデバイス形成領域のシリコン酸化
膜９は除去される。よって、実施の形態４と同様の効果
があると共に、さらに実施の形態５では実施の形態４よ
りもさらにエッチングのマージンをあげることができ
る。ここでマージン(margin)とは、例えば、コンタクト
ホールにおいては開口径が拡大されたり、ずれが生じた
時、コンタクトを取りたい部分との接続ができるよう
に、あらかじめ設計により設定されている実際のサイズ
に対する余裕である。
【００５５】実施の形態６．次に図４２〜図４９を参照
して実施の形態６について説明する。実施の形態６にお
いては、図４２に示す構造までの製造方法は、従来技術
の図５８〜図６１までの製造方法と同一である。次に、
図４３に示すように、ＢＰＳＧ膜等２０を堆積し、熱処
理による平坦化を施す。このとき、メモリデバイス形成
領域は平坦化されていてもよい。次に図４４に示すよう
に、ロジックデバイス形成領域のＢＰＳＧ膜等２０を残
す部分にのみレジスト２１を残すように、レジスト２１
に写真製版をおこなう。このとき、メモリデバイス形成
領域内はレジストに覆われている。
【００５６】次に図４５に示すように、パターニングし
たレジストをマスクにして、ＢＰＳＧ膜等２０を異方性
エッチングもしくは等方性エッチングし、レジストを除
去する。このＢＰＳＧ膜等２０はロジックデバイスにお
いてはサリサイドプロテクション膜となる。次に図４６
に示すように、半導体基板の露出している活性領域上に
高融点金属シリサイド１１を形成する。続いて、図４７
に示すように、ＢＰＳＧ膜等１２を堆積し、熱処理、Ｃ
ＭＰ等の平坦化を施した後、シリコン酸化膜１３を堆積
する。このとき、メモリデバイス形成領域が図４３にお
いて平坦化されており、ロジックデバイス形成領域の平
坦化が不必要な場合は、シリコン酸化膜１３のみの堆積
でもよい。また、図４７における平坦化処理は、ＣＭＰ
による平坦化の場合を示したが、熱処理による平坦化を
おこなった場合は、メモリデバイス形成領域とロジック
デバイス形成領域に層間絶縁膜の膜厚の相違から多少段
差が発生する。
【００５７】その後レジストを塗布し、メモリデバイス
形成領域内のセルフアラインコンタクト開口部のパター
ニングを行うため、レジストの写真製版をおこなう。そ
して図４８に示すように、レジスト（図示せず）をマス
クにしてシリコン酸化膜１３、ＢＰＳＧ膜等１２、２０
を順次異方性エッチングし、レジストを除去する。さら
に図４９に示すように、シリコン酸化膜１３、ＢＰＳＧ
膜等１２等をマスクとしてシリコン窒化膜８、シリコン
酸化膜７を順次異方性エッチングする。この工程によ
り、シリコン酸化膜１３の膜厚は薄くなったり、場合に
よっては除去されることがある。以上により、セルフア
ラインコンタクト開口部１５が形成される。この実施の
形態６によれば、メモリデバイス形成領域のゲート間は
ＢＰＳＧ膜等２０で埋め込まれている。よって、従来の
ようにサリサイドプロテクション膜であるシリコン酸化
膜の残存がないので、従来起こっていた問題が発生しな
い。
【００５８】実施の形態７．次に図５０〜図５５を参照
して、実施の形態７について説明する。実施の形態７に
よる混載デバイスの製造方法は、基本的には実施の形態
６とほとんど同一である。実施の形態７においては、実
施の形態６の図４３において形成されるＢＰＳＧ膜等２
０の形成の前に、例えばＴＥＯＳ酸化膜Ｓｉ(ＯＣ2Ｈ5)
4などのシリコン酸化膜２２を形成し、ＢＰＳＧ膜等２
０とシリコン酸化膜２２の２層をサリサイドプロテクシ
ョン膜として用いる。図５０に示すように、ＴＥＯＳ酸
化膜等のシリコン酸化膜２２を形成後、ＢＰＳＧ膜等２
０を形成して熱処理による平坦化を施す。このとき、メ
モリデバイス形成領域は平坦化されていてもよい。
【００５９】次に、レジストを全面に塗布して、ロジッ
クデバイス形成領域のシリコン酸化膜２２、ＢＰＳＧ膜
等２０を残す部分にレジストを残すようにレジストに写
真製版を施す。このとき、メモリデバイス形成領域内は
レジストに覆われている。次に図５１に示すように、Ｂ
ＰＳＧ膜等２０、シリコン酸化膜２２を異方性エッチン
グもしくは等方性エッチングし、レジストを除去する。
このＢＰＳＧ膜等２０とシリコン酸化膜２２は、ロジッ
クデバイスにおいてサリサイドプロテクション膜とな
る。
【００６０】次に図５２に示すように、半導体基板の露
出している活性領域上に高融点金属シリサイド１１を形
成する。続いて図５３に示すように、ＢＰＳＧ膜等１２
を堆積し、熱処理、ＣＭＰ等の平坦化を施した後、シリ
コン酸化膜１３を堆積する。このとき、メモリデバイス
形成領域が図５０において平坦化されており、ロジック
デバイス形成領域の平坦化が不必要な場合は、シリコン
酸化膜１３のみの堆積でもよい。なお、図５３において
の平坦化処理では、ＣＭＰを用いた場合を示している。
熱処理による平坦化をおこなった場合は、メモリデバイ
ス形成領域とロジックデバイス形成領域において層間絶
縁膜の膜厚の相違から多少の段差が発生する。
【００６１】その後レジストを塗布し、メモリデバイス
形成領域内のセルフアラインコンタクト開口部のパター
ニングを行うため、レジストの写真製版をおこなう。そ
して図５４に示すように、レジスト（図示せず）をマス
クにしてシリコン酸化膜１３、ＢＰＳＧ膜等１２、２０
を順次異方性エッチングし、レジストを除去する。さら
に図５５に示すように、シリコン酸化膜１３、ＢＰＳＧ
膜等１２等をマスクとしてシリコン窒化膜８、シリコン
酸化膜７を順次異方性エッチングする。この工程によ
り、シリコン酸化膜１３の膜厚は薄くなったり、場合に
よっては除去されることがある。以上により、セルフア
ラインコンタクト開口部１５が形成される。
【００６２】この実施の形態７によれば、実施の形態６
と同様の効果がある。実施の形態６の図４３のロジック
デバイス形成領域では、半導体基板上に直接ＢＰＳＧ膜
等２０が堆積されているので、この後の熱処理によりボ
ロン又はリンが半導体基板中に拡散する可能性があり、
トランジスタのリークが多くなるなどの悪影響を及ぼ
す。しかし、この実施の形態７では、シリコン酸化膜２
２を堆積することによりボロン又はリンの半導体基板中
への拡散を抑えることができ、トランジスタへの悪影響
を軽減することができる。
【００６３】実施の形態８．次に、図５６及び図５７を
参照して実施の形態８について説明する。実施の形態８
による混載デバイスの製造方法は、実施の形態７と基本
的にはほとんど同一である。実施の形態８では、実施の
形態７の図５０において形成されるシリコン酸化膜２２
のかわりに、シリコン窒化膜２３を形成し、シリコン窒
化膜２３とＢＰＳＧ膜等２０の２層をサリサイドプロテ
クション膜として用いる。そして、実施の形態７と同様
にＢＰＳＧ膜等１２を堆積してＣＭＰまたは熱処理によ
り平坦化をおこなった後、シリコン酸化膜１３を堆積す
る。そして、図５６に示すようにレジストマスクでシリ
コン酸化膜１３、ＢＰＳＧ膜等１２、２０をエッチング
した後、レジストを除去する。さらに、図５７に示すよ
うに、シリコン窒化膜２３、８、シリコン酸化膜７を順
次異方性エッチングしセルフアラインコンタクト開口部
１５を開口する。
【００６４】実施の形態８によれば、実施の形態７と同
様の効果がある。さらに、実施の形態６、７では半導体
基板が酸化されるため、ＢＰＳＧ膜等２０の熱処理によ
る平坦化は、例えば水素と酸素を含んだ酸化雰囲気中で
はおこなえず、例えば窒素雰囲気中での熱処理といった
酸化されない雰囲気での平坦化しかできなかった。しか
し、実施の形態８によれば、シリコン窒化膜が半導体基
板の酸化を抑えるため、酸化雰囲気中での熱処理による
平坦化をおこなうことができ、酸化されない雰囲気での
熱処理による平坦化よりも良好な平坦性を得ることがで
きる。
【００６５】
【発明の効果】以上のように、この発明に係る半導体装
置の製造方法によれば、半導体基板の主表面に、第１の
チャネル領域を挟むように間隔を隔てて一対の第１およ
び第２のソース／ドレイン領域と、第２のチャネル領域
を挟むように間隔を隔てて一対の第３および第４のソー
ス／ドレイン領域を形成する工程と、第１および第２の
チャネル領域上に、それぞれ第１および第２のゲート電
極を形成する工程と、第１および第２のゲート電極を覆
うように、半導体基板全面に第１のシリコン窒化膜を形
成する工程と、第１のシリコン窒化膜を異方性エッチン
グすることにより、第２のゲート電極の側壁にサイドウ
ォールを形成する工程と、第１のシリコン窒化膜を含む
半導体基板全面に、第１のシリコン酸化膜を形成する工
程と、第１のシリコン酸化膜をウェットエッチングする
ことにより、サイドウォールを含む第２のゲート電極上
を覆うとともに、一対の第３および第４のソース／ドレ
イン領域上の一部に延びるサリサイドプロテクション膜
を形成する工程と、半導体基板が露出している一対の第
３および第４のソース／ドレイン領域上に高融点金属シ
リサイド膜を形成する工程と、半導体基板全面に、層間
絶縁膜を形成する工程と、第１のシリコン窒化膜をエッ
チングストッパー膜として、第１のソース／ドレイン領
域上部の層間絶縁膜をエッチングすることにより、第１
の開口を形成する工程と、第１の開口内部の第１のシリ
コン窒化膜をエッチングすることにより、層間絶縁膜上
面から第１のソース／ドレイン領域にまで達する第２の
開口を形成する工程とを備えたので、製造工程を複雑化
することなく半導体装置を製造することができる。さら
に、ウェットエッチングにより第１のシリコン酸化膜の
エッチングをおこなうので、サリサイドプロテクション
膜以外の第１のシリコン酸化膜を完全に除去できるの
で、半導体装置の信頼性低下を抑制することができる。
【００６６】また、高融点金属シリサイド膜を形成する
工程の後に、第２のシリコン酸化膜または第２のシリコ
ン窒化膜を形成する工程をさらに含み、層間絶縁膜を熱
処理または化学的機械的研磨により平坦化する工程を備
えたので、層間絶縁膜を形成した工程の後の平坦化工程
において、熱処理による平坦化処理をおこなった場合で
も、半導体装置の信頼性低下を抑制することができる。
【００６７】また、この発明に係る半導体装置の製造方
法によれば、半導体基板の主表面に、第１のチャネル領
域を挟むように間隔を隔てて一対の第１および第２のソ
ース／ドレイン領域と、第２のチャネル領域を挟むよう
に間隔を隔てて一対の第３および第４のソース／ドレイ
ン領域を形成する工程と、第１および第２のチャネル領
域上に、それぞれ第１および第２のゲート電極を形成す
る工程と、第１および第２のゲート電極を覆うように、
半導体基板全面に第１のシリコン窒化膜を形成する工程
と、第１のシリコン窒化膜を覆うように、ボロンまたは
リンもしくはその両方を含むシリコン酸化膜を形成する
工程と、第２のゲート絶縁膜と一対の第３および第４の
ソース／ドレイン領域上のボロンまたはリンもしくはそ
の両方を含むシリコン酸化膜を除去し、第１のシリコン
窒化膜を異方性エッチングすることにより、第２のゲー
ト電極の側壁にサイドウォールを形成する工程と、ボロ
ンまたはリンもしくはその両方を含むシリコン酸化膜を
含む半導体基板全面に、第１のシリコン酸化膜を形成す
る工程と、第１のシリコン酸化膜を異方性または等方性
エッチングすることにより、サイドウォールを含む第２
のゲート電極上を覆うとともに、一対の第３および第４
のソース／ドレイン領域の一部に延びるサリサイドプロ
テクション膜を形成する工程と、半導体基板が露出して
いる一対の第３および第４のソース／ドレイン領域上に
高融点金属シリサイド膜を形成する工程と、半導体基板
全面に、層間絶縁膜を形成する工程と、第１のシリコン
窒化膜をエッチングストッパー膜として、第１のソース
／ドレイン領域上部の層間絶縁膜およびボロンまたはリ
ンもしくはその両方を含むシリコン酸化膜をエッチング
することにより、第１の開口を形成する工程と、第１の
開口内部の第１のシリコン窒化膜をエッチングすること
により、層間絶縁膜上面から第１のソース／ドレイン領
域にまで達する第２の開口を形成する工程とを備えたの
で、サリサイドプロテクション膜となる第１のシリコン
酸化膜が形成される前に、ボロン又はリンもしくはその
両方を含むシリコン酸化膜が形成されており、サリサイ
ドプロテクション膜となる第１のシリコン酸化膜が、第
１のシリコン窒化膜に残存しないため半導体装置の信頼
性低下を抑制することができる。また、ボロン又はリン
もしくはその両方を含むシリコン酸化膜の平坦化は、第
１のシリコン窒化膜を半導体基板の酸化防止膜として用
いて、酸化雰囲気中でおこなうことができるため、酸化
雰囲気中の熱処理で平坦化をおこなう場合、ボロン又は
リンもしくはその両方を含むシリコン酸化膜の下に、シ
リコン窒化膜を堆積する必要がなく、シリコン窒化膜の
堆積回数を減らすことができるので工程を削減すること
ができる。
【００６８】さらにまた、第１のシリコン酸化膜をエッ
チングする工程により、サリサイドプロテクション膜以
外の第１のシリコン酸化膜が除去される工程を備えたの
で、第１のシリコン酸化膜が、第１のシリコン窒化膜の
側壁に残らないため、半導体装置の信頼性低下を防止す
ることができる。さらに、エッチングのマージンを上げ
ることができる。
【００６９】また、この発明に係る半導体装置の製造方
法によれば、半導体基板の主表面に、第１のチャネル領
域を挟むように間隔を隔てて一対の第１および第２のソ
ース／ドレイン領域と、第２のチャネル領域を挟むよう
に間隔を隔てて一対の第３および第４のソース／ドレイ
ン領域を形成する工程と、第１および第２のチャネル領
域上に、それぞれ第１および第２のゲート電極を形成す
る工程と、第１および第２のゲート電極を覆うように、
半導体基板全面に第１のシリコン窒化膜を形成する工程
と、第１のシリコン窒化膜を異方性エッチングすること
により、第２のゲート電極の側壁にサイドウォールを形
成する工程と、第１のシリコン窒化膜を含む半導体基板
全面に、ボロンまたはリンもしくはその両方を含むシリ
コン酸化膜を形成する工程と、ボロンまたはリンもしく
はその両方を含むシリコン酸化膜を異方性または等方性
エッチングすることにより、サイドウォールを含む第２
のゲート電極上を覆うとともに、一対の第３および第４
のソース／ドレイン領域上の一部に延びるサリサイドプ
ロテクション膜を形成する工程と、半導体基板が露出し
ている一対の第３および第４のソース／ドレイン領域上
に高融点金属シリサイド膜を形成する工程と、半導体基
板全面に、層間絶縁膜を形成する工程と、第１のシリコ
ン窒化膜をエッチングストッパー膜として、第１のソー
ス／ドレイン領域上部の層間絶縁膜とボロンまたはリン
もしくはその両方を含むシリコン酸化膜をエッチングす
ることにより、第１の開口を形成する工程と、第１の開
口内部の第１のシリコン窒化膜をエッチングすることに
より、層間絶縁膜上面から第１のソース／ドレイン領域
にまで達する第２の開口を形成する工程とを備えたの
で、半導体装置の信頼性低下を抑制することができる。
【００７０】また、ボロンまたはリンもしくはその両方
を含むシリコン酸化膜を形成する工程の前に、第３のシ
リコン酸化膜または第３のシリコン窒化膜を形成する工
程をさらに含み、ボロンまたはリンもしくはその両方を
含むシリコン酸化膜を熱処理する工程、または層間絶縁
膜を熱処理または化学的機械的研磨により平坦化する工
程を備えたので、熱処理による平坦化によるボロン又は
リンの半導体基板中への拡散を第３のシリコン酸化膜ま
たは第３のシリコン窒化膜で抑制することができ半導体
装置への悪影響を軽減することができる。さらに第３の
シリコン窒化膜により、酸化雰囲気中での熱処理による
平坦化をおこなうことができ、酸化されない雰囲気での
熱処理による平坦化よりも良好な平坦性を得ることがで
きる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１における半導体装置
の製造方法を説明するための断面構造図である。
【図２】 この発明の実施の形態１における半導体装置
の製造方法を説明するための断面構造図である。
【図３】 この発明の実施の形態１における半導体装置
の製造方法を説明するための断面構造図である。
【図４】 この発明の実施の形態１における半導体装置
の製造方法を説明するための断面構造図である。
【図５】 この発明の実施の形態１における半導体装置
の製造方法を説明するための断面構造図である。
【図６】 この発明の実施の形態１における半導体装置
の製造方法を説明するための断面構造図である。
【図７】 この発明の実施の形態１における半導体装置
の製造方法を説明するための断面構造図である。
【図８】 この発明の実施の形態１における半導体装置
の製造方法を説明するための断面構造図である。
【図９】 この発明の実施の形態１における半導体装置
の製造方法を説明するための断面構造図である。
【図１０】 この発明の実施の形態２における半導体装
置の製造方法を説明するための断面構造図である。
【図１１】 この発明の実施の形態２における半導体装
置の製造方法を説明するための断面構造図である。
【図１２】 この発明の実施の形態２における半導体装
置の製造方法を説明するための断面構造図である。
【図１３】 この発明の実施の形態２における半導体装
置の製造方法を説明するための断面構造図である。
【図１４】 この発明の実施の形態２における半導体装
置の製造方法を説明するための断面構造図である。
【図１５】 この発明の実施の形態２における半導体装
置の製造方法を説明するための断面構造図である。
【図１６】 この発明の実施の形態２における半導体装
置の製造方法を説明するための断面構造図である。
【図１７】 この発明の実施の形態３における半導体装
置の製造方法を説明するための断面構造図である。
【図１８】 この発明の実施の形態３における半導体装
置の製造方法を説明するための断面構造図である。
【図１９】 この発明の実施の形態４における半導体装
置の製造方法を説明するための断面構造図である。
【図２０】 この発明の実施の形態４における半導体装
置の製造方法を説明するための断面構造図である。
【図２１】 この発明の実施の形態４における半導体装
置の製造方法を説明するための断面構造図である。
【図２２】 この発明の実施の形態４における半導体装
置の製造方法を説明するための断面構造図である。
【図２３】 この発明の実施の形態４における半導体装
置の製造方法を説明するための断面構造図である。
【図２４】 この発明の実施の形態４における半導体装
置の製造方法を説明するための断面構造図である。
【図２５】 この発明の実施の形態４における半導体装
置の製造方法を説明するための断面構造図である。
【図２６】 この発明の実施の形態４における半導体装
置の製造方法を説明するための断面構造図である。
【図２７】 この発明の実施の形態４における半導体装
置の製造方法を説明するための断面構造図である。
【図２８】 この発明の実施の形態４における半導体装
置の製造方法を説明するための断面構造図である。
【図２９】 この発明の実施の形態４における半導体装
置の製造方法を説明するための断面構造図である。
【図３０】 この発明の実施の形態４における半導体装
置の製造方法を説明するための断面構造図である。
【図３１】 この発明の実施の形態４における半導体装
置の製造方法を説明するための断面構造図である。
【図３２】 この発明の実施の形態４における半導体装
置の製造方法を説明するための断面構造図である。
【図３３】 この発明の実施の形態４における半導体装
置の製造方法を説明するための断面構造図である。
【図３４】 この発明の実施の形態５における半導体装
置の製造方法を説明するための断面構造図である。
【図３５】 この発明の実施の形態５における半導体装
置の製造方法を説明するための断面構造図である。
【図３６】 この発明の実施の形態５における半導体装
置の製造方法を説明するための断面構造図である。
【図３７】 この発明の実施の形態５における半導体装
置の製造方法を説明するための断面構造図である。
【図３８】 この発明の実施の形態５における半導体装
置の製造方法を説明するための断面構造図である。
【図３９】 この発明の実施の形態５における半導体装
置の製造方法を説明するための断面構造図である。
【図４０】 この発明の実施の形態５における半導体装
置の製造方法を説明するための断面構造図である。
【図４１】 この発明の実施の形態５における半導体装
置の製造方法を説明するための断面構造図である。
【図４２】 この発明の実施の形態６における半導体装
置の製造方法を説明するための断面構造図である。
【図４３】 この発明の実施の形態６における半導体装
置の製造方法を説明するための断面構造図である。
【図４４】 この発明の実施の形態６における半導体装
置の製造方法を説明するための断面構造図である。
【図４５】 この発明の実施の形態６における半導体装
置の製造方法を説明するための断面構造図である。
【図４６】 この発明の実施の形態６における半導体装
置の製造方法を説明するための断面構造図である。
【図４７】 この発明の実施の形態６における半導体装
置の製造方法を説明するための断面構造図である。
【図４８】 この発明の実施の形態６における半導体装
置の製造方法を説明するための断面構造図である。
【図４９】 この発明の実施の形態６における半導体装
置の製造方法を説明するための断面構造図である。
【図５０】 この発明の実施の形態７における半導体装
置の製造方法を説明するための断面構造図である。
【図５１】 この発明の実施の形態７における半導体装
置の製造方法を説明するための断面構造図である。
【図５２】 この発明の実施の形態７における半導体装
置の製造方法を説明するための断面構造図である。
【図５３】 この発明の実施の形態７における半導体装
置の製造方法を説明するための断面構造図である。
【図５４】 この発明の実施の形態７における半導体装
置の製造方法を説明するための断面構造図である。
【図５５】 この発明の実施の形態７における半導体装
置の製造方法を説明するための断面構造図である。
【図５６】 この発明の実施の形態８における半導体装
置の製造方法を説明するための断面構造図である。
【図５７】 この発明の実施の形態８における半導体装
置の製造方法を説明するための断面構造図である。
【図５８】 従来のメモリデバイスのＳＡＣプロセスを
説明するための断面構造図である。
【図５９】 従来のメモリデバイスのＳＡＣプロセスを
説明するための断面構造図である。
【図６０】 従来のメモリデバイスのＳＡＣプロセスを
説明するための断面構造図である。
【図６１】 従来のメモリデバイスのＳＡＣプロセスを
説明するための断面構造図である。
【図６２】 従来のメモリデバイスのＳＡＣプロセスを
説明するための断面構造図である。
【図６３】 従来のメモリデバイスのＳＡＣプロセスを
説明するための断面構造図である。
【図６４】 従来のメモリデバイスのＳＡＣプロセスを
説明するための断面構造図である。
【図６５】 従来のメモリデバイスのＳＡＣプロセスを
説明するための断面構造図である。
【図６６】 従来のメモリデバイスのＳＡＣプロセスを
説明するための断面構造図である。
【図６７】 従来のロジックデバイスのサリサイドプロ
テクション膜形成プロセスを説明するための断面構造図
である。
【図６８】 従来のロジックデバイスのサリサイドプロ
テクション膜形成プロセスを説明するための断面構造図
である。
【図６９】 従来のロジックデバイスのサリサイドプロ
テクション膜形成プロセスを説明するための断面構造図
である。
【図７０】 従来のロジックデバイスのサリサイドプロ
テクション膜形成プロセスを説明するための断面構造図
である。
【図７１】 従来のロジックデバイスのサリサイドプロ
テクション膜形成プロセスを説明するための断面構造図
である。
【図７２】 従来のロジックデバイスのサリサイドプロ
テクション膜形成プロセスを説明するための断面構造図
である。
【図７３】 従来の混載デバイスプロセスにおける問題
点を説明するための断面構造図である。
【図７４】 従来の混載デバイスプロセスにおける問題
点を説明するための断面構造図である。
【図７５】 従来の混載デバイスプロセスにおける問題
点を説明するための断面構造図である。
【図７６】 従来の混載デバイスプロセスにおける問題
点を説明するための断面構造図である。
【図７７】 従来の混載デバイスプロセスにおける問題
点を説明するための断面構造図である。
【図７８】 従来の混載デバイスプロセスにおける問題
点を説明するための断面構造図である。
【図７９】 従来の混載デバイスプロセスにおける問題
点を説明するための断面構造図である。
【図８０】 従来の混載デバイスプロセスにおける問題
点を説明するための断面構造図である。
【図８１】 従来の混載デバイスプロセスにおける問題
点を説明するための断面構造図である。
【符号の説明】
１ （半導体基板上の）ウェル領域、 ２ トレンチ分
離酸化膜、 ３ ゲート絶縁膜、 ４ ゲート電極、
５ シリコン窒化膜、 ６ ソース／ドレイン領域、
７ シリコン酸化膜、 ８ シリコン窒化膜、 ９ シ
リコン酸化膜、１１ 高融点金属シリサイド膜、 １２
ボロン又はリンもしくはその両方を含むシリコン酸化
膜（ＢＰＳＧ膜等）、 １３ シリコン酸化膜、 １５
セルフアラインコンタクト開口部、 １６ 薄いシリ
コン酸化膜、 １７ ボロン又はリンもしくはその両方
を含むシリコン酸化膜（ＢＰＳＧ膜等）、 ２０ ＢＰ
ＳＧ膜等、 ２２ シリコン酸化膜、 ２３ シリコン
窒化膜、 ２４ シリコン窒化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 添田 真也 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F048 AA07 AA09 AB01 AB03 AC03 AC10 BA01 BB05 BB08 BC06 BC18 BD04 BE03 BF00 BF06 BF11 BF16 BG13 DA00 DA25 DA27 DA30 5F083 AD10 GA06 JA32 JA35 JA53 MA02 MA06 MA19 PR05 PR06 PR09 PR40 ZA06 ZA12

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主表面に、第１のチャネル
    領域を挟むように間隔を隔てて一対の第１および第２の
    ソース／ドレイン領域と、第２のチャネル領域を挟むよ
    うに間隔を隔てて一対の第３および第４のソース／ドレ
    イン領域を形成する工程と、 前記第１および第２のチャネル領域上に、それぞれ第１
    および第２のゲート電極を形成する工程と、 前記第１および第２のゲート電極を覆うように、前記半
    導体基板全面に第１のシリコン窒化膜を形成する工程
    と、 前記第１のシリコン窒化膜を異方性エッチングすること
    により、前記第２のゲート電極の側壁にサイドウォール
    を形成する工程と、 前記第１のシリコン窒化膜を含む前記半導体基板全面
    に、第１のシリコン酸化膜を形成する工程と、 前記第１のシリコン酸化膜をウェットエッチングするこ
    とにより、前記サイドウォールを含む前記第２のゲート
    電極上を覆うとともに、前記一対の第３および第４のソ
    ース／ドレイン領域上の一部に延びるサリサイドプロテ
    クション膜を形成する工程と、 前記半導体基板が露出している前記一対の第３および第
    ４のソース／ドレイン領域上に高融点金属シリサイド膜
    を形成する工程と、 前記半導体基板全面に、層間絶縁膜を形成する工程と、 前記第１のシリコン窒化膜をエッチングストッパー膜と
    して、前記第１のソース／ドレイン領域上部の前記層間
    絶縁膜をエッチングすることにより、第１の開口を形成
    する工程と、 前記第１の開口内部の前記第１のシリコン窒化膜をエッ
    チングすることにより、前記層間絶縁膜上面から前記第
    １のソース／ドレイン領域にまで達する第２の開口を形
    成する工程とを備えた、半導体装置の製造方法。
  2. 【請求項２】 高融点金属シリサイド膜を形成する工程
    の後に、第２のシリコン酸化膜または第２のシリコン窒
    化膜を形成する工程をさらに含み、層間絶縁膜を熱処理
    または化学的機械的研磨により平坦化する工程を備え
    た、請求項１記載の半導体装置の製造方法。
  3. 【請求項３】 第１の開口を形成する工程において、第
    ２のシリコン酸化膜がエッチングされる工程を備えた、
    請求項１または請求項２記載の半導体装置の製造方法。
  4. 【請求項４】 第１の開口を形成する工程において、第
    ２のシリコン窒化膜がエッチングストッパー膜となり、
    第２の開口を形成する工程において、前記第２のシリコ
    ン窒化膜がエッチングされる工程を備えた、請求項１ま
    たは請求項２記載の半導体装置の製造方法。
  5. 【請求項５】 半導体基板の主表面に、第１のチャネル
    領域を挟むように間隔を隔てて一対の第１および第２の
    ソース／ドレイン領域と、第２のチャネル領域を挟むよ
    うに間隔を隔てて一対の第３および第４のソース／ドレ
    イン領域を形成する工程と、 前記第１および第２のチャネル領域上に、それぞれ第１
    および第２のゲート電極を形成する工程と、 前記第１および第２のゲート電極を覆うように、前記半
    導体基板全面に第１のシリコン窒化膜を形成する工程
    と、 前記第１のシリコン窒化膜を覆うように、ボロンまたは
    リンもしくはその両方を含むシリコン酸化膜を形成する
    工程と、 前記第２のゲート絶縁膜と前記一対の第３および第４の
    ソース／ドレイン領域上の前記ボロンまたはリンもしく
    はその両方を含むシリコン酸化膜を除去し、前記第１の
    シリコン窒化膜を異方性エッチングすることにより、前
    記第２のゲート電極の側壁にサイドウォールを形成する
    工程と、 前記ボロンまたはリンもしくはその両方を含むシリコン
    酸化膜を含む前記半導体基板全面に、第１のシリコン酸
    化膜を形成する工程と、 前記第１のシリコン酸化膜を異方性または等方性エッチ
    ングすることにより、前記サイドウォールを含む前記第
    ２のゲート電極上を覆うとともに、前記一対の第３およ
    び第４のソース／ドレイン領域の一部に延びるサリサイ
    ドプロテクション膜を形成する工程と、 前記半導体基板が露出している前記一対の第３および第
    ４のソース／ドレイン領域上に高融点金属シリサイド膜
    を形成する工程と、 前記半導体基板全面に、層間絶縁膜を形成する工程と、 前記第１のシリコン窒化膜をエッチングストッパー膜と
    して、前記第１のソース／ドレイン領域上部の前記層間
    絶縁膜および前記ボロンまたはリンもしくはその両方を
    含むシリコン酸化膜をエッチングすることにより、第１
    の開口を形成する工程と、 前記第１の開口内部の前記第１のシリコン窒化膜をエッ
    チングすることにより、前記層間絶縁膜上面から前記第
    １のソース／ドレイン領域にまで達する第２の開口を形
    成する工程とを備えた、半導体装置の製造方法。
  6. 【請求項６】 第１のシリコン酸化膜をエッチングする
    工程により、サリサイドプロテクション膜以外の前記第
    １のシリコン酸化膜が除去される工程を備えた、請求項
    ５記載の半導体装置の製造方法。
  7. 【請求項７】 半導体基板の主表面に、第１のチャネル
    領域を挟むように間隔を隔てて一対の第１および第２の
    ソース／ドレイン領域と、第２のチャネル領域を挟むよ
    うに間隔を隔てて一対の第３および第４のソース／ドレ
    イン領域を形成する工程と、 前記第１および第２のチャネル領域上に、それぞれ第１
    および第２のゲート電極を形成する工程と、 前記第１および第２のゲート電極を覆うように、前記半
    導体基板全面に第１のシリコン窒化膜を形成する工程
    と、 前記第１のシリコン窒化膜を異方性エッチングすること
    により、前記第２のゲート電極の側壁にサイドウォール
    を形成する工程と、 前記第１のシリコン窒化膜を含む前記半導体基板全面
    に、ボロンまたはリンもしくはその両方を含むシリコン
    酸化膜を形成する工程と、 前記ボロンまたはリンもしくはその両方を含むシリコン
    酸化膜を異方性または等方性エッチングすることによ
    り、前記サイドウォールを含む前記第２のゲート電極上
    を覆うとともに、前記一対の第３および第４のソース／
    ドレイン領域上の一部に延びるサリサイドプロテクショ
    ン膜を形成する工程と、 前記半導体基板が露出している前記一対の第３および第
    ４のソース／ドレイン領域上に高融点金属シリサイド膜
    を形成する工程と、 前記半導体基板全面に、層間絶縁膜を形成する工程と、 前記第１のシリコン窒化膜をエッチングストッパー膜と
    して、前記第１のソース／ドレイン領域上部の前記層間
    絶縁膜と前記ボロンまたはリンもしくはその両方を含む
    シリコン酸化膜をエッチングすることにより、第１の開
    口を形成する工程と、前記第１の開口内部の前記第１の
    シリコン窒化膜をエッチングすることにより、前記層間
    絶縁膜上面から前記第１のソース／ドレイン領域にまで
    達する第２の開口を形成する工程とを備えた、半導体装
    置の製造方法。
  8. 【請求項８】 ボロンまたはリンもしくはその両方を含
    むシリコン酸化膜を形成する工程の前に、第３のシリコ
    ン酸化膜または第３のシリコン窒化膜を形成する工程を
    さらに含み、前記ボロンまたはリンもしくはその両方を
    含むシリコン酸化膜を熱処理する工程、または層間絶縁
    膜を熱処理または化学的機械的研磨により平坦化する工
    程を備えた、請求項７記載の半導体装置の製造方法。
  9. 【請求項９】 第１の開口を形成する工程において、第
    ３のシリコン酸化膜がエッチングされる工程を備えた、
    請求項７または請求項８記載の半導体装置の製造方法。
  10. 【請求項１０】 第１の開口を形成する工程において、
    第３のシリコン窒化膜がエッチングストッパー膜とな
    り、第２の開口を形成する工程において、前記第３のシ
    リコン窒化膜がエッチングされる工程を備えた、請求項
    ７または請求項８記載の半導体装置の製造方法。
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