KR20010029901A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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KR20010029901A
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Abstract

반도체 장치의 신뢰성의 저하 및 제조 공정의 복잡화를 초래하지 않고, 동일 반도체 기판 상에 메모리 디바이스와 논리 디바이스를 포함하는 반도체 장치의 제조 벙법을 얻을 수 있다. 논리 디바이스 형성 영역의 살리사이드 보호막이 되는 실리콘 산화막(9)을 웨트 등방성 에칭한다. 이 처리에 의해 메모리 디바이스 형성 영역의 실리콘 산화막을 완전하게 제거한다. 그 때문에, 논리 디바이스 형성 영역의 소정 부분에만 실리콘 산화막이 잔존한다. 이에 의해, 게이트 전극(4)끼리 간의 실리콘 질화막이 형성하는 오목부의 내벽에 실리콘 산화막이 잔존하지 않기 때문에, 메모리 디바이스 형성 영역의 소스/드레인 영역(6a)으로 향하여 형성되는 자기 정합 컨택트 개구부는 그 형상이 양호해진다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 특정적으로는 자기 정합 컨택트 프로세스를 이용한 메모리 디바이스와 살리사이드 프로세스를 이용한 논리 디바이스를, 동일한 반도체 기판 상에 배치한 반도체 장치(이하, 「혼재 디바이스」라고 기재한다.)의 제조 방법에 관한 것이다.
최근, 반도체 디바이스는 미세화 및 고집적화가 요구되고 있다. 예를 들면, DRAM(Dynamic Random Access Memory) 등의 메모리 디바이스의 경우, 1칩 내에 1기가비트의 정보를 기억시킬 수 있는 디바이스가 개발되고 있다.
한편, 반도체 디바이스는 멀티미디어의 발달에 의해, 보다 복잡한 기능을 가지면서도 소형화 및 경량화가 요구되고 있다. 따라서, 상기한 모든 요구를 만족시키기 위해서는, 여러가지 디바이스의 1칩화가 최근의 반도체 디바이스에는 요구되고 있다. 그 대표적인 예는 메모리 디바이스와 논리 디바이스를 동일한 반도체 기판 상에 형성함으로써 1칩화하는 것이다.
종래, DRAM 등의 메모리 디바이스에 있어서는, 많은 초미세화 패턴 형성 기술이 개발되고 있다. 이 기술 중 하나로서 자기 정합 컨택트(Self Alignment Contact : 이하, 「SAC」라고 기재한다. )법이 채용되고 있다. 통상, 컨택트홀의 형성 공정에서는 마스크의 중첩 오차를 상정하여 설계하고 있다. 예를 들면, 게이트 전극의 마스크의 개구 패턴과 소스/드레인 영역에 이르는 컨택트홀의 마스크의 개구 패턴과는 중첩 오차를 고려한 중첩 여유를 포함하여 설계되고 있다. 그러나, SAC법은 이 마스크의 개구 패턴의 중첩 여유를 고려하는 것을 필요로 하지 않기 때문에 메모리 디바이스를 형성하는 기술로서 중요한 기술이다.
이하, 도 58a ∼ 도 66a와 도 58b ∼ 도 66b를 참조하여 종래의 DRAM 디바이스의 SAC 프로세스에 대하여 설명한다.
도 58a ∼ 도 66a에서는 메모리셀 영역이 나타나며, 도 58b ∼ 도 66b에서는 메모리 셀 영역 외의 주변 회로 영역 등이 나타내고 있다. 종래의 DRAM 디바이스의 SAC 프로세스에서는 우선, 도 58a 및 도 58b에 도시한 바와 같이, 반도체 기판 내의 웰 영역(101a, 101b)에는 트렌치 분리에 의해서 분리 산화막(102)이 형성된다. 다음에, 분리 산화막(102)에 의해서 분리 형성된 소자 형성 영역에는, 열산화법 등을 이용함으로써 게이트 절연막(103)이 형성되고 있다. 다음에, 게이트 전극(104) 및 실리콘 질화막으로 이루어지는 절연막(105)이 동일 마스크를 이용하여 패턴 형성된다. 다음에, p 웰 영역(101a)에는 이온 주입법 등을 이용하여 n형 불순물이 주입됨으로써, 소스/드레인 영역(106a)이 형성된다. 또한, n 웰 영역(101b)에는 p형 불순물이 주입됨으로써 소스/드레인 영역(106b)가 형성된다.
다음에, 도 59a 및 도 59b에 도시한 바와 같이 반도체 기판의 주표면을 덮도록 실리콘 산화막(107)과 실리콘 질화막(108)이 순차 형성된다. 실리콘 산화막(107)의 형성 방법은 CVD법 또는 산화 처리 중 어느 쪽이든 상관없다.
다음에, 도 60a 및 도 60b에 도시한 바와 같이, 레지스트막이 실리콘 질화막(108) 상에 형성된다. 그 후, 메모리셀 영역 이외의 n형 트랜지스터 영역을 개구하기 위한 사진 제판이 레지스트막에 실시된다. 다음에, 메모리셀 영역 이외의 n형 트랜지스터 영역의 레지스트막이 에칭된다. 그에 따라, 메모리셀 영역의 n형 트랜지스터 및 메모리셀 영역 이외의 p형 트랜지스트 영역에 레지스트막(109)이 형성된다. 다음에, 레지스트막(109)을 마스크로 하여, 실리콘 질화막(107), 실리콘 산화막(108) 및 게이트 절연막(103)이 이방성 에칭된다. 그에 따라, 트랜지스터의 측벽 질화막(108a)이 형성된다. 다음에, 절연막(105) 및 측벽 질화막(108a)을 마스크로 하여, n형 불순물이 메모리셀 영역의 n형 트랜지스터 영역에 더욱 주입됨으로써 소스/드레인 영역(106a)은 LDD(Lightly Doped Drain) 구조가 된다.
다음에, 반도체 기판 전면을 덮도록, 레지스트막이 형성된다. 그 후, 메모리셀 영역 이외의 p형 트랜지스터 영역을 개구하는 사진 제판이 실시된다. 다음에, 메모리셀 영역 이외의 p형 트랜지스터 영역의 레지스트막이 에칭된다. 그에 따라, 레지스트막(110)이 형성된다. 다음에, 레지스트막(110)을 마스크로 하여 실리콘 질화막(108)이 이방성 에칭됨으로써 측벽 질화막(108b)이 형성된다. 다음에, p형 트랜지스터 영역에서 절연막(105) 및 측벽 질화막(108b)을 마스크로 하여, n형 트랜지스터 영역에 p형 불순물이 더욱 주입됨으로써 소스/드레인 영역(106b)은 LDD 구조가 된다. 그 결과, 도 61a 및 도 61b에 도시한 바와 같은 구조가 얻어진다. 여기서, 웰 영역의 도전형 및 주입하는 불순물의 도전형은 상기한 도전형에 한정되지 않고 서로 반대의 도전형이 이용되어도 좋다. 다음에, 레지스트막(110)이 제거된다.
다음에, 도 62a 및 도 62b에 도시한 바와 같이 붕소 및 인을 포함하는 실리콘 산화막 즉 BPSG(Boro Phospho Silicate Grass)막(111)이 반도체 기판의 표면 전체를 덮도록 피착된다. 그 후, BPSG막(111)의 표면에 열처리 또는 CMP(Chemical Mechanical Polishing) 등의 평탄화 처리가 이루어진다. 다음에, BPSG막(111) 상에 실리콘 산화막(112)이 피착된다.
계속해서, 레지스트막이 실리콘 산화막(112) 상에 형성된다. 다음에, 도 63a 및 도 63b에 도시한 바와 같이, 메모리셀 영역 내 게이트 전극끼리 간에 자기 정합 컨택트 개구부를 설치하기 위한 레지스트막(113)이 패턴 형성된다.
다음에, 도 64a 및 도 64b에 도시한 바와 같이 메모리셀 영역에서 레지스트막(113)을 마스크로 하고 또한 실리콘 질화막(108)을 에칭 스토퍼로서 실리콘 산화막(112) 및 BPSG막(111)이 이방성 에칭된다. 그 후, 도 65a 및 도 65b에 도시한 바와 같이 레지스트막(113)이 제거된다.
다음에, 도 66a 및 도 66b에 도시한 바와 같이, 실리콘 산화막(112) 및 BPSG막(111)을 마스크로 하여, 실리콘 질화막(108) 및 실리콘 산화막(107)이 순차 이방성 에칭된다. 이에 따라, 자기 정합 컨택트홀(114)이 형성된다. 자기 정합 컨택트홀(114)에 비트선 등이 되는 배선층을 형성하기 위한 도전성의 물질(도시하지 않음)이 매립된다. 그에 따라, 반도체 기판에 형성된 소스/드레인 영역(106a)과 다른 도전층이 전기적으로 접속된다.
한편, 논리 디바이스 형성 영역에서는 소스/드레인 영역의 기생 저항 및 게이트 전극의 배선 저항을 동시에 저감하기 위해서, 소스/드레인 영역 및 게이트 전극의 표면에 선택적이며 또한 자기 정합적으로 고융점 금속 실리사이드막을 형성하는 살리사이드(Salicide : Self-aligned Silicide)라는 기술이 이용된다. 이하, 도 67 ∼ 도 72를 참조하여 살리사이드 프로세스에 대하여 설명한다.
우선, 도 67에 도시하는 구조에 이르기까지의 제조 방법은 도 58b ∼ 도 61b에 도시한 메모리셀 영역 이외의 영역의 제조 방법과 마찬가지로 행해진다.
다음에, 도 68에 도시한 바와 같이 살리사이드 보호막으로 이루어지는 실리콘 산화막(115)이 반도체 기판 전면을 덮도록 피착된다. 그 후, 레지스트막이 반도체 기판의 전면을 덮도록 형성된다. 다음에, 실리콘 산화막(115)을 남기는 부분에만 레지스트막을 남기도록 사진 제판 처리가 실시된다. 그 후, 실리콘 산화막(115)을 남기는 부분 이외의 레지스트막이 에칭됨으로써, 도 69에 도시한 바와 같이 레지스트막(116)이 형성된다. 다음에, 레지스트막(116)을 마스크로 하여 실리콘 산화막(115)이 이방성 에칭된다. 다음에, 레지스트막(116)이 제거된다. 그 결과, 도 70에 도시한 바와 같은 구조가 얻어진다. 계속해서, 도 71에 도시한 바와 같이 노출하고 있는 반도체 기판의 활성 영역 상에 예를 들면, 코발트 실리사이드막 또는 티탄 실리사이드막 등의 고융점 금속 실리사이드막(117)이 형성된다. 다음에, 반도체 기판 전면을 덮도록 BPSG막(118)이 피착된다. 그 후, BPSG막(118)에 열처리 또는 CMP 등의 평탄화 처리가 실시된다. 다음에, BPSG막(118) 상에 실리콘 산화막(119)이 피착된다. 그 결과, 도 72에 도시한 바와 같은 구조가 얻어진다.
종래, SAC법에 의해서 형성되는 메모리 디바이스와 살리사이드 프로세스에 의해서 형성되는 논리 디바이스를 동일한 반도체 기판 상에 배치한 반도체 장치를 제조할 때, 이하와 같은 문제점이 생기고 있었다. 도 73a ∼ 도 81a 및 도 73b ∼ 도 81b를 참조하여, 혼재 디바이스의 프로세스 상의 문제점이 설명된다. 도 73a ∼ 도 81a에는 메모리 디바이스 형성 영역이 나타나고, 도 73b ∼ 도 81b에는 논리 디바이스 형성 영역이 나타나고 있다.
우선, 도 73a 및 도 73b에 도시하는 구조에 이르기까지의 제조 방법은 도 58a ∼ 도 61a 및 도 58b ∼ 도 61b를 이용하여 나타낸 메모리 디바이스의 제조 방법과 마찬가지의 공정에 의해 행해진다. 다음에, 도 74a 및 도 74b에 도시한 바와 같이, 논리 디바이스의 살리사이드 보호막이 되는 실리콘 산화막(120)이 반도체 기판 전면이 덮도록 형성된다. 다음에, 레지스트막(121)이 반도체 기판의 전면을 덮도록 형성된다. 그 후, 논리 디바이스 형성 영역의 실리콘 산화막(120)을 남기는 부분의 레지스트막에 사진 제판이 실시된다. 다음에, 레지스트막이 에칭됨으로써, 레지스트막(121)이 형성된다. 그 결과, 도 75a 및 도 75b에 도시한 바와 같은 구조가 얻어진다.
다음에, 레지스트막(121)을 마스크로 하여, 실리콘 산화막(120)이 이방성 에칭된다. 그 후, 레지스트막(121)이 제거된다. 그 결과, 도 76a 및 도 76b에 도시한 바와 같은 구조가 얻어진다. 이 상태에서, 메모리 디바이스 형성 영역에는, 실리콘 질화막(108)이 형성하는 오목부의 내벽부에 실리콘 산화막(120)이 측벽 산화막으로서 잔존한다. 또한, 실리콘 산화막(120)이 오버 에칭됨으로써, 실리콘 질화막(105) 상의 실리콘 질화막(108)의 막두께가 얇아지고 있다.
다음에, 도 77a 및 도 77b에 도시한 바와 같이, 논리 디바이스 형성 영역에서의 반도체 기판이 노출되어 있는 활성 영역에, 고융점 금속 실리사이드막(122)이 형성된다. 그 후, BPSG막(123)이 반도체 기판의 전면을 덮도록 피착된다. 다음에, BPSG막(123)의 열처리 또는 CMP 등의 평탄화 처리가 실시된다. 그 후, BPSG막(123) 상에 실리콘 산화막(124)이 피착된다. 그 결과, 도 78a 및 도 78b에 도시한 바와 같은 구조가 얻어진다. 이 때, 메모리 디바이스 형성 영역에서는 실리콘 질화막(108)이 형성하는 오목부의 내벽에 실리콘 산화막(120)이 잔존하고 있슴으로써, 실리콘 질화막(108)이 형성하는 오목부의 내벽끼리의 간격이 좁아진다. 그 때문에, 실리콘 질화막(108)이 형성하는 오목부의 어스펙트비가 커진다. 그 결과, 실리콘 질화막(108)이 형성하는 오목부에는 BPSG막(123)이 완전하게는 충전되지는 않는다. 그에 따라, 실리콘 질화막(108)이 형성하는 오목부 간의 BPSG막(123)에는 공동(125)이 형성되게 된다.
다음에, 도 79a 및 도 79b에 도시한 바와 같이, 레지스트막이 반도체 기판의 전면을 덮도록 형성된다. 그 후, 메모리 디바이스 형성 영역 내의 자기 정합 컨택트 개구부의 패터닝을 행하기 위한 레지스트막의 사진 제판이 행해진다. 다음에, 자기 정합 컨택트 개구부의 레지스트막이 에칭에 의해 제거됨으로써, 레지스트막(126)이 패턴 형성된다. 그 후, 도 80a 및 도 80b에 도시한 바와 같이, 실리콘 산화막(124) 및 BPSG막(123)이 순차 이방성 에칭된다. 다음에, 레지스트막(126)이 제거된다. 그 후, 실리콘 산화막(124) 및 BPSG막(123)을 마스크로 하여 실리콘 질화막(108) 및 실리콘 산화막(107)이 이방성 에칭된다. 그에 따라, 자기 정합 컨택트 개구부(127)가 형성된다. 그 결과, 도 81a 및 도 81b에 도시한 바와 같은 구조가 얻어진다.
이상과 같이, 종래의 혼재 디바이스에서는 메모리 디바이스 형성 영역에서 자기 정합 컨택트 개구부(127)의 실리콘 질화막(108)이 형성하는 오목부의 내벽에 살리사이드 보호막으로서 형성된 실리콘 산화막(120)이 잔존하고 있다. 통상, 실리콘 산화막은 붕소 또는 인 등의 불순물을 포함하고 있지 않기 때문에 에칭되기 어렵다. 또한, 실리콘 질화막(108)이 형성하는 오목부의 내벽 근방은 본래 드라이 에칭되기 어려운 부분이다. 그 때문에, 실리콘 산화막(120)은 에칭되지 않고 잔존하게 된다. 이에 따라, 자기 정합 컨택트 개구부(127)의 어스펙트비가 커진다. 그 때문에, 자기 정합 개구부(127)에 정확하게 도전성의 물질(도시하지 않음)을 매립할 수 없다. 그 결과, 자기 정합 컨택트 개구부(127)에 형성되는 배선층(도시하지 않음)과 소스/드레인(106a)을 전기적으로 양호하게 접속할 수 없다고 하는 문제가 생긴다.
또한, 메모리 디바이스 형성 영역에서는 실리콘 산화막(120)이 잔존하고 있슴으로써, 실리콘 질화막(108)이 형성하는 오목부의 내벽의 간격이 좁아진다. 그 때문에, 실리콘 질화막(108)이 형성하는 오목부의 어스펙트비가 커짐으로써, 상기한 바와 같이, 실리콘 질화막(108)이 형성하는 오목부에 형성되는 BPSG막(123)에 공동(125)이 형성된다. 이 공동(125)에 의해, 트랜지스터끼리 간의 절연을 확실하게 할 수 없기 때문에, 반도체 디바이스의 신뢰성을 저하시킨다고 하는 문제가 생기고 있다.
또한, 혼재 디바이스에서는 메모리 디바이스 형성 영역에서 실리콘 산화막(120)이 에칭될 때의 오버 에칭에 의해, 실리콘 질화막(108)의 막두께가 얇아지는 현상 또한 경우에 따라서는 실리콘 질화막(108)이 제거되게 되는 현상이 생기는 경우가 있다. 그것에 따라, 게이트 전극(104)의 상면이 노출하여 버리는 경우가 있다. 게이트 전극(104)이 노출하면, 자기 정합 컨택트 개구부(127)에 형성되는 배선층과 게이트 전극(104)이 단락하게 된다고 하는 문제가 생긴다.
따라서, 혼재 디바이스에서는 각 디바이스의 성능을 유지하면서, 각 디바이스에 있어서 사용하고 있던 프로세스를 최대한으로 활용하고 또한 프로세스를 복잡화하지 않고 제조하는 것이 중요한 포인트가 되고 있다.
본 발명의 하나의 목적은, 동일 반도체 기판 상에 다른 디바이스를 형성하는 혼재 디바이스에 있어서, 제조 공정을 복잡화하지 않고 디바이스를 형성하는 것이 가능한 반도체 장치의 제조 방법을 제공하는 것이다.
또한, 본 발명의 다른 하나의 목적은 동일 반도체 기판 상에 다른 디바이스를 형성한 경우에서도 반도체 장치의 신뢰성을 저하시키지 않은 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 1의 국면에서의 반도체 장치의 제조 방법은 메모리 디바이스 형성 영역과 논리 디바이스 형성 영역을 반도체 기판 상에 갖는 반도체 장치의 제조 방법으로써, 메모리 디바이스 형성 영역의 반도체 기판 상에 제1 및 제2 게이트 전극을 형성함과 함께, 논리 디바이스 형성 영역의 반도체 기판 상에 제3 게이트 전극을 형성하는 공정과, 제1 및 제2 게이트 전극각각의 양측의 반도체 기판 중에 제1 소스/드레인 영역을 형성함과 함께, 제3 게이트 전극의 양측의 반도체 기판 중에 제2 소스/드레인 영역을 형성하는 공정과, 제1, 제2 및 제3 게이트 전극 각각을 덮도록 반도체 기판 전면에 제1 절연막을 형성하는 공정과, 논리 디바이스 형성 영역 상에 형성된 제1 절연막을 이방성 에칭함으로써, 메모리 디바이스 형성 영역에 제1 및 제2 게이트 전극을 덮는 제1 보호 절연막을 남김과 함께, 제3 게이트 전극의 측벽에 측벽 절연막을 형성하는 공정과, 제1, 제2 및 제3 게이트 전극, 제1 보호 절연막 및 측벽 절연막을 포함하는 반도체 기판 전면을 덮도록, 제2 절연막을 형성하는 공정과, 메모리 디바이스 영역의 제2 절연막을 선택적으로 웨트 에칭함으로써, 논리 디바이스 형성 영역에 살리사이드 보호막을 형성하는 공정과, 논리 디바이스 형성 영역의 반도체 기판이 노출하고 있는 제2 소스/드레인 영역 상에 고융점 금속 실리사이드막을 형성하는 공정과, 반도체 기판 전면을 덮도록, 층간 절연막을 형성하는 공정과, 메모리 디바이스 형성 영역의 층간 절연막 및 제1 보호 절연막을 에칭함으로써, 반도체 기판의 제1 소스/드레인 영역에 달하는 컨택트홀을, 제1 게이트 전극 및 제2 게이트 전극의 상면 및 측벽에 제2 보호 절연막을 남기도록 자기 정합적으로 형성하는 공정을 구비하고 있다.
본 발명의 1의 국면에서의 반도체 장치의 제조 방법에 따르면, 제2 절연막을 에칭하는 공정에서, 웨트 등방성 에칭에 의해 제2 절연막의 에칭을 행한다. 그 때문에, 메모리 디바이스 형성 영역 내의 제2 절연막이 완전하게 제거된다. 그 결과, 제2 절연막이 제1 및 제2 게이트 전극 간에서 제1 절연막이 형성하는 오목부의 내벽부에 잔존하지 않는다. 이에 따라, 제1 소스/드레인 영역에 이르는 자기 정합 컨택트 개구부의 어스펙트비가 작어진다. 그 때문에, 제1 소스/드레인 영역에 이르는 자기 정합 컨택트 개구부를 매립하도록, 제1 소스/드레인 영역에 전기적으로 접속되는 배선층이 형성되는 경우에, 배선층의 매립 상태가 양호해진다. 따라서, 제1 소스/드레인 영역에 이르는 자기 정합 컨택트 개구부에 매립되는 배선층과 반도체 기판에 형성된 제1 소스/드레인 영역과의 전기적인 접속이 양호해진다. 그 결과, 반도체 장치의 신뢰성이 향상된다.
또한, 본 발명의 혼재 디바이스에 있어서는 제1 게이트 전극 및 제2 게이트 전극을 덮는 제1 절연막이 형성하는 오목부에 제2 절연막이 잔존하지 않는다. 그 때문에, 제1 절연막이 형성하는 오목부의 어스펙트비가 작아진다. 그 결과, 컨택트홀이 형성되지 않은 영역에서, 제1 게이트 전극과 제2 게이트 전극 간에서 제1 절연막이 형성하는 오목부에 형성되는 층간 절연막에 공동이 형성되는 것이 방지된다. 따라서, 제1 및 제2 게이트 전극 간의 절연이 확실해지기 때문에, 반도체 디바이스의 신뢰성이 향상한다.
또한, 본 발명의 혼재 디바이스의 제조 방법에 있어서는 제2 절연막은 웨트 에칭을 이용하여 제거되기 때문에, 드라이 에칭을 이용하여 제2 절연막이 제거되었을 때와 같은 제1 절연막의 오버 에칭이 생기지 않는다. 그에 따라, 제1 게이트 전극 상의 제2 절연막의 막두께가 감소하는 것과 같은 현상 및 제2 절연막이 완전하게 제거되는 것과 같은 현상이 생기지 않는다. 그 때문에, 제1 게이트 전극이 노출하는 것에 기인하여 생기는 제1 게이트 전극과 제1 소스/드레인 영역에 접속되는 배선과의 단락이 방지된다. 그 결과 반도체 디바이스의 신뢰성이 향상한다.
또한, 본 발명의 반도체 장치의 제조 방법은 제1 절연막이 실리콘 질화막이어도 된다.
또한, 본 발명의 반도체 장치의 제조 방법은 제2 절연막이 실리콘 산화막이어도 된다.
또한, 본 발명의 1의 국면에서의 반도체 장치의 제조 방법은 보다 바람직하게는 층간 절연막이 불순물을 포함하는 절연막으로 이루어지며, 고융점 금속 실리사이드막을 형성하는 공정 후, 층간 절연막을 형성하는 공정 전에 고융점 금속 실리사이드막 상에 불순물을 포함하지 않은 절연막을 형성하는 공정을 더 구비하고, 층간 절연막을 형성하는 공정 후에, 층간 절연막을 열처리하는 공정을 더 구비하고 있다.
이러한 제조 방법을 이용하면, 고융점 금속 실리사이드막과 불순물을 포함하는 막 간에 얇은 불순물을 포함하지 않은 막을 피착할 수 있다. 그 때문에, 열처리를 행한 경우에서도 불순물의 반도체 기판 중으로의 확산을 억제할 수 있기 때문에 트랜지스터로의 악영향을 경감할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법은 불순물이 붕소 또는 인 중 적어도 한쪽을 포함하고 있어도 좋다.
또한, 본 발명의 반도체 장치의 제조 방법은 불순물을 포함하지 않은 절연막이 300Å 이하의 실리콘 산화막이어도 좋다.
또한, 본 발명의 1의 국면에서의 반도체 장치의 제조 방법은 더 바람직하게는 불순물을 포함하지 않은 절연막이 300Å 이하의 실리콘 질화막이다.
이러한 제조 방법을 이용하면 얇은 실리콘 질화막이 반도체 기판 및 고융점 금속 실리사이드막의 산화를 억제하기 때문에, 산화 분위기 중에서의 열처리에 의한 평탄화를 행할 수 있다. 그 결과, 산화되지 않은 분위기에서의 열처리에 의한 평탄화보다도 양호한 평탄화를 할 수 있다고 하는 효과가 얻어진다.
또한, 본 발명의 다른 국면에서의 반도체 장치의 제조 방법은 메모리 디바이스 형성 영역과 논리 디바이스 형성 영역을 반도체 기판 상에 갖는 반도체 장치의 제조 방법으로써, 메모리 디바이스 형성 영역 제1 및 제2 게이트 전극을 형성함과 함께, 논리 디바이스 형성 영역의 반도체 기판 상에 제3 게이트 전극을 형성하는 공정과, 제1 및 제2 게이트 전극 각각의 양측의 반도체 기판 중에 제1 소스/드레인 영역을 형성함과 함께, 제3 게이트 전극의 양측에 제2 소스/드레인 영역을 형성하는 공정과, 제1, 제2 및 제3 게이트 전극 각각을 덮도록, 반도체 기판 전면에 제1 절연막을 형성하는 공정과, 제1 절연막 상에 불순물을 포함하는 절연막을 형성하는 공정과, 논리 디바이스 형성 영역 상에 형성된 불순물을 포함하는 절연막을 제거하는 공정과, 논리 디바이스 형성 영역 상의 제1 절연막을 이방성 에칭함으로써, 메모리셀 형성 영역 상에 제1 보호 절연막을 남김과 함께, 제3 게이트 전극의 측벽에 측벽 절연막을 형성하는 공정과, 반도체 기판 전면을 덮도록 제2 절연막 형성하는 공정과, 제2 절연막을 에칭함으로써, 논리 디바이스 형성 영역에 살리사이드 보호막을 형성하는 공정과, 논리 디바이스 형성 영역의 반도체 기판이 노출하고 있는 제2 소스/드레인 영역 상에 고융점 금속 실리사이드막을 형성하는 공정과, 반도체 기판 상에 층간 절연막을 형성하는 공정과, 메모리 디바이스 형성 영역의 층간 절연막 및 불순물을 포함하는 절연막에 반도체 기판의 제1 소스/드레인 영역에 도달하는 컨택트홀을, 제1 게이트 전극 및 제2 게이트 전극의 상면 및 측벽에 제2 보호 절연막을 남기도록 자기 정합적으로 형성하는 공정과, 불순물을 포함하는 절연막을 형성하는 공정 또는 층간 절연막을 형성하는 공정 중 어느 한쪽 후에 실리콘 산화막 또는 층간 절연막의 표면을 열처리하는 공정을 구비하고 있다.
본 발명의 다른 국면에서의 반도체 장치의 제조 방법에 따르면, 제1 및 제2 게이트 전극을 덮는 제1 절연막 상에는 불순물을 포함하는 절연막이 형성되어 있다. 그 때문에, 불순물을 포함하는 막은 에칭되기 쉽기 때문에, 제1 절연막이 형성하는 오목부의 내벽에 형성된 제2 절연막은 에칭 잔사가 생기지 않고 완전하게 에칭된다. 따라서, 본 발명의 1의 국면의 반도체의 제조 방법과 거의 마찬가지로, 제1 게이트 전극 및 제2 게이트 전극의 상면 및 측벽에 제2 보호 절연막을 남기도록 자기 정합적으로 형성되는 컨택트홀이 양호하게 형성된다. 그 때문에, 컨택트홀을 매립하도록 반도체 기판 상의 제1 소스/드레인 영역에 전기적으로 접속되는 배선층이 형성되는 경우에 배선층의 매립 상태가 양호해짐으로써, 반도체 장치의 신뢰성이 향상한다고 하는 효과를 얻을 수 있다.
또한, 산화 분위기 중에서 행해지는 불순물을 포함하는 막의 열처리에 의한 평탄화는 트랜지스터의 측벽 절연막을 형성하기 위한 제1 절연막을 반도체 기판의 산화 방지막으로서 이용하여 행해지기 때문에, 상기한 반도체 장치의 제조 방법보다도 제1 절연막의 피착 횟수를 줄일 수 있기 때문에, 공정수가 삭감된다.
또한, 제1 절연막 상에 불순물을 포함하는 막을 피착함으로써 불순물의 반도체 기판 중으로의 확산이 억제되기 때문에, 트랜지스터로의 악영향을 경감할 수 있다.
또한, 본 발명의 다른 국면에서의 반도체 장치의 제조 방법은 제1 절연막이 실리콘 질화막이어도 된다.
또한, 본 발명의 다른 국면에서의 반도체 장치의 제조 방법은 제2 절연막이 실리콘 산화막이어도 된다.
또한, 본 발명의 다른 국면에서의 반도체 장치의 제조 방법은 불순물이 붕소 또는 인중 적어도 한쪽을 포함하고 있어도 된다.
또한, 본 발명의 다른 국면에서의 반도체 장치의 제조 방법은 바람직하게는 실리콘 산화막을 에칭함으로써, 메모리 디바이스 형성 영역에 형성된 실리콘 산화막이 전부 제거된다.
이러한 제조 방법에 따르면, 살리사이드 보호막인 제2 절연막을 형성할 때, 메모리 디바이스 형성 영역의 제2 절연막은 완전하게 제거되고 있다. 따라서, 상기 본 발명의 다른 국면의 반도체 장치의 제조 방법과 마찬가지의 효과가 있슴과 함께, 메모리 디바이스 형성 영역의 실리콘 산화막은 제거되어 있기 때문에, 층간 절연막을 관통하여 제1 소스/드레인 영역에 이르는 컨택트홀의 높이가 낮아짐으로써 더욱 에칭 마진을 크게 할 수 있다. 여기서, 에칭 마진이란 실제의 사이즈에 대한 여유이다. 즉, 컨택트홀에서는 개구경이 확대되어 형성된 경우 또는 컨택트홀의 개구 위치가 어긋나 형성된 경우에서도 컨택트를 취하고자 하는 부분에 양호하게 접속할 수 있도록 미리 설계에 의해 설정된 오차에 대한 여유이다.
또한, 본 발명의 또 다른 국면에서의 반도체 장치의 제조 방법은 메모리 디바이스 형성 영역과 논리 디바이스 형성 영역을 반도체 기판 상에 갖는 반도체 장치의 제조 방법으로써, 메모리 디바이스 형성 영역에 제1 및 제2 게이트 전극을 형성함과 함께, 논리 디바이스 형성 영역의 반도체 기판 상에 제3 게이트 전극을 형성하는 공정과, 제1 및 제2 게이트 전극 각각의 양측의 반도체 기판 중에 제1 소스/드레인 영역을 형성함과 함께, 제3 게이트 전극의 양측의 반도체 기판 중에 제3 소스/드레인 영역을 형성하는 공정과, 제1, 제2 및 제3 게이트 전극 각각을 덮도록 반도체 기판 전면에 제1 절연막을 형성하는 공정과, 논리 디바이스 형성 영역 상에 형성된 제1 절연막을 이방성 에칭함으로써, 메모리 디바이스 형성 영역에 제1 보호 절연막을 남김과 함께, 제3 게이트 전극의 측벽에 측벽 절연막을 형성하는 공정과, 반도체 기판 전면에 불순물을 포함하는 절연막을 형성하는 공정과, 불순물을 포함하는 절연막을 에칭함으로써, 논리 디바이스 형성 영역에 살리사이드 보호막을 형성하는 공정과, 논리 디바이스 형성 영역의 반도체 기판이 노출하고 있는 제2 소스/드레인 영역 상에 고융점 금속 실리사이드막을 형성하는 공정과, 반도체 기판 상에 층간 절연막을 형성하는 공정과, 메모리 디바이스 형성 영역의 층간 절연막 및 불순물을 포함하는 절연막에 반도체 기판의 제1 소스/드레인 영역에 달하는 컨택트홀을 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 상면 및 측벽에 제2 보호 절연막을 남기도록 자기 정합적으로 형성하는 공정을 구비하고 있다.
이러한 제조 방법에 따르면, 메모리 디바이스 형성 영역의 제1 및 제2 게이트 전극끼리 간은 불순물을 포함하는 막으로 매립되어 있다. 따라서, 제1 및 제2 게이트 전극을 덮는 제1 절연막이 형성하는 오목부의 내벽에 제2 절연막이 잔존하지 않는다. 그 때문에, 상기 다른 국면의 반도체 장치의 제조 방법과 마찬가지로, 제1 게이트 전극 및 제2 게이트 전극의 상면 및 측벽에 제2 보호 절연막을 남기도록 자기 정합적으로 형성되는 컨택트홀이 양호하게 형성된다. 그 때문에, 컨택트홀을 매립하도록 반도체 기판 상의 제1 소스/드레인 영역에 전기적으로 접속되는 배선층이 형성되는 경우에, 배선층의 매립 상태가 양호해진다. 그 결과, 반도체 장치의 신뢰성이 향상한다고 하는 효과를 얻을 수 있다.
또한, 본 발명의 또 다른 국면에서의 반도체 장치의 제조 방법은 제2 절연막이 실리콘 산화막이어도 된다.
또한, 본 발명의 또 다른 국면에서의 반도체 장치의 제조 방법은 불순물이 붕소 또는 인 중 적어도 한쪽을 포함해도 된다.
또한, 본 발명의 또 다른 국면에서의 반도체 장치의 제조 방법은 반도체 기판 전면에 불순물을 포함하는 절연막을 형성하는 공정 전에 반도체 기판 전면에 불순물을 포함하지 않은 절연막을 형성하는 공정을 더 구비하고, 불순물을 포함하는 절연막을 열처리하는 공정을 더 구비하고 있다.
이러한 제조 방법에 따르면, 실리콘 산화막을 피착함으로써, 불순물의 반도체 기판 중으로의 확산이 억제되기 때문에, 트랜지스터로의 악영향이 경감된다.
또한, 본 발명의 또 다른 국면에서의 반도체 장치의 제조 방법은 불순물을 포함하지 않은 절연막이 300Å 이하의 실리콘 산화막이어도 된다.
또한, 본 발명의 또 다른 국면에서의 반도체 장치의 제조 방법은, 불순물을 포함하지 않은 절연막이 300Å 이하의 실리콘 질화막이다.
이러한 제조 방법에 따르면, 실리콘 질화막이 반도체 기판의 산화를 억제하기 때문에, 산화 분위기 중에서의 열처리에 의한 평탄화를 행할 수 있다. 그 결과, 산화되지 않은 분위기 중에서의 열처리에 의한 평탄화보다도 양호한 평탄화를 행할 수 있다.
도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b는 본 발명의 실시예 1에서의 반도체 장치의 제조 방법을 설명하기 위한 단면 구조도.
도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b는 본 발명의 실시예 2에서의 반도체 장치의 제조 방법을 설명하기 위한 단면 구조도.
도 17a, 도 17b, 도 18a, 도 18b는 본 발명의 실시예 3에서의 반도체 장치의 제조 방법을 설명하기 위한 단면 구조도.
도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 22a, 도 22b, 도 23a, 도 23b, 도 24a, 도 24b, 도 25a, 도 25b, 도 26a, 도 26b, 도 27a, 도 27b, 도 28a, 도 28b, 도 29a, 도 29b, 도 30a, 도 30b, 도 31a, 도 31b, 도 32a, 도 32b, 도 33a, 도 33b는 본 발명의 실시예 4에서의 반도체 장치의 제조 방법을 설명하기 위한 단면 구조도.
도 34a, 도 34b, 도 35a, 도 35b, 도 36a, 도 36b, 도 37a, 도 37b, 도 38a, 도 38b, 도 39a, 도 39b, 도 40a, 도 40b, 도 41a, 도 41b는 본 발명의 실시예 5에서의 반도체 장치의 제조 방법을 설명하기 위한 단면 구조도.
도 42a, 도 42b, 도 43a, 도 43b, 도 44a, 도 44b, 도 45a, 도 45b, 도 46a, 도 46b, 도 47a, 도 47b, 도 48a, 도 48b, 도 49a, 도 49b는 본 발명의 실시예 6에서의 반도체 장치의 제조 방법을 설명하기 위한 단면 구조도.
도 50a, 도 50b, 도 51a, 도 51b, 도 52a, 도 52b, 도 53a, 도 53b, 도 54a, 도 54b, 도 55a, 도 55b, 도 56a, 도 56b, 도 57a, 도 57b는 본 발명은 실시예 7에서의 반도체 장치의 제조 방법을 설명하기 위한 단면 구조도.
도 58a, 도 58b, 도 59a, 도 59b, 도 60a, 도 60b, 도 61a, 도 61b, 도 62a, 도 62b, 도 63a, 도 63b, 도 64a, 도 64b, 도 65a, 도 65b, 도 66a, 도 66b는 종래의 메모리 디바이스의 SAC 프로세스를 설명하기 위한 단면 구조도.
도 67, 도 68, 도 69, 도 70, 도 71, 도 72는 종래의 논리 디바이스의 살리사이드 보호막을 형성하는 프로세스를 설명하기 위한 단면 구조도.
도 73a, 도 73b, 도 74a, 도 74b, 도 75a, 도 75b, 도 76a, 도 76b, 도 77a, 도 77b, 도 78a, 도 78b, 도 79a, 도 79b, 도 80a, 도 80b, 도 81a, 도 81b는 종래의 혼재 디바이스를 형성하는 프로세스에서의 문제점을 설명하기 위한 단면 구조도.
〈도면의 주요 부분에 대한 부호의 설명〉
3 : 게이트 절연막
4 : 게이트 전극
6a : 소스/드레인 영역
8 : 실리콘 질화막
9 : 실리콘 산화막
10 : 레지스트막
11 : 실리사이드막
12 : BPSG막
105 : 자기 정합 컨택트 개구부
이하, 본 발명의 실시예를 도면에 기초하여 설명한다. 실시예를 설명하는 단면 모식도에 있어서, 도 1a ∼ 도 47a에는 메모리 디바이스 형성 영역이 나타나고 도 1b ∼ 도 47b에는 논리 디바이스 형성 영역이 나타나고 있다.
＜실시예 1＞
이하, 도 1a ∼ 도 9a 및 도 1b ∼ 도 9b를 참조하여, 실시예 1에서의 혼재 디바이스의 제조 방법에 대하여 설명한다.
도 1a 및 도 1b의 구조에 이르기까지의 제조 방법은 종래 기술의 도 58a ∼ 도 61a 및 도 58b ∼ 도 61b에 도시한 메모리 디바이스의 제조 방법과 동일하다. 다음에, 도 2a 및 도 2b에 도시한 바와 같이, 살리사이드 보호막이 되는 실리콘 산화막(9)이 반도체 기판 전면에 형성된다. 계속해서, 반도체 기판 전면을 덮도록, 레지스트막이 형성된다. 그 후, 논리 디바이스 형성 영역의 실리콘 산화막(9)을 남기는 부분을 덮도록, 레지스트막에 사진 제판이 실시된다. 다음에, 논리 디바이스 형성 영역의 실리콘 산화막(9)을 남기는 부분 이외의 레지스트막이 에칭된다. 그 결과, 도 3a 및 도 3b에 도시한 바와 같은 구조가 얻어진다. 다음에, 실리콘 산화막(9)이 웨트등방성 에칭된다. 이 처리에 의해, 레지스트막(10)에 덮어지고 있지 않은 실리콘 산화막(9)은 제거된다. 이 웨트 에칭에서는 메모리 디바이스 형성 영역 내의 실리콘 질화막(8)의 막두께는 감소하지 않고, 실리콘 산화막(9)만이 에칭된다. 이 후, 도 4a 및 도 4b에 도시한 바와 같이, 레지스트막(10)이 제거된다.
다음에, 도 5a 및 도 5b에 도시한 바와 같이, 논리 디바이스 형성 영역의 반도체 기판이 노출하고 있는 활성 영역 상에 고융점 금속 실리사이드막(11)이 형성된다. 이 고융점 금속 실리사이드막(11)은 예를 들면, 코발트 실리사이드막 또는 티탄 실리사이드막 등에 의해 형성되어 있다. 계속해서, 반도체 기판 전면을 덮도록, BPSG막(12)이 피착된다. 다음에, BPSG막(12)을 열처리 또는 CMP 처리함으로써, BPSG막(12)의 표면의 평탄화가 실시된다. 그 후, 도 6a 및 도 6b에 도시한 바와 같이, BPSG막(12) 상에 실리콘 산화막(13)이 피착된다. 다음에, 반도체 기판의 전면을 덮도록 레지스트막이 형성된다. 그 후, 메모리 디바이스 형성 영역 내의 자기 정합 컨택트 개구부의 패터닝을 행하기 위해서, 레지스트막의 사진 제판이 행해진다. 다음에, 레지스트막(14)의 에칭이 행해진다. 그 결과, 도 7a 및 도 7b에 도시한 바와 같은 구조가 얻어진다. 다음에, 도 8a 및 도 8b에 도시한 바와 같이, 실리콘 산화막(13) 및 BPSG막(12)이 순차 이방성 에칭된다. 그 후, 레지스트막(14)이 제거된다. 다음에, 도 9a 및 도 9b에 도시한 바와 같이, 실리콘 산화막(13) 및 BPSG막(12)을 마스크로 하여 실리콘 질화막(8), 실리콘 산화막(7) 및 게이트 절연막(3)은 각각의 게이트 전극의 상면 및 측벽에 보호 절연막을 남기도록 자기 정합적으로 이방성 에칭된다. 이상에 의해, 소스/드레인 영역(6a)에 이르는 자기 정합 컨택트 개구부(105)가 형성된다. 이 자기 정합 컨택트 개구부(15)는 소스/드레인 영역과 비트선을 접속하기 위한 컨택트 플러그 또는 소스/드레인 영역과 캐패시터를 접속하기 위한 컨택트 플러그 등이 형성되는 홀로서 사용된다.
이 실시예 1의 혼재 디바이스의 제조 방법에 따르면, 도 3a, 도 3b, 도 4a 및 도 4b에 도시한 공정에서 웨트 등방성 에칭에 의해 실리콘 산화막(9)의 에칭이 행해진다. 그 때문에, 메모리 디바이스 형성 영역 내의 실리콘 산화막(9)이 완전히 제거된다. 그 결과, 실리콘 산화막(9)이 실리콘 질화막(8)이 형성하는 오목부의 내벽부에 잔존하지는 않는다. 이에 따라, 종래의 기술에서 나타낸 반도체 장치의 제조 방법에 비교하여, SAC 개구부의 어스펙트비가 작아진다. 그에 따라, SAC 개구부에 매립되는 배선층의 상태는 양호해진다. 그 때문에, SAC 개구부를 형성한 후에 형성되는 배선층과 반도체 기판 상의 소스/드레인 영역(6a)과의 전기적인 접속이 양호해진다. 그 결과, 반도체 기판의 신뢰성이 향상한다.
또한, 종래의 혼재 디바이스의 제조 방법에서는 실리콘 산화막(109)이 잔존하고 있슴으로써, 실리콘 질화막(108)이 형성하는 오목부의 내벽끼리의 간격이 좁아지며, 실리콘 질화막(108)이 게이트 전극 간에 형성하는 오목부의 어스펙트비가 커진다. 그에 의하여, 실리콘 질화막(108)이 형성하는 오목부에 형성되는 BPSG막(112)에 공동이 형성된다. 그 때문에, 트랜지스터끼리 간의 절연을 확실하게 할 수 없기 때문에, 반도체 디바이스의 신뢰성이 저하한다고 하는 문제가 생기고 있었다. 그러나, 이 실시예 1의 혼재 디바이스의 제조 방법에 의하면, 실리콘 산화막(9)이 실리콘 질화막(8)이 형성하는 오목부의 내벽에 잔존하지 않기 때문에, BPSG막(12)에 공동이 형성되지 않는다. 그 결과, 트랜지스터 간의 절연이 정확하게 이루어지기 때문에 반도체 장치의 신뢰성이 향상한다.
또한, 도 3a, 도 3b, 도 4a 및 도 4b에 도시하는 공정에서 실리콘 산화막(9)은 웨트 등방성 에칭된다. 이 웨트 에칭에서는 메모리 디바이스 형성 영역 내의 실리콘 질화막(8)의 막두께는 감소하지 않고 실리콘 산화막(9)만이 에칭된다. 그에 따라, 게이트 전극 상의 실리콘 질화막(8)의 막두께의 감소 또는 실리콘 질화막(8)의 제거가 억제되기 때문에, 게이트 전극(4)이 노출함으로써 게이트 전극(4)과 다른 배선층과의 단락이 방지된다. 그 결과, 반도체 디바이스의 신뢰성이 더 향상한다.
＜실시예 2＞
다음에, 도 10a ∼ 도 16a 및 도 10b ∼ 도 16b를 참조하여, 실시예 2의 혼재 디바이스의 제조 방법에 대하여 설명한다. 이 실시예 2에서는, 도 10a 및 도 10b에 도시하는 구조가 얻어지기까지의 제조 방법은, 실시예 1의 혼재 디바이스의 제조 방법 도 5a 및 도 5b에 도시하기까지의 공정과 마찬가지의 공정에 의해 행해진다. 그 후, 실시예 2의 제조 방법에서는, 도 11a 및 도 11b에 도시한 바와 같이 예를 들면 화학식 Si(OC2H5)로 나타내는 TEOS 산화막 등의 300Å 이하의 얇은 실리콘 산화막(16)이 반도체 기판의 전면을 덮도록 피착된다. 그 후, 실리콘 산화막(16) 상에 BPSG막(12)이 피착된다. 다음에, BPSG막(12)은 열처리 및 CMP 등의 평탄화 처리가 행해진다. 그 후, BPSG막(12) 상에 실리콘 산화막(13)이 피착된다. 그에 따라, 도 12a 및 도 12b에 도시한 바와 같은 구조가 얻어진다.
다음에, 반도체 기판 전면을 덮도록 레지스트막(14)이 형성된다. 그 후, 메모리 디바이스 형성 영역의 자기 정합 컨택트 개구부의 패터닝을 행하기 때문에 레지스트막의 사진 제판이 행해진다. 다음에, 자기 정합 컨택트 개구부의 레지스트막의 에칭이 행해진다. 그에 따라, 레지스트막(14)이 형성된다. 그 결과, 도 13a 및 도 13b에 도시한 바와 같은 구조가 얻어진다. 다음에, 도 14a 및 도 14b에 도시한 바와 같이, 실리콘 산화막(13), BPSG막(12) 및 얇은 실리콘 산화막(16)이 순차 이방성 에칭된다. 다음에, 도 15a 및 도 15b에 도시한 바와 같이 레지스트막(14)이 제거된다. 또한, 실리콘 산화막(13), BPSG막(12) 및 얇은 실리콘 산화막(16)을 마스크로 하여 실리콘 질화막(8), 실리콘 산화막(7) 및 게이트 절연막(3)이 게이트 전극의 상면 및 측벽에 보호 절연막을 남기도록 자기 정합적으로 이방성 에칭된다. 이상의 공정에 의해, 도 16a 및 도 16b에 도시한 바와 같이, 자기 정합 컨택트 개구부(15)가 형성된다.
실시예 2의 혼재 디바이스의 제조 방법에서는 실시예 1의 혼재 디바이스의 제조 방법과 마찬가지로, 살리사이드 보호막인 실리콘 산화막(9)을 웨트 등방성 에칭에 의해 형성하기 때문에, 실시예 1의 혼재 디바이스의 제조 방법에 의해 얻어지는 효과와 마찬가지의 효과를 얻을 수 있다.
또한, 실시예 1의 혼재 디바이스의 제조 방법에서는 논리 디바이스 형성 영역에서, 고융점 금속 실리사이드막(11) 상에 직접 BPSG막(12)이 피착되어 있기 때문에, 이후의 평탄화 처리에 열처리를 행한 경우에는 붕소 또는 인이 고융점 금속 실리사이드막을 통하여 반도체 기판 중에 확산함으로써, 트랜지스터에 누설 전류가 발생한다고 하는 악영향을 미치게 하는 경우가 있다.
그러나, 이 실시예 2의 혼재 디바이스의 제조 방법에 따르면 고융점 금속 실리사이드막(11)과 BPSG막(12) 간에 얇은 실리콘 산화막(16)이 피착되기 때문에, BPSG막(12)의 평탄화 등을 위해서 열처리를 행한 경우라도, 붕소 또는 인의 반도체 기판 중으로의 확산이 실리콘 산화막(16)에 의해 억제된다. 그 때문에, BPSG막(12)의 불순물이 트랜지스터로 악영향을 미치게 하는 것을 억제할 수 있다.
＜실시예 3＞
다음에, 도 17a 및 도 18a 및 도 17b 및 도 18b를 참조하여, 실시예 2의 혼재 디바이스의 제조 방법에 대하여 설명한다. 실시예 3에 의한 혼재 디바이스의 제조 방법은 실시예 2의 혼재 디바이스의 제조 방법과 거의 동일한 공정에 의해 행해진다. 다만, 실시예 3의 혼재 디바이스의 제조 방법에서는 실시예 2의 혼재 디바이스의 제조 방법 중의 도 11a 및 도 11b에 도시하는 공정에서 형성되고 있는 얇은 실리콘 산화막(16) 대신에, 300Å 이하의 얇은 실리콘 질화막(24)을 형성하는 것이 다르다.
즉, 도 11a 및 도 11b에 도시되고 있는 구조에 있어서, 실리콘 질화막(24)이 형성된 후, 실시 형태 2에서 행한 공정과 마찬가지로, 실리콘 질화막(24) 상에 BPSG막(12)이 피착된다. 그 후, 열처리 또는 CMP 처리에 의해 BPSG막(12)의 표면의 평탄화가 행해진다. 다음에, BPSG막(12) 상에 실리콘 산화막(13)이 형성된다. 그 후, 레지스트막이 BPSG막(12) 상에 도포된다. 그 후, 메모리 디바이스 형성 영역 내의 자기 정합 컨택트 개구부의 패터닝을 행하기 위해서 레지스트막(14)의 사진 제판이 행해진다.
다음에, 레지스트막(14)을 마스크로 하여 실리콘 산화막(13), BPSG막(12)이 순차 이방성 에칭된다. 그 후, 레지스트막(14)이 제거된다. 그에 따라, 도 17a 및 도 17b에 도시되는 구조가 얻어진다. 그 후, 도 18a 및 도 18b에 도시한 바와 같이, 실리콘 산화막(13) 및 BPSG막(12)을 마스크로 하여, 실리콘 질화막(8, 24) 및 실리콘 산화막(7)을 순차 이방성 에칭한다. 이상의 공정에 의해, 자기 정합 컨택트 개구부(15)가 형성된다. 또, 상기 공정에서는 실리콘 산화막(13)의 막두께는 얇아지는 경우 또는 실리콘 산화막(13)이 제거되는 경우가 있다.
실시예 3의 혼재 디바이스의 제조 방법에서는 실시예 1의 혼재 디바이스의 제조 방법과 마찬가지로, 살리사이드 보호막인 실리콘 산화막(9)이 웨트 등방성 에칭에 의해 형성되기 때문에, 실시예 1의 혼재 디바이스의 제조 방법에 의해 얻어지는 효과와 마찬가지의 효과를 얻을 수 있다.
또한, 실시예 1 및 2의 혼재 디바이스의 제조 방법에서는 반도체 기판 및 고융점 금속 실리사이드막(11)이 산화될 우려가 있기 때문에, BPSG막(12)의 열처리에 의한 평탄화는 예를 들면, 수소 및 산소를 포함한 산화 분위기 중에서는 행할 수 없다. 그 때문에, 열처리를 이용한 평탄화는, 반도체 기판 및 고융점 금속 실리사이드막(11)이 산화되지 않은 분위기 예를 들면 질소 분위기 중에서밖에 행할 수 없었다.
그러나, 실시예 3의 혼재 디바이스의 제조 방법에 따르면, 얇은 실리콘 질화막이 반도체 기판 및 고융점 금속 실리사이드막(11)의 산화를 억제하기 위해서, 산화 분위기 중에서의 열처리에 의한 평탄화를 행할 수 있다. 그 결과, 본 실시예의 혼재 디바이스의 제조 방법에서는 산화되지 않은 분위기 예를 들면 질소 분위기 중에서의 열처리에 의한 평탄화보다도, BPSG막(12)의 표면의 평탄성이 양호해진다는 효과를 얻을 수 있다.
＜실시예 4＞
다음에, 도 19a ∼ 도 33a 및 도 19b ∼ 도 33b를 참조하여, 실시예 4에 대하여 설명한다. 도 19a 및 도 19b에 도시하는 구조까지의 제조 방법은 종래 기술의 도 59a 및 도 59b까지의 제조 방법과 거의 마찬가지의 공정에 의해 행해진다. 다음에, 도 20a 및 도 20b에 도시한 바와 같이, 반도체 기판 전면을 덮도록, BPSG막(17)이 피착된다. 이 BPSG막(17) 하부에는 실리콘 질화막(8)이 존재하기 때문에, 산화 분위기 중에서의 열처리에 의한 평탄화를 행할 수 있다. 이 때, 메모리 디바이스 형성 영역에서는 BPSG막(17)이 평탄화되어 있다.
다음에, 반도체 기판 전면을 덮도록 레지스트막이 형성된다. 그 후, 논리 디바이스 형성 영역에 n형 트랜지스터 영역을 개구하는 사진 제판이 실시된다. 다음에, 논리 디바이스 형성 영역에 n형 트랜지스터 영역 이외의 레지스트막이 에칭된다. 그에 따라, 레지스트막(18)이 형성된다. 그 결과, 도 21a 및 도 21b에 도시한 바와 같은 구조가 얻어진다. 그 후, 도 22a 및 도 22b에 도시한 바와 같이 레지스트막(18)을 마스크로 하여 BPSG막(17)이 웨트 등방성 에칭된다.
또한, 레지스트막(18)을 마스크로 하여 실리콘 질화막(8), 실리콘 산화막(7) 및 게이트 절연막(3)이 이방성 에칭됨으로써, 트랜지스터의 측벽 질화막(8a)이 형성된다. 다음에, 도 23a 및 도 23b에 도시한 바와 같이, 레지스트막(18)을 마스크로 하여, 논리 디바이스 형성 영역에 n형 트랜지스터 영역에 n형 불순물이 주입된다. 그에 따라, 소스/드레인 영역(6a)이 LDD 구조가 된다.
다음에, 레지스트막(18)이 제거된다. 그 후, 반도체 기판 전면을 덮도록 레지스트막이 형성된다. 그 후, 논리 디바이스 형성 영역에 p형 트랜지스터 영역을 개구하는 사진 제판이 실시된다. 또한, 논리 디바이스 형성 영역의 p형 트랜지스터 영역 상에 형성되어 있는 BPSG막(17)이 에칭된다. 계속해서, 실리콘 질화막(8), 실리콘 산화막(7) 및 게이트 절연막(3)이 이방성 에칭된다. 그에 따라, 트랜지스터의 측벽 질화막(8b)이 형성된다. 그 후, 도 24a 및 도 24b에 도시한 바와 같이, 도 23a 및 도 23b를 이용하여 나타낸 공정과 반대의 도전형의 p형 불순물이 주입된다. 그에 따라, 소스/드레인 영역(6b)은 LDD 구조가 된다. 다음에, 도 25a 및 도 25b에 도시한 바와 같이, 레지스트막(19)이 제거된다. 그 후, 도 26a 및 도 26b에 도시한 바와 같이, 살리사이드 보호막이 되는 실리콘 산화막(9)이 반도체 기판의 전면을 덮도록 형성된다.
다음에, 도 27a 및 도 27b에 도시한 바와 같이 반도체 기판의 전면을 덮도록 레지스트막이 형성된다. 그 후, 논리 디바이스 형성 영역의 실리콘 산화막(9)을 남기는 부분에 레지스트막을 남기도록 사진 제판이 실시된다. 다음에, 논리 디바이스 형성 영역의 실리콘 산화막(9)을 남기는 부분 이외의 레지스트막이 에칭된다. 다음에, 도 28a 및 도 28b에 도시한 바와 같이, 실리콘 산화막(9)이 이방성 에칭 또는 등방성 에칭된다. 그 후, 레지스트막(14)이 제거된다. 다음에, 도 29a 및 도 29b에 도시한 바와 같이, 반도체 기판이 노출하고 있는 활성 영역에 고융점 금속 실리사이드막(11)이 형성된다.
또한, 반도체 기판 전면을 덮도록 BPSG막(12)이 형성된다. 그 후, 열처리 또는 CMP에 의해 평탄화가 행해진다. 그 결과, 도 30a 및 도 30b에 도시한 바와 같은 구조가 얻어진다. 다음에, 도 31에 도시한 바와 같이, BPSG막(12) 상에 실리콘 산화막(13)이 형성된다. 이 때, 논리 디바이스 형성 영역의 BPSG막(12) 등의 층간 절연막의 평탄화가 불필요한 경우에는 실리콘 산화막(13)만이 반도체 기판의 전면을 덮도록 피착되어도 좋다. 또, 도 31에 도시하는 구조에 있어서, BPSG막(12)의 평탄화 처리는 CMP을 이용하고 있지만, 열처리를 행한 경우(도시하지 않음)는 메모리 디바이스 형성 영역과 논리 디바이스 형성 영역과는 층간 절연막의 막두께의 차이에 기인한 다소의 단차가 생긴다.
그 후, 도시는 하지 않았지만 실리콘 산화막 상에 레지스트막이 형성된다. 다음에, 메모리 디바이스 형성 영역의 SAC 개구부를 형성하기 위한 레지스트막의 패터닝을 행하기 위한 사진 제판이 행해진다. 그 후, 레지스트막을 마스크로 하여 실리콘 산화막(13), BPSG막(12) 및 실리콘 산화막(9) 및 BPSG막(17)이 순차 에칭된다. 다음에, 레지스트막이 제거된다. 그에 따라, 도 32에 도시하는 구조가 얻어진다. 그 후, 실리콘 산화막(13), BPSG막(12) 및 실리콘 산화막(9) 및 BPSG막(17)을 마스크로 하여, 실리콘 질화막(8) 및 실리콘 산화막(7)가 순차 이방성 에칭된다. 이에 따라, 도 33에 도시한 바와 같이 게이트 전극의 상면 및 측벽에 보호 절연막을 남기도록 SAC 개구부(15)가 형성된다.
실시예 4에서는 메모리 디바이스 형성 영역에 있어서 살리사이드 보호막이 되는 실리콘 산화막(9)이 형성되기 전에 BPSG막(17)에 의해서 메모리 디바이스 형성 영역의 평탄화가 행해지고 있다. 또한, 도 27a 및 도 27b에 도시하는 공정에서는 살리사이드 보호막의 형성 시에 레지스트막(14)이 메모리 디바이스 형성 영역에 존재하고, 살리사이드 보호막인 실리콘 산화막(9)이 메모리 디바이스 형성 영역 전면에 잔존한다. 그 후, SAC 개구부를 형성할 때는 막마다 순차 에칭을 행하기 위하여 SAC를 개구할 때에 있어서 이방성 에칭을 행한다. 이러한 공정에서도, BPSG막(12)은 불순물을 포함하기 위해서, 실리콘 질화막(8)이 형성하는 오목부의 내벽에 에칭 잔사가 생기지 않고 에칭된다. 따라서, 살리사이드 보호막이 되는 실리콘 산화막(9)이 본 실시예의 혼재 디바이스의 제조 방법에서도 실시예 1의 혼재 디바이스의 제조 방법에 의해 얻어지는 효과와 마찬가지인 효과를 얻을 수 있다.
또한, BPSG막(17)의 열처리에 의한 평탄화는 도 20a 및 도 20b에 도시하는 공정에서 트랜지스터의 측벽 질화막이 되는 실리콘 질화막(8)을 반도체 기판의 산화 방지막으로서 이용하여 산화 분위기 중에서 행해지기 때문에, 실시예 3의 혼재 디바이스의 제조 방법보다도 실리콘 질화막의 피착 횟수를 줄일 수 있다. 그에 따라, 혼재 디바이스의 제조 공정수가 삭감된다. 또한, 실리콘 질화막(8) 상에 BPSG막(17)이 피착됨으로써, 붕소 또는 인의 반도체 기판 중으로의 확산이 억제되기 때문에 BPSG막(17)이 트랜지스터로 악영향을 미치게 하는 것이 억제된다.
＜실시예 5＞
다음에, 도 34a ∼ 도 41a 및 도 34b ∼ 도 41b를 참조하여, 실시예 5에 대하여 설명한다.
실시예 5의 혼재 디바이스의 제조 방법에 있어서는, 도 34a 및 도 34b에 도시하는 구조까지의 제조 방법은 실시예 4의 혼재 디바이스의 제조 방법의 도 26a 및 도 26b까지의 제조 방법과 마찬가지의 공정에 의해 행해진다. 본 실시예의 혼재 디바이스의 제조 방법에서는 도 35a 및 도 35b에 도시한 바와 같이, 논리 디바이스 형성 영역에서, 살리사이드 보호막인 실리콘 산화막(9)을 남기는 부분에만 레지스트막을 남기도록 사진 제판을 행한다. 그 후, 실리콘 산화막(9)을 남기는 부분 이외의 레지스트막을 에칭함으로써, 레지스트막(14)이 형성된다. 이 상태에서, 메모리 디바이스 형성 영역은 레지스트막(14)에 덮여져 있지 않다.
다음에, 레지스트막(14)을 마스크로 하여, 실리콘 산화막(9)이 이방성 에칭 또는 등방성 에칭된다. 그 후, 도 36a 및 도 36b에 도시한 바와 같이, 레지스트막(14)이 제거된다. 다음에, 도 37a 및 도 37b에 도시한 바와 같이, 반도체 기판이 노출하고 있는 활성 영역 상에 고융점 금속 실리사이드막(11)이 형성된다. 그 후, BPSG막(12)이 피착된다. 다음에, BPSG막(12)에 열처리 또는 CMP 등의 평탄화 처리가 행해진다. 그 결과, 도 38a 및 도 38b에 도시한 바와 같은 구조가 얻어진다. 그 후, 도 39a 및 도 39b에 도시한 바와 같이, BPSG막(12) 상에 실리콘 산화막(13)이 피착된다. 이 때, 논리 디바이스 형성 영역의 평탄화가 불필요한 경우에는 BPSG막(12)이 형성되지 않고, 반도체 기판 전면을 덮도록, 실리콘 산화막(13)만이 형성되어도 된다.
또, 도 38a 및 도 38b 및 도 39a 및 도 39b에 도시하는 구조에 있어서, BPSG막(12) 표면의 평탄화 처리는 CMP를 이용한 경우를 나타내고 있지만, 열처리에 의한 평탄화를 행한 경우에는 메모리 디바이스 형성 영역과 논리 디바이스 형성 영역과는 층간 절연막의 막두께의 차이에 기인한 다소의 단차가 생긴다.
그 후, 도시는 하지 않았지만, 실리콘 산화막(13) 상에 레지스트막을 형성한다. 다음에, 메모리 디바이스 형성 영역의 SAC 개구부를 형성하기 위해서 레지스트막의 사진 제판을 행한다. 그 후, 레지스트막을 마스크로 하여, 실리콘 산화막(13), BPSG막(12) 및 실리콘 산화막(9) 및 BPSG막(17)이 순차 에칭된다. 다음에, 레지스트막이 제거된다. 그에 따라, 도 40a 및 도 40b에 도시하는 구조가 얻어진다. 그 후, 실리콘 산화막(13), BPSG막(12) 및 실리콘 산화막(9) 및 BPSG막(17)을 마스크로 하여, 실리콘 질화막(8) 및 실리콘 산화막(7)이 순차 이방성 에칭된다. 이에 따라, 도 41a 및 도 41b에 도시한 바와 같이, 게이트 전극의 상면 및 측벽에 보호 절연막을 남기도록 SAC 개구부(15)가 형성된다.
본 실시예에서는, 메모리 디바이스 형성 영역은 그 표면이 살리사이드 보호막이 되는 실리콘 산화막(9)이 형성되기 전에, BPSG막(17)에 의해서 평탄화되고 있다. 또한, 도 35a 및 도 35b에 도시한 바와 같이, 살리사이드 보호막의 형성 시에 레지스트막(14)이 메모리 디바이스 형성 영역에 존재하지 않는다. 그 때문에, 살리사이드 보호막인 실리콘 산화막(9)이 형성될 때 메모리 디바이스 형성 영역의 실리콘 산화막(9)은 제거된다.
따라서, 본 실시예의 혼재 디바이스의 제조 방법에 있어서는, 상기 실시예 4의 혼재 디바이스의 제조 방법에 의해 얻어지는 효과와 마찬가지의 효과가 얻어짐과 함께, 메모리 디바이스 형성 영역의 실리콘 산화막(9)은 제거되어 있기 때문에, 실리콘 질화막(8) 및 게이트 절연막(3)을 관통하여 소스/드레인 영역(6a)에 이르는 자기 정합 컨택트 홀의 높이가 낮아짐으로써 더욱 에칭 마진을 크게 할 수 있다. 여기서, 에칭 마진이란 실제의 사이즈에 대한 여유이다. 즉, 컨택트홀에서는 개구 직경이 확대되어 형성된 경우 또는 컨택트홀의 개구 위치가 어긋나게 형성된 경우에 있어서도, 컨택트를 취하고자 하는 부분에 양호하게 접속할 수 있도록 미리 설계에 의해 설정된 오차에 대한 여유이다.
＜실시예 6＞
다음에, 도 42a ∼ 도 47a 및 도 42b∼도 47b를 참조하여 실시예 6에 대하여 설명한다. 실시예 6에서는 도 42a 및 도 42b에 도시하는 구조까지의 제조 방법은 종래 기술의 도 58a ∼ 도 61a 및 도 58b ∼ 도 61b까지의 제조 방법과 마찬가지의 공정에 의해 행해진다.
다음에, 도 43a 및 도 43b에 도시한 바와 같이, BPSG막이 반도체 기판의 표면을 덮도록 피착된다. 그 후, BPSG막에 열처리에 의한 평탄화가 실시된다. 이 때, 메모리 디바이스 형성 영역은 평탄화되어 있어도 된다.
다음에, 반도체 기판 전면을 덮도록 레지스트막이 형성된다. 그 후, BPSG막을 남기는 부분만 레지스트막(21)을 남기도록 레지스트막에 사진 제판이 행해진다. 다음에, BPSG막을 남기는 부분 이외의 레지스트막이 에칭됨으로써, 레지스트막(21)이 형성된다. 그 결과, 도 44a 및 도 44b에 도시한 바와 같은 구조가 얻어진다. 이 때 메모리 디바이스 형성 영역 내도 레지스트막(21)에 의해 덮어지고 있다.
다음에, 레지스트막(21)을 마스크로 하여 BPSG막을 이방성 에칭 혹은 등방성 에칭됨으로써 BPSG막(20)이 형성된다. 그 후, 레지스트막(21)이 제거된다. 그 결과, 도 45a 및 도 45b에 도시한 바와 같은 구조가 얻어진다. 이 BPSG막(20)은 논리 디바이스에 있어서는 살리사이드 보호막이 된다.
다음에, 도 46a 및 도 46b에 도시한 바와 같이, 반도체 기판이 노출하고 있는 활성 영역 상에 고융점 금속 실리사이드막(11)이 형성된다. 계속해서, BPSG막(12)이 반도체 기판의 전 표면을 덮도록 피착된다. 그 후, BPSG막(12)에 열처리 또는 CMP 등의 평탄화가 실시된다. 그 후, 도 47a 및 도 47b에 도시한 바와 같이, BPSG 막(12) 상에 실리콘 산화막(13)이 피착된다. 이 때, 메모리 디바이스 형성 영역이 도 43a 및 도 43b에서 평탄화되고 있으며 논리 디바이스 형성 영역의 평탄화가 불필요한 경우에는 반도체 기판의 주표면을 덮도록 실리콘 산화막(13)만이 피착되어도 된다.
또, 도 47a 및 도 47b에 도시하는 구조에 있어서 BPSG막(12) 표면의 평탄화 처리는 CMP를 이용한 경우를 나타내고 있지만, 열처리에 의한 평탄화를 행한 경우에는 메모리 디바이스 형성 영역과 논리 디바이스 형성 영역과는 층간 절연막의 막두께의 차이에 기인한 다소의 단차가 생긴다.
그 후, 도시는 하지 않았지만 실리콘 산화막(13) 상에 레지스트막을 형성한다. 다음에, 메모리 디바이스 형성 영역의 SAC 개구부를 형성하기 위해서 레지스트막의 사진 제판을 행한다. 그 후, 레지스트막을 마스크로 하여 실리콘 산화막(13), BPSG막(12) 및 실리콘 산화막(9) 및 BPSG막(17)이 순차 에칭된다. 다음에, 레지스트막이 제거된다. 그에 따라, 도 48a 및 도 48b에 도시하는 구조가 얻어진다. 그 후, 실리콘 산화막(13), BPSG막(12) 및 실리콘 산화막(9) 및 BPSG막(17)을 마스크로 하여, 실리콘 질화막(8) 및 실리콘 산화막(7)이 순차 이방성 에칭된다. 이에 따라, 도 49a 및 도 49b에 도시한 바와 같이, 게이트 전극의 상면 및 측벽에 보호 절연막을 남기도록 SAC 개구부(15)가 형성된다.
이 실시예의 혼재 디바이스의 제조 방법에 따르면, 메모리 디바이스 형성 영역의 게이트 전극 간에 형성된 실리콘 질화막(8)의 오목부는 BPSG막(20)으로 매립되어 있다. 따라서, 이 BPSG막(20)은 불순물을 포함함으로써 에칭되기 쉽기 때문에, 종래 기술과 같이, 살리사이드 보호막인 실리콘 산화막이 실리콘 질화막(8)의 오목부의 내벽에 잔존하지는 않는다. 그 결과, 상기 실시예 1 ∼ 5의 혼재 디바이스의 제조 방법과 마찬가지로 반도체 장치의 신뢰성이 향상한다.
＜실시예 7＞
다음에, 도 50a ∼ 도 55a 및 도 50b ∼ 도 55b를 참조하여, 실시예 7에 대하여 설명한다.
본 실시예의 혼재 디바이스의 제조 방법은 기본적으로는 실시예 6의 혼재 디바이스의 제조 방법과 거의 마찬가지의 공정에 의해 행해진다. 그러나, 본 실시예의 혼재 디바이스의 제조 방법에서는 실시예 6의 혼재 디바이스의 제조 방법의 도 43a 및 도 43b에서 형성되는 BPSG막(20)의 형성 전에 예를 들면, 화학식 Si(OC2H5)로 나타내는 TEOS 산화막(4) 등의 실리콘 산화막(22)이 형성된다. 따라서, BPSG막(20) 및 실리콘 산화막(22)의 2층이 살리사이드 보호막으로서 이용된다.
다음에, 도 50a 및 도 50b에 도시한 바와 같이, TEOS막 산화막 등의 실리콘 산화막(22)을 형성한 후, BPSG막(12)의 표면에 열처리에 의한 평탄화가 실시된다. 이 때, 메모리 디바이스 형성 영역은 평탄화되어 있어도 된다.
다음에, 반도체 기판 전면을 덮도록 레지스트막이 형성된다. 그 후, BPSG막을 남기는 부분만 레지스트막을 남기도록 레지스트막에 사진 제판이 행해진다. 다음에, BPSG막을 남기는 부분 이외의 레지스트막이 에칭됨으로써 레지스트막이 형성된다. 이 때 메모리 디바이스 형성 영역 내도 레지스트막에 의해 덮어지고 있다.
다음에, 레지스트막을 마스크로 하여 BPSG막(20) 및 실리콘 산화막(22)을 이방성 에칭 혹은 등방성 에칭된다. 그 후, 레지스트막이 제거된다. 그 결과, 도 51a 및 도 51b에 도시한 바와 같은 구조가 얻어진다. 이 BPSG막(20)은 논리 디바이스에서는 살리사이드 보호막이 된다.
다음에, 도 52a 및 도 52b에 도시한 바와 같이, 반도체 기판이 노출하고 있는 활성 영역 상에 고융점 금속 실리사이드막(11)이 형성된다. 계속해서, BPSG막(12)이 반도체 기판의 전 표면을 덮도록 피착된다. 그 후, BPSG막(12)에 열처리 또는 CMP 등의 평탄화가 실시된다. 그 후, 도 53a 및 도 53b에 도시한 바와 같이 BPSG 막(12) 상에 실리콘 산화막(13)이 피착된다. 이 때, 메모리 디바이스 형성 영역이 도 50a 및 도 50b에서 평탄화되고 있으며, 논리 디바이스 형성 영역의 평탄화가 불필요한 경우에는 반도체 기판의 주표면을 덮도록 실리콘 산화막(13)만이 피착되어도 된다.
또, 도 53a 및 도 53b에 도시하는 구조에 있어서 BPSG막(12) 표면의 평탄화 처리는 CMP를 이용한 경우를 나타내고 있지만, 열처리에 의한 평탄화를 행한 경우에는 메모리 디바이스 형성 영역과 논리 디바이스 형성 영역과는 층간 절연막의 막두께의 차이에 기인한 다소의 단차가 생긴다.
그 후, 도시는 하지 않았지만, 실리콘 산화막(13) 상에 레지스트막을 형성한다. 다음에, 메모리 디바이스 형성 영역의 SAC 개구부를 형성하기 위해서 레지스트막의 사진 제판을 행한다. 그 후, 레지스트막을 마스크로 하여 실리콘 산화막(13), BPSG막(12) 및 실리콘 산화막(9) 및 BPSG막(12, 20)이 순차 에칭된다. 다음에, 레지스트막이 제거된다. 그에 따라, 도 55a 및 도 55b에 도시하는 구조가 얻어진다. 그 후, 실리콘 산화막(13), BPSG막(12, 20) 및 실리콘 산화막(9)을 마스크로 하여 실리콘 질화막(8) 및 실리콘 산화막(7)이 순차 이방성 에칭된다. 이에 따라, 도 49a 및 도 49b에 도시한 바와 같이, 게이트 전극의 상면 및 측벽에 보호 절연막을 남기도록 SAC 개구부(15)가 형성된다.
이 실시예의 혼재 디바이스의 제조 방법에 따르면, 실시예 6의 혼재 디바이스의 제조 방법에 의해 얻어지는 효과와 마찬가지의 효과가 얻어진다. 또한, 실시예 6의 혼재 디바이스의 제조 방법에서의 도 43a 및 도 43b의 논리 디바이스 형성 영역에서는 반도체 기판 상에 직접 BPSG막(20)이 피착되어 있기 때문에, 이 후의 열처리에 의해 붕소 또는 인이 반도체 기판 내에 확산할 가능성이 있으며, 트랜지스터에 누설 전류가 발생하는 등의 악영향을 일으킨다. 그러나, 본 실시예의 혼재 디바이스의 제조 방법에서는 고융점 금속 실리사이드막(11)과 BPSG막(20) 간에 실리콘 산화막(22)이 피착됨으로써, 붕소 또는 인의 반도체 기판 중으로의 확산이 억제되기 때문에, 트랜지스터로의 악영향을 미치게 하는 것이 억제된다.
＜실시예 8＞
다음에, 도 56a ∼ 도 56b 및 도 57a ∼ 도 57b를 참조하여, 실시예 7에 대하여 설명한다. 본 실시예의 혼재 디바이스의 제조 방법은 실시예 7의 혼재 디바이스의 제조 방법과 기본적으로 거의 동일하지만, 본 실시예의 혼재 디바이스의 제조 방법에서는 실시예 7의 혼재 디바이스의 제조 방법에서 도 50a 및 도 50b에서 형성되는 실리콘 산화막(22) 대신에, 실리콘 질화막(23)을 형성함으로써 실리콘 질화막(23)과 BPSG막(20)과의 2층을 살리사이드 보호막으로서 이용하는 것이 다르다.
도 50a 및 도 50b에 도시하는 구조에 있어서, BPSG막(12)이 반도체 기판의 전표면을 덮도록 피착된다. 그 후, BPSG막(12)에 열처리 또는 CMP 등의 평탄화가 실시된다. 그 후, BPSG막(12) 상에 실리콘 산화막(13)이 피착된다.
그 후, 실리콘 산화막(13) 상에 레지스트막을 형성한다. 다음에, 메모리 디바이스 형성 영역의 SAC 개구부를 형성하기 위해서, 레지스트막의 사진 제판을 행한다. 그 후, 레지스트막을 마스크로 하여, 실리콘 산화막(13), BPSG막(12) 및 실리콘 산화막(9) 및 BPSG막(17)이 순차 에칭된다. 다음에, 레지스트막이 제거된다. 그에 따라, 도 57a 및 도 57b에 도시하는 구조가 얻어진다. 그 후, 실리콘 산화막(13), BPSG막(12) 및 실리콘 산화막(9) 및 BPSG막(17)을 마스크로 하여 실리콘 질화막(8) 및 실리콘 산화막(7)이 순차 이방성 에칭된다. 이에 따라, 도 57a 및 도 57b에 도시한 바와 같이, 게이트 전극의 상면 및 측벽에 보호 절연막을 남기도록 SAC 개구부(15)가 형성된다.
본 실시예의 혼재 디바이스의 제조 방법에 따르면, 실시예 7의 혼재 디바이스의 제조 방법에 의해 얻어지는 효과와 마찬가지의 효과가 얻어진다. 또한, 실시예 6의 혼재 디바이스의 제조 방법 및 실시예 7의 혼재 디바이스의 제조 방법에서는 반도체 기판이 산화되기 때문에, BPSG막(20)의 열처리에 의한 평탄화는, 예를 들면, 수소와 산소를 포함한 산화 분위기 중에서는 행할 수 없고 질화 분위기 중에서의 열처리와 같은 산화되어 있지 않은 분위기에서의 산화밖에 할 수 없다. 그러나, 본 실시예의 혼재 디바이스의 제조 방법에 따르면, 실리콘 질화막이 반도체 기판의 산화를 억제하기 때문에, 산화 분위기 중에서의 열처리에 의한 평탄화를 행할 수 있다. 그 결과, 본 실시예의 혼재 디바이스의 제조 방법에 따르면, 반도체 기판 및 고융점 금속 실리사이드막이 산화되지 않은 분위기에서의 열처리에 의한 평탄화보다도 양호한 평탄성을 얻을 수 있다.
이러한 제조 방법에 따르면, 실리콘 산화막을 피착함으로써, 불순물의 반도체 기판 중으로의 확산이 억제되기 때문에, 트랜지스터로의 악영향이 경감된다.
또한, 이러한 제조 방법에 따르면, 실리콘 질화막이 반도체 기판의 산화를 억제하기 때문에, 산화 분위기 중에서의 열처리에 의한 평탄화를 행할 수 있다. 그 결과, 산화되지 않은 분위기 중에서의 열처리에 의한 평탄화보다도 양호한 평탄화를 행할 수 있다.

Claims (3)

  1. 메모리 디바이스 형성 영역과 논리 디바이스 형성 영역을 반도체 기판 상에 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 메모리 디바이스 형성 영역의 상기 반도체 기판 상에 제1 및 제2 게이트 전극을 형성함과 함께, 상기 논리 디바이스 형성 영역의 상기 반도체 기판 상에 제3 게이트 전극(4)을 형성하는 공정과,
    상기 제1 및 제2 게이트 전극 각각의 양측의 상기 반도체 기판 중에 제1 소스/드레인 영역(6a)을 형성함과 함께, 상기 제3 게이트 전극의 양측의 상기 반도체 기판 중에 제2 소스/드레인 영역(6b)을 형성하는 공정과,
    상기 제1, 제2 및 제3 게이트 전극 각각을 덮도록 상기 반도체 기판 전면에 제1 절연막(8)을 형성하는 공정과,
    상기 논리 디바이스 형성 영역 상에 형성된 상기 제1 절연막을 이방성 에칭함으로써, 상기 메모리 디바이스 형성 영역에 상기 제1 및 제2 게이트 전극을 덮는 제1 보호 절연막을 남김과 함께, 제3 게이트 전극의 측벽에 측벽 절연막(8a, 8b)을 형성하는 공정과,
    상기 제1, 제2 및 제3 게이트 전극, 상기 보호 절연막 및 측벽 절연막을 포함하는 상기 반도체 기판 전면을 덮도록 제2 절연막(9)을 형성하는 공정과,
    상기 메모리 디바이스 영역의 상기 제2 절연막을 선택적으로 웨트 에칭함으로써, 상기 논리 디바이스 형성 영역에 실리사이드 보호막을 형성하는 공정과,
    상기 논리 디바이스 형성 영역의 상기 반도체 기판이 노출하고 있는 상기 제2 소스/드레인 영역 상에 고융점 금속 실리사이드막(11)을 형성하는 공정과,
    상기 반도체 기판 전면을 덮도록 층간 절연막(12)을 형성하는 공정과,
    상기 메모리 디바이스 형성 영역의 상기 층간 절연막 및 상기 제1 보호 절연막을 에칭함으로써, 상기 반도체 기판의 상기 제1 소스/드레인 영역에 도달하는 컨택트 홀(15)을 상기 제1 게이트 전극 및 상기 제2 게이트 전극 상면 및 측벽에 제2 보호 절연막을 남기도록 자기 정합적으로 형성하는 공정
    을 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 메모리 디바이스 형성 영역과 논리 디바이스 형성 영역을 반도체 기판 상에 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 메모리 디바이스 형성 영역 제1 및 제2 게이트 전극(4)을 형성함과 함께, 상기 논리 디바이스 형성 영역의 상기 반도체 기판 상에 제3 게이트 전극(4)을 형성하는 공정과,
    상기 제1 및 제2 게이트 전극 각각의 양측의 상기 반도체 기판 중에 제1 소스/드레인 영역(6a)을 형성함과 함께, 상기 제3 게이트 전극의 양측의 제2 소스/드레인 영역(6b)을 형성하는 공정과,
    상기 제1, 제2 및 제3 게이트 전극 각각을 덮도록 상기 반도체 기판 전면에 제1 절연막(8)을 형성하는 공정과,
    상기 제1 절연막 상에 불순물을 포함하는 절연막을 형성하는 공정과,
    상기 논리 디바이스 형성 영역 상에 형성된 상기 불순물을 포함하는 절연막을 제거하는 공정과,
    상기 논리 디바이스 형성 영역 상의 상기 제1 절연막을 이방성 에칭함으로써, 상기 메모리 셀 형성 영역 상에 제1 보호 절연막을 남김과 함께, 상기 제3 게이트 전극의 측벽에 측벽 절연막(8a, 8b)을 형성하는 공정과,
    상기 반도체 기판 전면을 덮도록 제2 절연막을 형성하는 공정과,
    상기 제2 절연막을 에칭함으로써 상기 논리 디바이스 형성 영역에 실리사이드 보호막을 형성하는 공정과,
    상기 논리 디바이스 형성 영역의 상기 반도체 기판이 노출하고 있는 상기 제2 소스/드레인 영역 상에 고융점 금속 실리사이드막(11)을 형성하는 공정과,
    상기 반도체 기판 상에 층간 절연막(12)을 형성하는 공정과,
    상기 메모리 디바이스 형성 영역의 상기 층간 절연막 및 상기 불순물을 포함하는 절연막에 상기 반도체 기판의 상기 제1 소스/드레인 영역에 달하는 컨택트홀(15)을 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 상면 및 측벽에 제2 보호 절연막을 남기도록 자기 정합적으로 형성하는 공정과,
    상기 불순물을 포함하는 절연막을 형성하는 상기 공정 또는 상기 층간 절연막을 형성하는 상기 공정 중 어느 한쪽 후에 상기 실리콘 산화막 또는 상기 층간 절연막의 표면에 열처리하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 메모리 디바이스 형성 영역과 논리 디바이스 형성 영역을 반도체 기판 상에 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 메모리 디바이스 형성 영역에 제1 및 제2 게이트 전극(4)을 형성함과 함께, 상기 논리 디바이스 형성 영역의 반도체 기판 상에 제3 게이트 전극(4)을 형성하는 공정과,
    상기 제1 및 제2 게이트 전극 각각의 양측의 상기 반도체 기판 중에 제1 소스/드레인 영역(6a)을 형성함과 함께, 제3 게이트 전극의 양측의 상기 반도체 기판 중에 제3 소스/드레인 영역(6b)을 형성하는 공정과,
    상기 제1, 제2 및 제3 게이트 전극 각각을 덮도록 상기 반도체 기판 전면에 제1 절연막(8)을 형성하는 공정과,
    상기 논리 디바이스 형성 영역 상에 형성된 제1 절연막을 이방성 에칭함으로써, 상기 메모리 디바이스 형성 영역 상에 제1 보호 절연막을 남김과 함께, 상기 제3 게이트 전극의 측벽에 측벽 절연막(8a, 8b)을 형성하는 공정과,
    상기 반도체 기판 전면에 불순물을 포함하는 절연막을 형성하는 공정과,
    상기 불순물을 포함하는 절연막을 에칭함으로써 상기 논리 디바이스 형성 영역에 측벽 보호막을 형성하는 공정과,
    상기 논리 디바이스 형성 영역의 상기 반도체 기판이 노출하고 있는 상기 제2 소스/드레인 영역 상에 고융점 금속 실리사이드막(11)을 형성하는 공정과,
    상기 반도체 기판 상에 층간 절연막(12)을 형성하는 공정과,
    상기 메모리 디바이스 형성 영역의 상기 층간 절연막 및 상기 불순물을 포함하는 절연막에 상기 반도체 기판의 상기 제1 소스/드레인 영역에 달하는 컨택트홀(15)을 상기 제1 게이트 전극 및 상기 제2 게이트 전극 상면 및 측벽에 제2 보호 절연막을 남기도록 자기 정합적으로 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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