JP2007294618A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

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知浩 角谷
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    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Abstract

【課題】SACプロセスを用い、ビット線容量(Cb)の増加を抑えるとともに、SAC破れを防止し、且つセルコンタクトのトップ径を十分に広くすることを可能とする。
【解決手段】それぞれ保護絶縁膜105pで覆われたゲート電極104gを形成し、保護絶縁膜105p間及び前記保護絶縁膜105p上を含む全面に第1層間絶縁膜110を形成し、第1層間絶縁膜110を前記保護絶縁膜の上面が露出するまで研磨除去した後、第2層間絶縁膜111を全面に形成し、ゲート電極104g間に形成された第1及び第2層間絶縁膜を自己整合的にエッチングすることにより、コンタクトホール113を形成する。その後、コンタクトホール113を埋め込むように全面にプラグ用導電膜を形成し、そのプラグ用導電膜を第2層間絶縁膜の上面が露出するまで研磨除去することにより、コンタクトホール113内に埋め込まれた第1コンタクトプラグ114cpを形成する。
【選択図】図14

Description

本発明は半導体装置の製造方法及び半導体装置に関し、特に、SAC(Self Align Contact:自己整合コンタクト)プロセスを用いた半導体装置の製造方法及び半導体装置に関する。

近年、DRAM(Dynamic Random Access Memory)セルの微細化に伴い、メモリセル領域において、隣り合うメモリセルトランジスタのゲート電極間が非常に狭くなってきている。そこで、メモリセルトランジスタのソース/ドレイン拡散層に接続するコンタクトプラグ(以下、「セルコンタクト」ともいう。)を自己整合的に形成する方法として、SACプロセスが多く用いられている。

以下、SACプロセスによりセルコンタクトを形成する従来の方法につき説明する。

図25(a)に示すように、素子分離領域であるSTI(Shallow Trench Isolation)12が設けられた半導体基板11上にゲート絶縁膜13を形成し、その上にゲート電極となる導電膜及びキャップ絶縁膜となるシリコン窒化膜を積層する。次に、これらをゲート電極形状にパターニングして、複数のゲート電極14及びキャップ絶縁膜16aを形成する。続いてLDD領域を形成した後、ゲート電極14及びキャップ絶縁膜16aの側面を覆うサイドウォール絶縁膜(シリコン窒化膜)16bを形成する。これによりゲート電極14それぞれの側面及び上面を覆う複数の保護絶縁膜16が形成される。次に、保護絶縁膜16をマスクとして半導体基板11に不純物を導入することにより、ソース/ドレイン拡散層15を形成し、図25(a)に示す構造を得る。

続いて、図25(b)に示すように、複数の保護絶縁膜16の間を埋め込むように全面に層間絶縁膜(例えば、BPSG膜)17を形成する。

次に、図25(c)に示すように、SACプロセスによりコンタクトプラグ(セルコンタクト)18を形成する。すなわち、層間絶縁膜17上にマスク層(図示せず)を形成し、層間絶縁膜17をエッチングすることにより、各ソース/ドレイン拡散層上にコンタクトホールを自己整合的に形成する。続いて、コンタクトホールを埋め込むように導電膜(例えばDOPOS膜)を形成することにより、ソース/ドレイン拡散層15に接続するセルコンタクト18を形成する。

このようにしてセルコンタクト18を形成することにより、セルコンタクト18のトップ径を広くすることができる。これは、セルコンタクト18上に形成される容量コンタクトプラグ(図示せず。以下、「容量コンタクト」ともいう。)やビット線コンタクトプラグ(図示せず。以下、「ビットコンタクト」ともいう。)とセルコンタクトとの接触面積を確保できるようにするためである。

また、SACプロセスにおいてSAC破れを防止するためには、セルコンタクト18が形成される層間絶縁膜17を十分に厚く形成しておく必要がある。

SAC破れとは、ゲート電極14を覆っている保護絶縁膜(シリコン窒化膜)16がエッチングされゲート電極14が露出し、ゲート電極14とセルコンタクト18とがショートしてしまうことをいう。すなわち、SACプロセスにおけるコンタクトホールの形成では、保護絶縁膜16であるシリコン窒化膜に対して選択比の高いエッチングを行うが、それでも、図25(c)に示すように、保護絶縁膜16の上端部は多少エッチングされることとなる。従って、層間絶縁膜17が薄い場合、保護絶縁膜16がエッチングに曝される時間が長くなるため、保護絶縁膜16がエッチングされる量も多くなり、ゲート電極14の一部が露出して、コンタクトプラグ18と接触してしまうこととなる。

したがって、セルコンタクト18のトップ径を広くし、且つSACプロセスにおいてSAC破れを防止するには、セルコンタクト18が形成される層間絶縁膜17を十分に厚く形成しておく必要がある。

しかしながら、層間絶縁膜17が厚いと、その厚みの分、隣り合うセルコンタクト18間の容量が大きくなってしまい、これによりビット線容量(Cb)が増加するという問題が生じる。

なお、SACプロセスを用いた半導体装置の製造方法については、例えば、特許文献1や特許文献2に示されている。
特開2005−129938号公報 特開2005−057303号公報 特許第3195785号公報

本発明の目的は、SACプロセスを用いるものであって、ビット線容量(Cb)の増加を抑えるとともに、SAC破れを防止し、且つセルコンタクトのトップ径を十分に広くすることが可能な半導体装置の製造方法及び半導体装置を提供することである。

本発明による半導体装置の製造方法は、半導体基板上に複数のゲート電極を形成する工程と、前記複数のゲート電極それぞれの上面及び側面を覆う複数の保護絶縁膜を形成する工程と、前記保護絶縁膜をマスクとして前記半導体基板に不純物を導入することにより前記半導体基板に複数のソース/ドレイン拡散層を形成する工程と、前記保護絶縁膜間及び前記保護絶縁膜上を含む全面に第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜を前記保護絶縁膜の上面が露出するまで研磨除去する工程と、前記露出された保護絶縁膜の上面を含む全面に第2層間絶縁膜を形成する工程と、前記ゲート電極間に形成された前記第1及び第2層間絶縁膜を自己整合的にエッチングすることにより、複数のコンタクトホールを形成する工程と、前記複数のコンタクトホールを埋め込むように全面にプラグ用導電膜を形成する工程と、前記プラグ用導電膜を前記第2層間絶縁膜の上面が露出するまで研磨除去することにより、前記複数のコンタクトホール内に埋め込まれた複数の第1コンタクトプラグを形成する工程とを備えることを特徴とする。

また、本発明による半導体装置は、半導体基板上に形成された複数のゲート電極と、前記複数のゲート電極それぞれの上面及び側面を覆う複数の保護絶縁膜と、前記半導体基板に形成された複数のソース/ドレイン拡散層と、前記複数の保護絶縁膜間に設けられた第1層間絶縁膜と、前記第1層間絶縁膜の上層に形成された第2層間絶縁膜と、前記第1及び第2の層間絶縁膜を貫通して設けられ、下面がそれぞれ前記ソース/ドレイン拡散層に電気的に接続し、上面が前記第2層間絶縁膜の上面とほぼ同一平面を構成する複数の第1コンタクトプラグを備えることを特徴とする。

本発明によれば、保護絶縁膜上に第2層間絶縁膜を形成していることにより、第1コンタクトプラグが形成されるコンタクトホールを形成する際、すなわち、SACプロセスにおけるエッチングにおいて、ゲート電極の肩部を覆っている保護絶縁膜がエッチングされる量を抑え、SAC破れを防止することができる。

また、プラグ用導電膜の研磨除去において、第2層間絶縁膜が研磨のストッパとして機能することにより、第1コンタクトプラグ(セルコンタクト)のトップ径を広く保つことができる。従って、この上に形成される容量コンタクトとセルコンタクトとの重ねマージンを大きくすることができる。

また、ブランケット絶縁膜を用いる場合、コンタクトホール底部のブランケット絶縁膜を除去する際、第2層間絶縁膜がハードマスクとして機能することにより、保護絶縁膜の上部(キャップ絶縁膜)を保護することができる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。

[第1の実施形態]

図1乃至図16及び18は、本発明の第1の実施の形態による半導体装置の製造工程を概略的に示す工程図である。

図1に示すように、まず、半導体基板101にSTI(Shallow Trench Isolation)領域102を形成する。次に、膜厚約70nmのゲート絶縁膜103、ゲート電極となる導電膜104及びキャップ絶縁膜となる膜厚約140nmのシリコン窒化膜105aをこの順に形成する。導電膜104は、膜厚約70nmのDOPOS(ドープドポリシリコン)膜104a、膜厚約5nmのタングステンシリサイド(WSi)膜104b及び膜厚約55nmの窒化タングステンと膜厚約10nmのタングステンの積層膜(W/WN)104cで構成されている。

次に、図2に示すように、シリコン窒化膜105a上に反射防止膜106a及びフォトレジスト膜106bからなるマスク層106を形成する。

続いて、マスク層106を用いて、シリコン窒化膜105a、導電膜104及びゲート絶縁膜103をパターニングすることにより、図3に示す構造を得る。すなわち、ゲート絶縁膜103上に形成された複数のゲート電極104g及び複数のキャップ絶縁膜105cが形成される。

次に、図4に示すように、キャップ絶縁膜105c及びゲート電極104gをマスクとして、半導体基板101に半導体基板101と反対の導電型の不純物を導入(イオン注入)することにより、LDD(Lightly Doped Drain)領域107を形成する。

次に、全面にシリコン窒化膜を形成した後、異方性エッチング(エッチバック)を行うことにより、図5に示すように、ゲート電極104gの側面を覆う膜厚約22nmのサイドウォール絶縁膜105sを形成する。これにより、キャップ絶縁膜105cとサイドウォール絶縁膜105sとからなるゲート電極104gを覆う保護絶縁膜105pが形成される。

続いて、保護絶縁膜105pをマスクとして、半導体基板101に半導体基板101と反対の導電型の不純物を導入(イオン注入)することにより、ソース/ドレイン拡散層108を形成する。

次に、図6に示すように、全面にシリコン窒化膜からなる膜厚約13nmのブランケット絶縁膜109を形成する。

次に、図7に示すように、隣接する保護絶縁膜105p間を含む全面に層間絶縁膜として膜厚約590nmのBPSG膜110を形成する。ここで、図6において形成したブランケット絶縁膜109は、BPSG膜110をリフローする際の高温(約800℃)に対し、半導体基板101を保護する役割を果たす。

次に、図8に示すように、層間絶縁膜110をCMP(Chemical Mechanical Polishing)法により、ブランケット絶縁膜109をストッパとして研磨除去する。通常、CMPでは、スラリーとしてシリカが用いられるが、ここでは、セリアスラリーを用いるのが好ましい。セリアスラリーを用いたCMPでは、シリコン窒化膜はほとんど削られないため、ブランケット絶縁膜109がほぼ完全なストッパとして機能する。

次に、図9に示すように、全面に層間絶縁膜として膜厚約200nmのNSG(Non Silicate Glass)膜111を形成する。

次に、図10に示すように、NSG膜111上に、反射防止膜112aとフォトレジスト膜112bとからなるマスク層112を形成する。マスク層112は、拡散層108の上部に位置する開口を有している。ここで、マスク層112の開口は、その幅が隣り合う保護絶縁膜105の肩部間よりも少し広めになるように設定するのが好ましい。

続いて、図11に示すように、図10のマスク層112を用いて、開口下のNSG膜111及びBPSG膜110を順次エッチング除去する。

その後、図12に示すように、NSG膜111をマスクとして、異方性エッチング(エッチバック)を行い、ソース/ドレイン拡散層108上のブランケット絶縁膜109を除去する。このようにして自己整合的に、複数のコンタクトホール113が形成される。なお、このエッチングにおいて、NSG膜111がハードマスクとして機能することにより、保護絶縁膜105pの肩部を保護することができる。

このように、保護絶縁膜105p上にNSG膜111を形成していることにより、コンタクトホール113を形成する際、すなわち、SACプロセスにおけるエッチングにおいて、ゲート電極104の肩部を覆っている保護絶縁膜105がエッチングされる量を抑え、SAC破れを防止することができる。また、ブランケット絶縁膜109を用いていることにより、コンタクトホール113底部のブランケット絶縁膜を除去する際、NSG膜112がハードマスクとして機能することにより、保護絶縁膜105の上部(キャップ絶縁膜)を保護することができる。

次に、図13に示すように、コンタクトホール113を埋め込むように全面にプラグ用導電膜として膜厚約250nmのDOPOS膜114を形成する。

続いて、図14に示すように、NSG膜111をストッパとして、DOPOS膜114をCMP法により研磨除去し、DOPOS膜114をコンタクトホール113内のみに残す。これにより、ソース/ドレイン拡散層108それぞれの上にコンタクトプラグ(セルコンタクト)114cpが形成される。このように、NSG膜111で擦り切るようにDOPOS膜114を研磨除去していることにより、図14に示すように、コンタクトプラグ114cpの上面はNSG膜とほぼ同一平面を構成することになる。このため、コンタクトプラグ114cpのトップ径が狭くなることを防止できる。特に、本実施形態では、図10に示したように、マスク層112の開口幅を広くしていることにより、NSG膜111の開口幅をより広くできるため、コンタクトプラグ114cpのトップ径をより広くすることを可能としている。

次に、図15に示すように、膜厚約180nmの層間絶縁膜115を形成する。続いて、図示のセルコンタクト114cpのうち、中央のセルコンタクト114cpと接続するコンタクトプラグ(ビットコンタクト)116を形成し、さらに、ビットコンタクト116と接続するビット線117を層間絶縁膜115上に形成する。

次に、図16に示すように、層間絶縁膜115上に膜厚約330nmの層間絶縁膜118を形成し、層間絶縁膜118及び115を貫通するコンタクトプラグ(容量コンタクト)119を形成する。これら容量コンタクト119は、図16に示す両端のセルコンタクト114cpにそれぞれ接続する。このとき、上述のとおり、セルコンタクト114cpのトップ径が広くなっているため、セルコンタクト114cpと容量コンタクト119との重ね合わせマージンを大きくすることができる。したがって、図16に示すように、容量コンタクト119をセルコンタクト114cpに対してオフセットさせることが可能となる。

ここで、セルコンタクト114cpに対して容量コンタクトをオフセットさせた場合のレイアウトを図17(a)に示し、セルコンタクト114cpと容量コンタクト119の中心を一致させた場合のレイアウトを図17(b)に示す。セルコンタクトと容量コンタクトとの中心が一致している場合には、図17(b)に示すように容量コンタクトのレイアウトが不均一となる。これに対し、図17(a)に示すように、セルコンタクト114cpに対して容量コンタクトをオフセットさせれば、容量コンタクト119のレイアウトをほぼ均等とすることが可能となる。したがって、露光マージンを拡大することが可能となる。

容量コンタクト119を形成した後は、図18に示すように、層間絶縁膜118上に膜厚約3000nmの層間絶縁膜120を形成し、これにキャパシタ形成用の開口121を形成後、開口121内に下部電極122、容量絶縁膜123及び上部電極124を順次形成することにより、シリンダ型キャパシタを形成する。その後、全面を絶縁膜125で覆うことにより、メモリセルトランジスタが完成する。なお、下部電極122は、容量を大きくするため、図示のように表面をHSG化することが好ましい。

[第2の実施形態]

次に、本発明の第2の実施形態につき説明する。本実施形態は、ゲート電極間がますます狭くなった場合でも、セルコンタクトとソース/ドレイン拡散層とを確実に電気的に接続するためのものである。

図19乃至図24は、第2の実施の形態による半導体装置の製造工程の一部を概略的に示す工程図である。以下の説明では、上記第1の実施形態と同一又は同様の工程は簡略化のため省略する。

まず、上記第1の実施形態と同じく図1〜5の工程を行った後、図19に示すように、半導体基板101に形成されたソース/ドレイン拡散層108各々上に、選択的にエピタキシャル層200を形成する。

その後、図6〜10と同様の工程を行うことにより、図20に示す構造を得る。図20に示すように、ブランケット絶縁膜109は、ソース/ドレイン拡散層108上においては、図19において形成したエピタキシャル層200の上に形成されている。

続いて、マスク層112を用いて、図21に示すように、マスク層112の開口下のNSG膜111及びBPSG膜110を順次エッチング除去する。

その後、図22に示すように、NSG膜111をマスクとして、異方性エッチングを行い、エピタキシャル層200上のブランケット絶縁膜109を除去する。これにより、コンタクトホール113が開口され、コンタクトホール113の底部にエピタキシャル層200の上面が露出する。

次に、図23に示すように、コンタクトホール113を埋め込むように全面にDOPOS膜114を形成する。このDOPOS膜114の埋め込みの際、本実施形態によれば、ソース/ドレイン拡散層108上にエピタキシャル層200を形成していることにより、良好に埋め込むことが可能となる。

続いて、図24に示すように、NSG膜111をストッパとして、コンタクトホール113内のみにDOPOS膜114を残すように、DOPOS膜114をCMP法により研磨除去し、エピタキシャル層200と接続するコンタクトプラグ114cpを形成する。これにより、コンタクトプラグ114cpは、エピタキシャル層200を介して、ソース/ドレイン拡散層108と電気的に接続される。なお、本実施形態においても、上記第1の実施形態と同様に、NSG膜111で擦り切るようにDOPOS膜114を研磨除去していることにより、コンタクトプラグ114cpのトップ径が狭くなることを防止できる。

この後は、第1の実施形態の図15〜17と同様にして、ビットコンタクト、ビット線、容量コンタクト及びキャパシタ等が形成される。

このように、本実施形態によれば、エピタキシャル層200の存在により、開口するコンタクトホール113の深さを浅くすることが可能となるため、隣接するゲート電極104gの間隔が狭く、アスペクト比が高い場合でも、エッチング残りなどが発生せず、良好なコンタクトホール113を形成することができる。

以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

本発明の第1の実施形態による半導体装置の製造方法の一工程(STI領域102の形成〜シリコン窒化膜105の形成)を示す断面図である。 本発明の第1の実施形態による半導体装置の製造方法の一工程(マスク層106の形成)を示す断面図である。 本発明の第1の実施形態による半導体装置の製造方法の一工程(キャップ絶縁膜105c及びゲート電極104gの形成)を示す断面図である。 本発明の第1の実施形態による半導体装置の製造方法の一工程(LDD領域107の形成)を示す断面図である。 本発明の第1の実施形態による半導体装置の製造方法の一工程(サイドウォール絶縁膜105sの形成及びソース/ドレイン拡散層108の形成)を示す断面図である。 本発明の第1の実施形態による半導体装置の製造方法の一工程(ブランケット絶縁膜109の形成)を示す断面図である。 本発明の第1の実施形態による半導体装置の製造方法の一工程(BPSG膜110の形成)を示す断面図である。 本発明の第1の実施形態による半導体装置の製造方法の一工程(BPSG膜110の研磨除去)を示す断面図である。 本発明の第1の実施形態による半導体装置の製造方法の一工程(NSG膜111の形成)を示す断面図である。 本発明の第1の実施形態による半導体装置の製造方法の一工程(マスク層112の形成)を示す断面図である。 本発明の第1の実施形態による半導体装置の製造方法の一工程(NSG膜111及びBPSG膜110のエッチング)を示す断面図である。 本発明の第1の実施形態による半導体装置の製造方法の一工程(ブランケット絶縁膜109のエッチバック)を示す断面図である。 本発明の第1の実施形態による半導体装置の製造方法の一工程(DOPOS膜114の形成)を示す断面図である。 本発明の第1の実施形態による半導体装置の製造方法の一工程(DOPOS膜114の研磨除去)を示す断面図である。 本発明の第1の実施形態による半導体装置の製造方法の一工程(層間絶縁膜115、ビットコンタクト116及びビット線117の形成)を示す断面図である。 本発明の第1の実施形態による半導体装置の製造方法の一工程(層間絶縁膜118の形成及び容量コンタクト119の形成)を示す断面図である。 図17(a)は、本発明の第1の実施形態により、セルコンタクト114cpに対して容量コンタクトをオフセットした場合のレイアウト図であり、図17(b)は、セルコンタクト114cpと容量コンタクト119の中心地が同じである場合のレイアウト図である。 本発明の第1の実施形態による半導体装置の製造方法の一工程(層間絶縁膜120の形成、キャパシタ(122,123及び124)の形成及び絶縁膜125の形成)を示す断面図である。 本発明の第2の実施形態による半導体装置の製造方法の一工程(エピタキシャル層200の形成)を示す断面図である。 本発明の第2の実施形態による半導体装置の製造方法の一工程(マスク層112の形成)を示す断面図である。 本発明の第2の実施形態による半導体装置の製造方法の一工程(NSG膜111及びBPSG膜110のエッチング)を示す断面図である。 本発明の第2の実施形態による半導体装置の製造方法の一工程(ブランケット絶縁膜109のエッチバック)を示す断面図である。 本発明の第2の実施形態による半導体装置の製造方法の一工程(DOPOS膜114の形成)を示す断面図である。 本発明の第2の実施形態による半導体装置の製造方法の一工程(DOPOS膜114の研磨除去)を示す断面図である。 従来の方法による半導体装置の製造工程を概略的に示す工程図である。

符号の説明

101,11 半導体基板
102 STI領域
103,13 ゲート絶縁膜
104 導電膜
104a DOPOS膜
104b WSi膜
104c W/WN膜
104g,14 ゲート電極
105a シリコン窒化膜
105c,16a キャップ絶縁膜
105s,16b サイドウォール絶縁膜
105p,16 保護絶縁膜
106 マスク層
106a 反射防止膜
106b フォトレジスト膜
107 LDD領域
108,15 ソース/ドレイン拡散層
109 ブランケット絶縁膜
110,111,115,118,120,17 層間絶縁膜
112 マスク層
112 膜
112 マスク層
112a 反射防止膜
112b フォトレジスト膜
113 コンタクトホール
114 DOPOS膜(プラグ用導電膜)
114cp,18 コンタクトプラグ(セルコンタクト)
116 コンタクトプラグ(ビットコンタクト)
117 ビット線
119 コンタクトプラグ(容量コンタクト)
121 開口
122 下部電極
123 容量絶縁膜
124 上部電極
125 絶縁膜
200 エピタキシャル層

Claims (12)

  1. 半導体基板上に複数のゲート電極を形成する工程と、
    前記複数のゲート電極それぞれの上面及び側面を覆う複数の保護絶縁膜を形成する工程と、
    前記保護絶縁膜をマスクとして前記半導体基板に不純物を導入することにより前記半導体基板に複数のソース/ドレイン拡散層を形成する工程と、
    前記保護絶縁膜間及び前記保護絶縁膜上を含む全面に第1層間絶縁膜を形成する工程と、
    前記第1層間絶縁膜を前記保護絶縁膜の上面が露出するまで研磨除去する工程と、
    前記露出された保護絶縁膜の上面を含む全面に第2層間絶縁膜を形成する工程と、
    前記ゲート電極間に形成された前記第1及び第2層間絶縁膜を自己整合的にエッチングすることにより、複数のコンタクトホールを形成する工程と、
    前記複数のコンタクトホールを埋め込むように全面にプラグ用導電膜を形成する工程と、
    前記プラグ用導電膜を前記第2層間絶縁膜の上面が露出するまで研磨除去することにより、前記複数のコンタクトホール内に埋め込まれた複数の第1コンタクトプラグを形成する工程とを備えることを特徴とする半導体装置の製造方法。
  2. 前記第1層間絶縁膜を形成する前に、少なくとも前記保護絶縁膜を覆うブランケット絶縁膜を形成する工程と、
    前記第2層間絶縁膜をマスクとして、前記コンタクトホールの底部に形成された前記ブランケット絶縁膜を除去する工程とをさらに備える請求項1に記載の半導体装置の製造方法。
  3. 前記第1層間絶縁膜がBPSG(Boro-Phospho Silicate Glass)膜であり、前記第2層間絶縁膜がNSG(Non Silicate Glass)膜であることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
  4. 前記保護絶縁膜がシリコン窒化膜であることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置の製造方法。
  5. 前記保護絶縁膜がゲート電極上に形成されたキャップ絶縁膜と、前記ゲート電極および前記キャップ絶縁膜の側面を覆うサイドウォール絶縁膜を有することを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置の製造方法。
  6. 前記プラグ用導電膜がDOPOS(ドープドポリシリコン)膜であることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置の製造方法。
  7. 前記ブランケット絶縁膜がシリコン窒化膜であることを特徴とする請求項2記載の半導体装置の製造方法。
  8. 前記第1層間絶縁膜を形成する前に、前記ソース/ドレイン拡散層上に選択的にエピタキシャル層を形成する工程をさらに備え、
    前記複数のコンタクトホールを形成する工程においては、前記エピタキシャル層が露出するまで前記第1及び第2層間絶縁膜をエッチングすることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置の製造方法。
  9. 前記第1コンタクトプラグ上に第2コンタクトプラグを形成する工程をさらに備え、前記第2コンタクトプラグが前記第1コンタクトプラグに対してオフセットしていることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置の製造方法。
  10. 半導体基板上に形成された複数のゲート電極と、
    前記複数のゲート電極それぞれの上面及び側面を覆う複数の保護絶縁膜と、
    前記半導体基板に形成された複数のソース/ドレイン拡散層と、
    前記複数の保護絶縁膜間に設けられた第1層間絶縁膜と、
    前記第1層間絶縁膜の上層に形成された第2層間絶縁膜と、
    前記第1及び第2の層間絶縁膜を貫通して設けられ、下面がそれぞれ前記ソース/ドレイン拡散層に電気的に接続し、上面が前記第2層間絶縁膜の上面とほぼ同一平面を構成する複数の第1コンタクトプラグを備えることを特徴とする半導体装置。
  11. 前記第2層間絶縁膜の上層に形成された第3層間絶縁膜と、
    前記第3層間絶縁膜を貫通して設けられ、前記第1コンタクトプラグと電気的に接続する第2コンタクトプラグとをさらに備え、
    前記第2コンタクトプラグが前記第1コンタクトプラグに対してオフセットしていることを特徴とする請求項10に記載の半導体装置。
  12. 前記第1コンタクトプラグは、エピタキシャル層を介して前記ソース/ドレイン拡散層に電気的に接続していることを特徴とする請求項10又は11に記載の半導体装置。
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