JP3953981B2 - 集積回路の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 238000002955 isolation Methods 0.000 claims description 37
- 239000003990 capacitor Substances 0.000 claims description 36
- 238000005530 etching Methods 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 229920005591 polysilicon Polymers 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 15
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 239000004020 conductor Substances 0.000 description 19
- 239000012212 insulator Substances 0.000 description 18
- 238000000151 deposition Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 235000012431 wafers Nutrition 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 239000011737 fluorine Substances 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 125000000896 monocarboxylic acid group Chemical group 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Manufacturing & Machinery (AREA)
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Description
【発明の属する技術分野】
本発明は、SOIウエハ上のDRAMアレイに関し、特に極めて薄い絶縁層に関する。
【0002】
【従来の技術】
トレンチ・キャパシタDRAMアレイを有するSOI回路において、キャパシタは、キャパシタ・トレンチに接する垂直面でデバイス層と電気的に接触する埋め込みストラップを介してパス・トランジスタに接続される。
【0003】
“パッシング・ワード線(passing wordline)”とキャパシタとの間の絶縁体の厚さが、結合(短絡を含む)を抑制するのに極めて充分であるときに、パッシング・ワード線が、アレイの隣接する行でのトレンチ・キャパシタ上を通るように、セルが千鳥配列される従来のDRAMレイアウトは機能する。
【0004】
【発明が解決しようとする課題】
しかし、デバイス層の厚さを減らすことは、トレンチ上部酸化物(TTO)の厚さを相対的に減少させてきた。それ故、従来の製造公差でパッシング・ワード線レイアウトを維持することは、もはや可能ではない。
【0005】
したがって、従来技術において、薄いデバイス層を有するSOI回路のセル・レイアウト変更し、DRAMセルのサイズを拡大しなければならない。
【0006】
この技術は、パッシング・ワード線が隣接する行でのトレンチ上を通ることを依然として可能にしながら、薄いデバイス層の利点を維持するDRAMセル構造によって利益を得る。
【0007】
【課題を解決するための手段】
本発明の目的は、埋め込みストラップがデバイス層の下部に接触するSOI技術のDRAMセル構造を提供することにある。
【0008】
本発明の特徴は、デバイス層の下部の製造公差内の深さまでトレンチ中心電極をリセスすることにある。
【0009】
本発明の他の特徴は、トレンチを横方向に広げるために等方性エッチングを行って、拡張された開口部でデバイス層をアンダーカットすることにある。
【0010】
本発明の他の特徴は、拡張された開口部をコンフォーマルな導体で充填することにある。
【0011】
本発明の更に他の特徴は、拡張された開口部の表面を、充填ステップの前に導電性材料でコーティングすることにある。
【0012】
【発明の実施の形態】
図7を参照すると、従来のDRAM SOIセルの一部断面が示されている。トレンチ100は、シリコン・デバイス層60(厚さ約35nm)および埋め込み酸化物(BOX)50(厚さ100〜300nm)を経て基板10に、一例として数ミクロンの深さまでエッチングされている。絶縁体、例えば酸化物または酸窒化物が、トレンチ内側にコンフォーマルに付着され、ドープされたポリシリコン中心電極105が付着されている。トレンチの上部左では、浅いトレンチ分離(STI)70が、セルを回路の他の部分から分離している。トレンチの右側には、シリコン・デバイス層60の部分の中に2つのFET210が形成されている。図の中央のFETは、ドープされたポリシリコン・ストラップ211を介してトレンチ・キャパシタ100に接続されている。ストラップ211は、トランジスタ210の一方の電極であり、拡散領域220は、他方の電極である。ゲート絶縁体213およびゲート212により、トランジスタ210が完成される。
【0013】
拡散領域220は、両セルで共用され、両トランジスタ210に共通である。拡散領域は、ビット線225と電気的に接触するビット線コンタクトであり、ビット線は、アレイの他のセルと接触するように左右に延びている。
【0014】
ゲート212は、また、ワード線であり、他のセルと接触するように紙面に対し垂直に延びている。図の左側には、“パッシング・ワード線”と呼ばれるポリシリコン232が、従来の折り返されたビット線アレイ・レイアウトにおいて、紙面の前後でセルと接触するように延びている。この幾何学的配置は、隣接するビット線が、センス増幅器の対向する側に達することができるように用いられ、従って、共通モード雑音除去を改善している。
【0015】
本発明によって処理される問題は、パッシング・ワード線232と中心電極との間の絶縁が、トランジスタ210のゲート酸化物213と同じ厚さの薄いゲート酸化物213’のみであることである。現在の技術では、SOI層の厚さが極めて薄いので、リセス調整における製造公差は、この領域を絶縁体で充填することを可能にしない。デバイス層の厚さが、約100nm未満になると、製造公差(100nmデバイス層に対して±35nm)が含まれ、TTOで充填することが可能な厚さがあまりに薄いので、パッシング・ワード線をトレンチ電極から確実に分離できないようになる。この場合、ここに示された小型バージョンから、パッシング・ワード線をトレンチから変位させる大型バージョンへレイアウトを変えることが必要である。
【0016】
図1を参照すると、本発明の方法の結果が示されている。図では、中心電極105は、BOX50のほぼ中間までリセスされており、拡張されたトレンチ開口部が等方性エッチングによって形成されている。この拡張された開口部は、代表的に25nm横方向に延び、デバイス層60の下部側面(裏面)に接触する。トレンチ上部酸化物は、デバイス層60の最大限の厚さにすることができ、絶縁のための充分な安全マージンを与える。以降の図は、方法におけるステップを示している。
【0017】
約200nmの好ましいBOX厚さと、35nmのP型デバイス層厚さを有する標準SOIウエハで開始して、標準パッド層、例えば、薄い熱酸化物、付着された窒化物80(100〜300nm)およびCVD酸化物(500〜1000nm)が形成される。BOX厚さは、ウエハを製造するために使用される技術に応じて変化する。SIMOXウエハでは、BOXは、100〜500nmの厚さである。結合ウエハでは、BOXは、10〜300nmの厚さである。深いストレージ・トレンチが、SOI、BOXを経て、基板内にエッチングされる。エッチング中にCVD酸化物のほとんどは、除去される。標準トレンチ・キャパシタ処理が行われる。この処理は、必要ならばプレート外方拡散と、(N+ )ドープされたポリシリコンのキャパシタ誘電体ライニング(例えば、酸窒化物)付着とを含んでいる。プレートおよびノード電極は、簡略化するために図から省略されている。中心電極材料105は、代表的にはBOX50の中間点の深さまでリセスされ、ストラップで、次には絶縁体で充填される開口部110を残す。結果が図2に示されており、図では、トレンチは、パッド窒化物80、SOI60、BOX50を経て、基板10内に延びている。
【0018】
次に、シリコンよりむしろBOXを腐蝕する等方性エッチングが、開口部110を横方向に広げ、拡張された開口部115を形成する。断片形状(odd shaped)の酸化物プラグ52がこのエッチングの後に残る。このエッチングで必要なことは、エッチングが、層60の下部に、埋め込みストラップとデバイス層との間を電気的に接触させるのに適したクリーンな面を作ることである。適切なエッチングは、ウエット・エッチング、例えばHF、および等方性ドライ・エッチング、例えばSF6 ,NF3 ,CF4 /O2 ,CF4 のようなガスを含むフッ素(fluorine)である。“Silicon VLSI Technology”Plummer,Deal,Griffin,pp644−647,Prentice Hall,2000のような標準的著書が、種々のガスの特性を論じている。
【0019】
一例として、100nmの基本ルールでは、拡張された開口部115は、デバイス層60の下に横方向に25nmだけ延び、左側の隣接する開口部に酸化物プラグ52を経て短絡すること無しに、充分に大きい下部コンタクト領域を与える。基本ルールが変わるに従って、安全マージンのために必要な公差は、対応して変わる。開口部115の下部の角部が、基板10に向かって下方に延びることに注意すべきである。埋め込みストラップが基板と短絡しないことが、リセスの深さとエッチング処理についての要件である。その結果が図3に示されている。
【0020】
次に、ストラップ120が、開口部115内に導電性ポリシリコン(N+ )の付着によって形成される。ポリシリコンは、SOI層60の下面での接触に影響を与えない方向性エッチングによってリセスされ、SOI層60より下方にわずかに延びる開口部117を残す。このリセスは、SOI層60の上面からストラップ拡散領域を離れた状態にする働きをする。さらに、ストラップ材料が、デバイス層の垂直面と接触しているならば、トランジスタ特性(すなわち、短チャネル効果、接合リーク等)に悪影響を与えるストラップからの拡散があるかも知れない。
【0021】
本発明の優れた特徴は、中央における残りのポリシリコン・ストラップの厚さが、キャパシタに流れ込んだり、キャパシタから流れ出たりする電流の流れに大きな影響を及ぼさないため、このリセスの深さが重要ではないということである。このステップの結果が図4に示されている。
【0022】
次に、図5に示すように、適切な材料、例えばCVDまたはHDP酸化物140が付着され、パッド窒化物80と同じレベルに平坦化される。
【0023】
フォトレジスト180は、パターニングされて開口部182を有し、エッチングは、BOX50および充填酸化物140よりむしろパッド窒化物80およびSOI60を腐蝕し、トレンチ間の領域から埋め込みストラップのポリシリコン材料を取り除く。このステップは、デバイス層に延びる浅いトレンチ分離(STI)の分離トレンチを形成する。拡張された開口部は、紙面の前後および左右に延びる。分離トレンチは、アクティブ領域を除いてデバイス層の全てを取り除き、そのため、アクティブ領域およびトレンチの外側の埋め込みストラップの部分が切り取られる。開口部182の大きさは、ストラップが、図の右側に延びるアクティブ領域間のオーバラップ内にのみ残るように選ばれ、そしてトレンチ、すなわちトレンチ外側の全てのストラップは、取り除かれる。結果が図6に示されている。このステップの目的は、SOIを経ての隣接するセル間のリークを防ぐことにある。
【0024】
前のステップで取り除かれた領域は、酸化物で充填され、平坦化されてセル間にSTIを形成する。トランジスタがデバイス層に形成され、図1に示すようにセルを完成する。図1のパッシング・ワード線214は、本発明によって与えられる広く厚い絶縁体が、トレンチ・キャパシタとパッシング・ワード線との間のアライメントに対して非常に寛容であるという本発明の利点を説明するために変位されて示されている。
【0025】
図8を参照すると、他の実施例におけるステップの結果が示されている。この実施例では、埋め込みストラップのためのポリシリコンの付着の前に、金属窒化物(例えば、WN,TiN)または他の低抵抗材料の導電性ライナ322がCVDによってコンフォーマルに付着されている。この実施例は、第1の実施例のドープされたポリシリコン材料よりもSOI層60に、更にコンフォーマルに付着および/または接着する材料が選択できる、すなわち、接着力および導電性の改善が、このステップの追加のコストに値する、という利点を有する。層322の厚さは、代表的に5nmである。このステップの後、アモルファスまたはポリシリコン320が第1の実施例のように付着される。
【0026】
図5の第1の実施例のように、ライナ322およびポリシリコン320は、リセスされ、開口部は、酸化物140で充填され、平坦化される。図9は、平坦化ステップに、第1の実施例と同じ開口部182を有するフォトレジストの付着とパターニングを加えたステップの結果を示している。図9において、ライナ322がSOI層60の下部に接触するので、エッチャントは、ライナ322よりむしろポリシリコン320を腐蝕し、エッチャントがその腐蝕を横に広げる機会を減らすことに注目すべきである。異方性エッチングが、ライナが無傷のままであるために好ましい。好ましいエッチャントは、HBr,Cl2 ,Cl2 /HBr/O2 である。他の、SF6 またはCF4 のようなドライ・エッチャントまたはHNO3 :H2 O:HF(+CH3 COOH)のようなウエット・エッチャントが使用できる。
【0027】
図10は、トレンチ領域の外側の露出したパッド窒化物80、SOI、ライナおよびストラップを取り除き、次に酸化物170で充填し、STIの酸化物170によって囲まれた誘電体の固体プラグ140を残した結果を示している。パッド窒化物80が取り除かれ、トランジスタがSOI層60に形成され、相互接続が形成されて、第1の実施例のように回路を完成する。
【0028】
本発明を、1つの好ましい実施例で説明したが、当業者は、本発明の趣旨と範囲を逸脱することなく種々の変形を行って本発明を実現できることが分かるであろう。
【0029】
まとめとして、本発明の構成に関して以下の事項を開示する。
(1)アレイ絶縁層の上方に半導体のデバイス層を有し、前記デバイス層に形成されたパス・トランジスタに、埋め込みストラップによって接続されたトレンチ・キャパシタを含むDRAMセルのアレイを備える集積回路の製造方法であって、
前記デバイス層およびアレイ絶縁層を経てトレンチをエッチングすることにより1セットの前記トレンチ・キャパシタを形成し、キャパシタ絶縁体によって絶縁された中心電極を付着するステップを含み、
前記デバイス層の下面より下に前記中心電極をリセスするステップを含み、
前記トレンチの外側の前記アレイ絶縁層を横方向にエッチングし、それによって、前記デバイス層の前記下面の接触領域を露出するステップを含み、
前記デバイス層の下面より上のレベルまで前記トレンチ内にストラップ導電性材料を付着するステップを含み、前記ストラップ導電性材料は、前記下面に電気的に接触して前記埋め込みストラップを形成し、
前記ストラップ導電性材料の上方のトレンチ内に上部絶縁体厚さを有する上部絶縁材料を付着するステップを含み、
前記デバイス層に、セル電極と、トランジスタ・ゲートと、前記埋め込みストラップに接触する内部電極とを有する1セットのセル・パス・トランジスタを形成するステップとを含む集積回路の製造方法。
(2)第1サブセットのセルのトランジスタ・ゲートに接触し、第2サブセットのセルのトレンチの上方を延びる第1サブセットの相互接続線を形成するステップを更に含み、前記第1サブセットの相互接続線は、前記上部絶縁体厚さによって前記第2サブセットのセルの前記中心電極から垂直に分離され、
第2サブセットのセルのトランジスタ・ゲートに接触し、前記第1サブセットのセルのトレンチの上方を延びる第2サブセットの相互接続線を形成するステップを更に含み、前記第2サブセットの相互接続線は、前記上部絶縁体厚さによって前記第1サブセットのセルの前記中心電極から垂直に分離される上記(1)に記載の製造方法。
(3)前記デバイス層の前記下面より下のレベルまで前記トレンチ内の前記ストラップ導電性材料を取り除くステップを更に含み、前記ストラップ導電性材料は、前記デバイス層と前記下面でのみに電気的に接触する上記(1)に記載の製造方法。
(4)前記上部絶縁体層を平坦化し、前記トレンチおよび前記セル・パス・トランジスタの外側の前記デバイス層および前記アレイ絶縁層を、前記デバイス層の少なくとも下面の深さまで取り除くことによって1セットの分離トレンチを形成するステップを更に含み、前記トレンチの内側および前記トランジスタの下の埋め込みストラップの部分のみが残る上記(1)に記載の製造方法。
(5)前記上部絶縁体層を平坦化し、前記トレンチおよび前記セル・パス・トランジスタの外側の前記デバイス層および前記アレイ絶縁層を、前記デバイス層の少なくとも下面の深さまで取り除くことによって1セットの分離トレンチを形成するステップを更に含み、前記トレンチの内側および前記トランジスタの下の埋め込みストラップの部分のみが残る上記(2)に記載の製造方法。
(6)横方向にエッチングする前記ステップは、フッ素組成物を用いてほぼ等方性のエッチングによって行われる上記(1)に記載の製造方法。
(7)前記アレイ・デバイス層は、100nmより薄い厚さを有する上記(1)に記載の製造方法。
(8)前記上部絶縁体は、100nmより厚い厚さを有する上記(1)に記載の製造方法。
(9)アレイ絶縁層の上方に半導体のデバイス層を有し、前記デバイス層に形成されたパス・トランジスタに、埋め込みストラップによって接続されたトレンチ・キャパシタを含むDRAMセルのアレイを備える集積回路の製造方法であって、
前記デバイス層およびアレイ絶縁層を経てトレンチをエッチングすることにより1セットの前記トレンチ・キャパシタを形成し、キャパシタ絶縁体によって絶縁された中心電極を付着するステップを含み、
前記デバイス層の下面より下に前記中心電極をリセスするステップを含み、
前記トレンチの外側の前記アレイ絶縁層を横方向にエッチングし、それによって、前記デバイス層の前記下面の接触領域を露出するステップを含み、
前記デバイス層の下面より上のレベルまで前記トレンチ内にコンフォーマルなライナ導電性材料を付着するステップを含み、前記ライナ導電性材料は、前記下面に電気的に接触し、
前記デバイス層の下面より上のレベルまで前記トレンチ内にストラップ導電性材料を付着するステップを含み、前記ストラップ導電性材料は、前記コンフォーマルなライナ導電性材料を通る電気的パスを作って、前記埋め込みストラップを形成し、
前記ストラップ導電性材料の上方のトレンチ内に上部絶縁体厚さを有する上部絶縁材料を付着するステップを含み、
前記デバイス層に、セル電極と、トランジスタ・ゲートと、前記埋め込みストラップに接触する内部電極とを有する1セットのセル・パス・トランジスタを形成するステップとを含む集積回路の製造方法。
(10)前記デバイス層の前記下面より下のレベルまで前記トレンチ内の前記ストラップ導電性材料を取り除くステップを更に含み、前記ストラップ導電性材料は、前記デバイス層と前記下面でのみに電気的に接触する上記(9)に記載の製造方法。
(11)前記上部絶縁体層を平坦化し、前記トレンチおよび前記セル・パス・トランジスタの外側の前記デバイス層および前記アレイ絶縁層を、前記デバイス層の少なくとも下面の深さまで取り除くことによって1セットの分離トレンチを形成するステップを更に含み、前記トレンチの内側および前記トランジスタの下の埋め込みストラップの部分のみが残る上記(9)に記載の製造方法。
(12)横方向にエッチングする前記ステップは、フッ素組成物を用いてほぼ等方性のエッチングによって行われる上記(9)に記載の製造方法。
(13)アレイ絶縁層の上方に半導体のデバイス層を有し、前記デバイス層に形成されたパス・トランジスタに埋め込みストラップによって接続されたトレンチ・キャパシタを含むDRAMセルのアレイを備え、前記パス・トランジスタが前記トレンチに隣接する内部コンタクトを有する集積回路であって、
1セットの前記トレンチ・キャパシタは、キャパシタ絶縁体によって絶縁された中心電極を有し、前記中心電極は、前記デバイス層の下面より下に上面を有し、
前記埋め込みストラップは、前記デバイス層の前記下面より下のレベルまで前記トレンチ内に垂直に、および前記トレンチの外側に横方向に、および前記パス・トランジスタの前記内部コンタクトの下に広がるストラップ導電性材料により形成され、前記ストラップ導電性材料は、前記下面に電気的に接触して、前記埋め込みストラップを形成し、
上部絶縁材料が、前記ストラップ導電性材料の上方に広がる前記トレンチ内に上部絶縁体厚さを有し、前記パス・トランジスタの前記内部コンタクトの垂直面に接する集積回路。
(14)前記中心電極の上面および前記デバイス層の前記下面に沿って広がる導電性材料のコンフォーマル層を更に有する上記(13)に記載の集積回路。
【図面の簡単な説明】
【図1】本発明のDRAMセルの断面を示す図である。
【図2】図1に示すセルを作製する中間ステップを示す図である。
【図3】図1に示すセルを作製する中間ステップを示す図である。
【図4】図1に示すセルを作製する中間ステップを示す図である。
【図5】図1に示すセルを作製する中間ステップを示す図である。
【図6】図1に示すセルを作製する中間ステップを示す図である。
【図7】従来のDRAMセルの断面を示す図である。
【図8】他の実施例の対応するステップを示す図である。
【図9】他の実施例の対応するステップを示す図である。
【図10】他の実施例の対応するステップを示す図である。
【符号の説明】
10 基板
50 埋め込み酸化物(BOX)
52 酸化物プラグ
60 シリコン・デバイス(SOI)層
70 シャロー・トレンチ分離(STI)
80 パッド窒化物
100 トレンチ・キャパシタ
105 中心電極
110,115,117,182 開口部
120,211 ストラップ
140,170 酸化物
180 フォトレジスト
210 FET
212 ゲート
213,213’ ゲート酸化物
214,232 パッシング・ワード線
220 拡散領域
225 ビット線
320 ポリシリコン
322 導電性ライナ
Claims (9)
- デバイス層に形成されたパス・トランジスタに埋込みストラップによって接続されたトレンチ・キャパシタを有するDRAMセルのアレイを備える集積回路の製造方法であって、
基板上に形成された埋込み酸化物層、該埋込み酸化物層上に形成されたデバイス層を有するSOIウエハを用意し、前記デバイス層上にパッド層を形成するステップと、
第1のDRAMセルの第1トレンチ・キャパシタ用の第1トレンチと第2のDRAMセルの第2トレンチ・キャパシタ用の第2トレンチとを、これらが互いに隣接するように、前記パッド層、前記デバイス層、前記埋込み酸化物層を経て前記基板にまで延びるように形成し、前記第1トレンチ及び前記第2トレンチのそれぞれの内部にキャパシタ誘電体により絶縁された中心電極を形成することにより、前記第1トレンチ・キャパシタ及び前記第2トレンチ・キャパシタを形成するステップと、
前記中心電極を前記デバイス層の下面よりも下までリセスすることにより前記第1トレンチ及び前記第2トレンチのそれぞれに第1開口部を形成するステップと、
前記第1トレンチ及び前記第2トレンチのそれぞれの前記第1開口部内に露出する前記埋込み酸化物層を横方向にエッチングすることにより、前記デバイス層の下面の接触領域を露出するステップと、
前記第1トレンチ及び前記第2トレンチのそれぞれの前記第1開口部内に導電性ポリシリコンを充填し、該導電性ポリシリコンのうち前記第1開口部により規定された部分を前記デバイス層の下面より下までリセスすることにより、前記第1トレンチ・キャパシタの前記中心電極及び前記デバイス層の下面に接続する第1ストラップと、前記第2トレンチ・キャパシタの前記中心電極及び前記デバイス層の下面に接続する第2ストラップとを形成するステップと、
前記第1トレンチ及び前記第2トレンチのそれぞれの前記第1開口部内を第1酸化物材料で充填することにより前記第1ストラップの上に第1トレンチ分離部を形成すると共に前記第2ストラップの上に第2トレンチ分離部を形成するステップと、
前記第1トレンチ分離部、前記第2トレンチ分離部及び前記パッド層の上にフォトレジスト層を付着し、前記第1トレンチ分離部及び前記第2トレンチ分離部の間の領域と、該領域に隣接する前記第1トレンチ分離部の一部と、前記領域に隣接する前記第2トレンチ分離部の一部を露出する第2開口部を前記フォトレジスト層に形成し、前記パッド層、前記デバイス層、前記第1ストラップ及び前記第2ストラップのそれぞれのうち前記第2開口部内に露出する部分を除去することにより第3開口部を形成するステップと、
前記第3開口部内を第2酸化物材料で充填することにより、前記第1のDRAMセルと前記第2のDRAMセルとを分離する分離領域を形成するステップと、
前記デバイス層を露出するまで、前記パッド層、前記第1トレンチ分離部、前記第2トレンチ分離部及び前記分離領域を除去して平坦化するステップと、
前記デバイス層に、前記第1ストラップに接続する前記第1のDRAMセルのパス・トランジスタを形成し、前記第2ストラップに接続する前記第2のDRAMセルのパス・トランジスタを形成すると共に、前記第1トレンチ分離部及び前記第2トレンチ分離部の上にパッシング・ワード線をそれぞれ形成するステップとを含む前記集積回路の製造方法。 - 前記埋込み酸化物層の横方向にエッチングは等方性エッチングにより行われる、請求項1に記載の製造方法。
- 前記デバイス層の材料はシリコンである、請求項1に記載の製造方法。
- 前記パッド層の材料は熱酸化物又は窒化物である、請求項1に記載の製造方法。
- デバイス層に形成されたパス・トランジスタに埋込みストラップによって接続されたト レンチ・キャパシタを有するDRAMセルのアレイを備える集積回路の製造方法であって、
基板上に形成された埋込み酸化物層、該埋込み酸化物層上に形成されたデバイス層を有するSOIウエハを用意し、前記デバイス層上にパッド層を形成するステップと、
第1のDRAMセルの第1トレンチ・キャパシタ用の第1トレンチと第2のDRAMセルの第2トレンチ・キャパシタ用の第2トレンチとを、これらが互いに隣接するように、前記パッド層、前記デバイス層、前記埋込み酸化物層を経て前記基板にまで延びるように形成し、前記第1トレンチ及び前記第2トレンチのそれぞれの内部にキャパシタ誘電体により絶縁された中心電極を形成することにより、前記第1トレンチ・キャパシタ及び前記第2トレンチ・キャパシタを形成するステップと、
前記中心電極を前記デバイス層の下面よりも下までリセスすることにより前記第1トレンチ及び前記第2トレンチのそれぞれに第1開口部を形成するステップと、
前記第1トレンチ及び前記第2トレンチのそれぞれの前記第1開口部内に露出する前記埋込み酸化物層を横方向にエッチングすることにより、前記デバイス層の下面の接触領域を露出するステップと、
前記第1トレンチ及び前記第2トレンチのそれぞれの前記第1開口部内に露出した前記パッド層、前記デバイス層、前記埋込み酸化物層及び前記中心電極のそれぞれの面に導電性ライナを形成し、該導電性ライナと接触するように、前記第1トレンチ及び前記第2トレンチのそれぞれの前記第1開口部内に導電性ポリシリコンを充填し、前記導電性ポリシリコンのうち前記第1開口部により規定された部分を前記デバイス層の下面より下までリセスすると共に前記導電性ライナのうち前記第1開口部により規定された部分を除去することにより、前記第1トレンチ・キャパシタの前記中心電極に接続し且つ前記デバイス層の下面に前記導電性ライナを介して接続する第1ストラップと、前記第2トレンチ・キャパシタの前記中心電極に接続し且つ前記デバイス層の下面に前記導電性ライナを介して接続する第2ストラップとを形成するステップと、
前記第1トレンチ及び前記第2トレンチのそれぞれの前記第1開口部内を第1酸化物材料で充填することにより前記第1ストラップの上に第1トレンチ分離部を形成すると共に前記第2ストラップの上に第2トレンチ分離部を形成するステップと、
前記第1トレンチ分離部、前記第2トレンチ分離部及び前記パッド層の上にフォトレジスト層を付着し、前記第1トレンチ分離部及び前記第2トレンチ分離部の間の領域と、該領域に隣接する前記第1トレンチ分離部の一部と、前記領域に隣接する前記第2トレンチ分離部の一部を露出する第2開口部を前記フォトレジスト層に形成し、前記パッド層、前記デバイス層、前記導電性ライナ、前記第1ストラップ及び前記第2ストラップのそれぞれのうち前記第2開口部内に露出する部分を除去することにより第3開口部を形成するステップと、
前記第3開口部内を第2酸化物材料で充填することにより、前記第1のDRAMセルと前記第2のDRAMセルとを分離する分離領域を形成するステップと、
前記デバイス層を露出するまで、前記パッド層、前記第1トレンチ分離部、前記第2トレンチ分離部及び前記分離領域を除去して平坦化するステップと、
前記デバイス層に、前記第1ストラップに接続する前記第1のDRAMセルのパス・トランジスタを形成し、前記第2ストラップに接続する前記第2のDRAMセルのパス・トランジスタを形成すると共に、前記第1トレンチ分離部及び前記第2トレンチ分離部の上にパッシング・ワード線をそれぞれ形成するステップとを含む前記集積回路の製造方法。 - 前記埋込み酸化物層の横方向にエッチングは等方性エッチングにより行われる、請求項5に記載の製造方法。
- 前記デバイス層の材料はシリコンである、請求項5に記載の製造方法。
- 前記パッド層の材料は熱酸化物又は窒化物である、請求項5に記載の製造方法。
- 前記導電性ライナの材料は、WN又はTiNである、請求項5に記載の製造方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/161,960 US6635525B1 (en) | 2002-06-03 | 2002-06-03 | Method of making backside buried strap for SOI DRAM trench capacitor |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004015053A JP2004015053A (ja) | 2004-01-15 |
JP3953981B2 true JP3953981B2 (ja) | 2007-08-08 |
Family
ID=28791195
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003151411A Expired - Fee Related JP3953981B2 (ja) | 2002-06-03 | 2003-05-28 | 集積回路の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US6635525B1 (ja) |
JP (1) | JP3953981B2 (ja) |
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-
2003
- 2003-05-28 JP JP2003151411A patent/JP3953981B2/ja not_active Expired - Fee Related
- 2003-07-08 US US10/614,961 patent/US6815749B1/en not_active Expired - Fee Related
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---|---|
US6635525B1 (en) | 2003-10-21 |
US6815749B1 (en) | 2004-11-09 |
JP2004015053A (ja) | 2004-01-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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|
A131 | Notification of reasons for refusal |
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|
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|
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
LAPS | Cancellation because of no payment of annual fees |