JP3927179B2 - 半導体記憶装置およびその製造方法 - Google Patents

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Description

この発明は、半導体記憶装置およびその製造方法に関し、例えば、トレンチキャパシタＤＲＡＭ等に適用されるものである。
ＤＲＡＭ（Dynamic Random Access Memory）セルサイズのシュリンクがすすむにつれ、キャパシタの面積が縮小しキャパシタの容量を確保することがますます困難となっている。それに伴い、Ａｌ２Ｏ３、ＴａＯ、ＢＳＴＯに代表される高誘電体材をセルキャパシタのキャパシタ絶縁膜に適用し、同じパターン占有面積でより大きな蓄積容量を確保する技術がますます重要となっている。上記のようにトレンチ型のセルに金属酸化物に代表される高誘電体膜を採用する場合、半導体基板中に形成したトレンチキャパシタ内に高誘電体膜を埋め込む必要がある。この際、半導体基板と高誘電体膜とが接触する部分を極力へらし、セルリークの原因となるセルトランジスタの近傍に接触することのない構造が必須であると考えられる。これは、キャパシタ絶縁膜中に含まれる高誘電体材が基板中に拡散することにより、トラップ中心となりジャンクションリークを増大させ、リテンション特性（電荷保持特性）が低下するからである。
ところで、従来用いられている、いわゆるＢＥＳＴセルと呼ばれるトレンチ・キャパシタ・セル構造では、ストレージノード（キャパシタ絶縁膜）とセルトランジスタそれぞれの拡散層とを基板中で結合させることでトレンチキャパシタとセルトランジスタとを電気的に接続している。しかしこの場合おいては、キャパシタ絶縁膜として形成された高誘電体膜とセルトランジスタの拡散層が直接接触する。もしくは、サーフェスサーフェスストラップを介在して高誘電体膜とセルトランジスタの拡散層とが接触する。そのため、高誘電体膜中の高誘電体不純物が基板中の拡散層またはサーフェスストラップ中に拡散する可能性があり、上記同様、高誘電体不純物の拡散に起因するジャンクションリークが増大し、リテンション特性が低下する恐れがある。そのため、ＢＥＳＴセルに高誘電体膜を適用する場合においても、リテンション特性が低下するという問題を解決する必要がある。
また、ＢＥＳＴセルは通常、トレンチキャパシタ形成後にセルトランジスタのアクティブアリアを形成する工程により製造される。そのため、トレンチキャパシタの側面をアクティブ・エリアに沿った形で除去する工程が必須となっている。この際、高誘電体膜がアクティブアリア加工時に剥き出しとなる可能性があり、高誘電体材の不純物が再付着し、リテンション特性が低下するという問題がある。
そこで、例えば、非特許文献１では、トレンチ加工後、高誘電体膜を成膜し、ポリシリコンからなるストレージノード電極を堆積形成し、その後ストレージノードをリセスしてトレンチ上部の高誘電体膜をウェットエッチングにより取り除く工程を加えることで上記問題を解決することが提案されている。
しかし、この場合においても、セルトランジスタのソースまたはドレイン拡散層となる領域上に直接高誘電体膜を堆積形成する必要があり、ウェットエッチング等により高誘電体材の不純物を十分に除去することは非常に困難である。そのため、残存した不純物の拡散により、ＤＲＡＭセルのリテンション特性が低下する。また、非特許文献１で用いているＡｌ２Ｏ３は、一般に、ストレージノード電極を形成前に十分なアニールを行うことが必要である。これは、Ａｌ２Ｏ３の成膜方法に依存するが、近年、よく用いられるアトミック・レイヤー・デポジション（ＡＬＤ；Atomic Layer Deposition）という方法では、成膜後に余剰のＡｌおよびＣ系不純物が多量に存在し、それら不純物をアニールアウトすることで十分な膜特性が得られる。また、アニールが不十分な状態でストレージノード電極を成膜し、ＤＲＡＭの高温長時間の熱工程を印加すると、Ｐ型不純物である余剰のＡｌがストレージノード電極に拡散してストレージノード電極の表面を空乏化させ、キャパシタ容量を低下させるという問題もある。しかも、十分なアニールを行って結晶化したＡｌ２Ｏ３膜等の高誘電体材のウェットエッチングは非常に困難である。
そのため、非特許文献１に提案される製造方法では、リテンション特性が低下するだけでなく、不純物の起因のストレージノード電極が空乏化するという問題がある。
ＩＥＥＥ ２００２年 （H.Seidlら著 A Fully Integrated Al2O3 Trench Capacitor DRAM For Sub-100nm Technology）
上記のように従来の半導体記憶装置およびその製造方法では、リテンション特性が低下するという問題があった。
この発明は上記のような事情に鑑みてなされたもので、リテンション特性が向上できる半導体記憶装置およびその製造方法を提供することを目的とする。
この発明の一態様によれば、半導体基板の主表面に形成されたトレンチ内に設けられるストレージノード電極と、前記ストレージノード電極と対向して配置されるプレート電極と、前記ストレージノード電極とプレート電極と間に設けられ、高誘電体材により形成されるキャパシタ絶縁膜とを有するトレンチキャパシタと、前記半導体基板の主表面中に形成される絶縁ゲート型電界効果トランジスタと、前記絶縁ゲート型電界効果トランジスタのソースまたはドレインと前記ストレージノード電極とを電気的に接続するコンタクト部と、前記コンタクト部と前記トレンチ内の前記ストレージノード電極上およびキャパシタ絶縁膜上との間に形成され、前記キャパシタ絶縁膜の高誘電体材が前記コンタクト部に拡散されるのを阻止するバリアとして働き、膜厚が中心近傍よりも周辺の方が厚く形成されたキャップ構造とを具備する半導体装置を提供できる。
上記のような構成によれば、ストレージノード電極上およびキャパシタ絶縁膜上にキャップ構造が形成されているので、キャパシタ絶縁膜と絶縁ゲート型電界効果トランジスタとが直接接触することはない。そのため、キャパシタ絶縁膜中の高誘電体材が、上記トランジスタのソースまたはドレインに拡散することを防止できる。そのため、リテンション特性を向上することができる。さらに、上記キャップ構造の膜厚を、前記ストレージノード電極上の領域より前記キャパシタ絶縁膜上の領域のほうを厚くすれば、高誘電体材の拡散をより効果的に防止することができる。以上により、リテンション特性を向上できる半導体記憶装置を提供できる。
さらに、この発明の一形態によれば、半導体基板の主表面中に、異方性エッチングによりトレンチを形成する工程と、前記トレンチの内壁に沿って前記半導体基板中に、前記半導体基板と逆導電型の不純物を導入してプレート電極を形成する工程と、前記トレンチ内の上部に、ＬＯＣＯＳ法によりカラー絶縁膜を形成する工程と、前記カラー絶縁膜上およびトレンチ内の側壁表面上に沿って高誘電体膜を形成する工程と、前記高誘電体膜が結晶化するまでアニ−ルし、キャパシタ絶縁膜を形成する工程と、前記カラー絶縁膜上に沿って形成されたトレンチ上部のキャパシタ絶縁膜を除去する工程とを具備する半導体記憶装置の製造方法を提供できる。
上記のような方法によれば、高誘電体膜を結晶化するまでアニ−ルするため、十分に結晶化した高誘電体膜のキャパシタ絶縁膜が得られる。また、トレンチ上部のキャパシタ絶縁膜をカラー酸化膜上に沿って形成するため、結晶化したトレンチ上部キャパシタ絶縁膜を容易に除去することができる。これにより、リテンション特性が向上できる半導体記憶装置の製造方法を提供できる。
この発明によれば、リテンション特性が向上できる半導体記憶装置およびその製造方法が得られる。
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
［第１の実施形態］
まず、図１を用いて、この発明の第１の実施形態に係る半導体記憶装置の概略構造を説明する。図１は、この発明の第１の実施形態に係る半導体記憶装置を模式的に示す断面構造図である。
図１に示すように、メモリセルＭＣは、半導体基板１１の主表面中に形成されたセルトランジスタＴＳ１とトレンチキャパシタＴＣ１とを備えている。このメモリセルＭＣは、基板１１の主表面上に形成されたビット線ＢＬとワード線ＷＬとの交点に形成されている。尚、トレンチキャパシタＴＣ１上に設けられているセルトランジスタＴＳ２は、いわゆるパッシングワードラインに伴って設けられており、この断面でのメモリセルＭＣを構成するトランジスタではない。
セルトランジスタＴＳ１は、基板１１の主表面上に形成されたゲート絶縁膜１０、ゲート絶縁膜１０上に形成されワード線ＷＬとして働くゲート電極、基板１１の主表面中にゲート電極を挟むように隔離して形成されたソースＳ／ドレインＤ、ゲート電極の側壁および上部にそれぞれ形成されたスペーサ６８および上部絶縁膜６９により構成されている。
また、図１に示すセルトランジスタＴＳ１は、いわゆるプレーナ型の電界効果トランジスタである。しかし、後述するようなフィンゲート型等の他の構造にも適用できる。
トレンチキャパシタＴＣは、基板１１の主表面中に形成されたトレンチ４６内に形成されている。トレンチ４６の上部にカラー酸化膜４７が形成されている。トレンチに接する基板１１中に、半導体基板１１と逆の導電型の不純物が拡散されることによりプレート電極４９が形成されている。上記プレート電極４９は、例えば、半導体基板１１がＰ型の場合はＡｓ等が拡散されたＮ＋型領域である。トレンチ４６の内壁に沿って、高誘電体材によりキャパシタ絶縁膜７０が形成されている。トレンチ内部には、キャパシタ絶縁膜７０を介して上記プレート電極４９と対向するストレージノード電極５０が形成されている。トレンチ内のキャパシタ絶縁膜７０上およびストレージノード電極５０上に、キャップ構造７５が形成されている。キャップ構造７５は、中心近傍よりも周辺の方が厚く形成されている。すなわち、キャップ構造７５は、ストレージノード電極５０上の領域よりキャパシタ絶縁膜７０上の領域が厚くなっている。このキャップ構造７５上に、埋め込み絶縁膜５１が形成されている。
また、キャップ構造７５を介して、ストレージノード電極５０とソースＳとを電気的に接続するためにサーフェスストラップ（コンタクト部）ＳＴが形成されている。よって、キャップ構造７５は、サーフェスストラップＳＴとキャパシタ絶縁膜７０上およびストレージノード電極５０上との間に形成されている。ドレインＤとビット線ＢＬとを電気的に接続するために、層間絶縁膜６５中にビット線コンタクトＢＣが形成されている。ビット線ＢＬ上に、層間絶縁膜６６が形成されている。
上記高誘電体材は、例えば、Ａｌ，Ｔａ，Ｚｒ，Ｈｆ，Ｐｂ，Ｂａ，Ｓｒ等の高誘電体の元素の少なくとも一つを含むことが望ましい。また、上記高誘電体の元素の積層膜でもよく、さらに、例えば、Ａｌ２Ｏ３，ＴａＯ，ＨｆＯ，ＢＳＴＯ等のように上記高誘電体の元素の酸化膜であってもよい。さらに、例えば、Ａｌ２Ｏ３／ＴａＯ等、のように上記高誘電体の元素の酸化膜の積層膜であってもよい。
上記ストレージノード電極５０は、例えば、ポリシリコン、金属、または高誘電体材に対するバリアメタル材であることが望ましい。上記金属は、例えば、ＴｉＮ，Ｗ，Ａｌ，Ｒｕ，Ａｕ，Ｃｕ，Ａｇ，Ｐt，Ｔｉ等のうちの少なくとも一つを含むことが望ましい。さらに、上記バリアメタル材は、例えば、ＴａＮ及びＷＮの少なくとも一方を含むことが望ましい。
キャップ構造７５も同様に、例えば、ポリシリコンまたは金属であることが望ましい。金属の材料の例としては、上記に示した材料と同様である。
上記に示したように、サーフェスストラップＳＴとトレンチ内のキャパシタ絶縁膜７０上およびストレージノード電極５０上との間にキャップ構造７５が介在されている。そのため、キャップ構造７５によりキャパシタ絶縁膜７０がトレンチキャパシタ内に封入され、このキャパシタ絶縁膜７０とサーフェスストラップＳＴとが直接に接触することがない。従って、高誘電体材が、サーフェスストラップＳＴ中に拡散することを防止することができる。例えば、高誘電体材としてＡｌ２Ｏ３を用いた場合には、特にＡｌがサーフェスストラップＳＴ中に拡散することを防止できる。その結果、高誘電体材の拡散により発生するジャンクションリークを抑制し、リテンション特性（電荷保持特性）を向上できる。
また、キャップ構造７５の膜厚は、中心近傍よりも周辺の方が厚く形成されている。さらに、キャパシタ絶縁膜７０は、厚く形成されたキャップ構造７５の周辺の下に形成される。その結果、キャパシタ絶縁膜７０中の高誘電材料がサーフェスストラップＳＴ中に拡散するのを効果的に抑制できる。そのため、リテンション特性を向上することができる。
一方、キャップ構造７５の中心近傍の膜厚は、周辺に比べて薄く形成されている。そのため、ストレージノード電極５０とサーフェスストラップＳＴとの接触抵抗を低減することにより、スイッチング特性を向上することができる。以上のように、キャップ構造７５の膜厚が、中心近傍よりも周辺の方が厚く形成されていることにより、リテンション特性を向上でき、且つスイッチング特性を向上することができる。
さらに、ストレージノード電極５０が金属、またはバリアメタル材により形成されている場合においても、キャップ構造７５は上記と同様の作用をする。即ち、ストレージノード電極５０中の金属等がサーフェスストラップＳＴ中に拡散することを防止する。また、ストレージノード電極５０は、金属またはバリアメタル材により形成されるため、抵抗値が低減し、スイッチング特性が向上できる。特に、通常トレンチ４６は、基板１１の深い位置まで形成されるため有利である。その結果、リテンション特性およびスイッチング特性を向上することができる。
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体記憶装置およびその製造方法について説明する。この実施形態においては、セルトランジスタとしていわゆるフィンゲート型の電界効果トランジスタ（フィンゲート型のダブルゲートトランジスタ）を用いている。さらに、各メモリセルＭＣ中のダブルゲートトランジスタとトレンチキャパシタＴＣがそれぞれ１対ずつ隣接して配置され、これら一対のダブルゲートトランジスタと１対のトレンチキャパシタＴＣとが交互に千鳥状に配置されたメモリセルアレイを備えたＤＲＡＭの例である。以下の説明において、上記第１の実施形態と重複する部分の説明は省略する。
まず、図２を用いてメモリセルアレイのパターン構成例について説明する。図２は、フィンゲート型のダブルゲートトランジスタとトレンチキャパシタＴＣを用いたＤＲＡＭセルのメモリセルアレイを模式的に示す平面図である。尚、図中＜ｍｎ＞（ｍ，ｎはそれぞれ正の整数）はそれぞれ各メモリセルにおける＜ロウ（row） カラム（column）＞に対応している。
図２に示すように、破線で囲んで示すＭＣ＜００＞〜ＭＣ＜３６＞はそれぞれ、１ビットのメモリセルである。これらのメモリセルＭＣ（ＭＣ＜００＞〜ＭＣ＜３６＞）は、ビット線ＢＬ（ＢＬ＜０＞〜ＢＬ＜３＞）とワード線ＷＬ（ＷＬ＜０＞〜ＷＬ＜７＞）との交点にそれぞれ対応して設けられている。
上記各メモリセルＭＣは、セルトランジスタとなるフィンゲート型のダブルゲートトランジスタＴＲ（ＴＲ＜００＞〜ＴＲ＜３６＞）とトレンチキャパシタＴＣ（ＴＣ＜００＞〜ＴＣ＜３６＞）とで形成される。また、各トランジスタＴＲのソース領域はトレンチキャパシタＴＣの一方の電極に接続され、ドレイン領域は隣接するメモリセルＭＣ中のトランジスタＴＲのドレイン領域に共通接続され、１対のメモリセルＭＣを形成する。夫々のトランジスタＴＲのドレイン領域は、ビット線コンタクト（接続部）ＢＣを介してビット線ＢＬに接続される。これら一対のメモリセルＭＣは、各ワード線ＷＬに沿ってトランジスタＴＲとトレンチキャパシタＴＣとが１対ずつ交互に繰り返されるように配置されている。このように、一対のダブルゲートトランジスタと１対のトレンチキャパシタＴＣとを交互に千鳥状に配置することによりパターン占有面積を低減することが出来る。
図２に示すように、トレンチキャパシタＴＣの平面形状は、楕円である。トレンチキャパシタＴＣの平面形状はこの例に限らず、例えば、円等であることも可能である。
次に、上記図２におけるメモリセルＭＣ＜０３＞とメモリセルＭＣ＜０４＞を抽出し、図３及び図４を用いてその断面構造、並びに図５の模式図を用いて立体的な構造を詳しく説明する。
図３は、図２におけるＡ−Ａ´線に沿った断面構造図である。図４は、図２におけるＢ−Ｂ´線に沿った断面構造図である。図５は、図２に示したメモリセルアレイの要部を模式的に示す斜視図である。
半導体基板１１には、この半導体基板１１の表面が突起状に加工された凸形状の半導体領域（ピラーとも呼ばれ、以降の説明ではピラーと称する）ＦＩＮが形成されている。このピラーＦＩＮの高さは、例えば０．３〜１．０μｍ程度であるが、０．３μｍ以下でも良い。上記ピラーＦＩＮの両側壁には、チャネル領域ＣＨ＜０３＞が形成される。このチャネル領域ＣＨ＜０３＞には、閾値電圧の調整のために、例えば、ボロン（Ｂ）等がイオン注入法により導入されている。
また、図４に示す如く、チャネル領域ＣＨ＜０３＞（図示せず）の表面上には、ゲート絶縁膜ＧＯＸ＜１２＞が形成され、その膜厚は例えば５ｎｍ程度である。また、図２に示すが如く、各ソース領域Ｓは、サーフェスストラップＳＴを介して、トレンチキャパシタＴＣの一方の電極５０（ストレージノード電極５０）に接続される。上記各サーフェスストラップＳＴはポリシリコン層６３と高融点金属のシリサイド層６３Ｓとの積層構造である。例えば、メモリセルＭＣ＜０３＞のサーフェスストラップＳＴ＜０３＞は、ピラーＦＩＮの側面に形成されたソース領域Ｓ＜０３＞の上面の一部及び側壁の一部と接しており、ソース領域Ｓ＜０３＞とトレンチキャパシタＴＣ＜０３＞のストレージノード電極５０とが電気的に接続されている。このソース領域Ｓ＜０３＞とサーフェスストラップＳＴ＜０３＞の接続は、ソース領域Ｓ＜０３＞の上面のみ若しくは側壁のみがサーフェスストラップＳＴ＜０３＞と接するような接続も可能である。何故なら、ソース領域ＳとサーフェスストラップＳＴとが電気的に十分導通していればよいからである。このようにサーフェスストラップＳＴを介してソース領域ＳとトレンチキャパシタＴＣのストレージノード電極５０を接続することにより、ソース領域ＳとトレンチキャパシタＴＣ間の抵抗値を下げることが出来る。
トレンチキャパシタＴＣは、キャパシタ絶縁膜７０を介してストレージノード電極５０とプレート電極４９から形成される。ここで、ストレージノード電極５０は、例えば、トレンチ中に埋め込まれたポリシリコン等から形成され、プレート電極４９は、例えば、基板１１中にＡｓが拡散されたＮ＋型領域等から形成される。キャパシタ絶縁膜７０は、例えば、Ａｌ２Ｏ３等の高誘電体材から形成される。ストレージノード電極５０、キャパシタ絶縁膜７０は、上記第１の実施形態に示したその他の材料からも形成することが可能である。
ピラーＦＩＮの上面には、例えば０．１μｍ程度以下のゲート絶縁膜１０を介在してワード線ＷＬが形成される。例えば、メモリセルＭＣ＜０３＞のチャネル領域に形成されたゲート絶縁膜１０を介して、ワード線（アクティブワード線）ＷＬ＜３＞が形成される。ここで、アクティブワード線ＷＬとは、直下のトランジスタをスイッチング動作させるワード線である。上記アクティブワード線ＷＬは、ポリシリコン層５２と高融点金属のシリサイド層５２Ｓとから構成される。また、上記ゲート絶縁膜１０は、例えば膜厚が０．００２μｍ程度のシリコン酸化膜１２および膜厚が０．０７μｍ程度のシリコンナイトライド膜３０から形成される。
さらに、図３および図４に示す如く、サーフェスストラップＳＴとトレンチ内のキャパシタ絶縁膜７０上およびストレージノード電極５０上との間に、キャップ構造７５が介在されている。
また、キャップ構造７５の膜厚は中心近傍よりも周辺の方が厚く形成されており、その断面形状は凹型である。さらに、キャパシタ絶縁膜７０は、厚く形成されたキャップ構造７５の周辺の下に形成される。
上記トレンチキャパシタＴＣの上面には埋め込み絶縁膜５１が形成され、トレンチキャパシタＴＣの上部には、内壁に沿ってカラー絶縁膜４７が形成される。上記埋め込み絶縁膜５１の膜厚は、例えば０．０３μｍ以上であり、ゲート絶縁膜ＧＯＸの膜厚よりも厚く形成される。各埋め込み絶縁膜５１上には、隣接するメモリセルのワード線（パッシングワード線）ＷＬが形成される。例えば、トレンチキャパシタＴＣ＜０３＞の上面に形成された埋め込み絶縁膜５１の上には、パッシングワード線ＷＬ＜２＞が形成される。このパッシングワード線ＷＬは、トレンチキャパシタＴＣ＜０３＞上を単に通過するに過ぎず、メモリセルＭＣ＜０３＞に対しては何らスイッチング動作に作用しない。このようにワード線ＷＬは、アクティブワード線とパッシングワード線が交互に配置されている。
そして、ビット線ＢＬに沿って形成されるメモリセルＭＣのトレンチキャパシタＴＣの間の素子分離領域５の上部に分離部６が形成されている。
図４に示すように、ピラーＦＩＮの両側壁には、上記ゲート絶縁膜ＧＯＸを介してピラーＦＩＮを挟むようにポリシリコン層からなるゲート電極Ｇ＜１２＞が形成される。さらに上記ゲート電極Ｇ＜１２＞の上面に接して、ポリシリコン層５２とシリサイド化したポリシリコン層５２Ｓとからなるワード線ＷＬ＜２＞が形成される。また、上記ゲート電極Ｇに隣接して、上記ワード線ＷＬに沿ってトレンチキャパシタＴＣが形成される。そのトレンチキャパシタＴＣの上部の内壁にはカラー絶縁膜４７が形成され、このトレンチキャパシタＴＣの上面には埋め込み絶縁膜５１が形成される。さらにカラー絶縁膜４７及び埋め込み絶縁膜５１の上面に接して、ワード線ＷＬが形成される。従って、ゲート電極Ｇはゲート絶縁膜ＧＯＸとカラー絶縁膜４７に挟まれる構造を有する。ここでカラー絶縁膜４７の膜厚は、ゲート絶縁膜ＧＯＸの膜厚よりも厚くなるように形成される。
次に、メモリセルＭＣ＜０３＞を例に挙げて、各メモリセルＭＣの基本的な動作の一例を説明する。以下において基本的な動作の一例の説明は、読み出し／書き込み動作時におけるビット線ＢＬ＜０＞の電圧の変化に着目して行う。
まず、データの読み出し動作について説明する。ビット線ＢＬ＜０＞を選択し、プリチャージを行ってビット線ＢＬ＜０＞を活性化する。このビット線ＢＬ＜０＞のプリチャージレベルは、例えばビット線ＢＬ＜０＞からの信号をセンスするセンスアンプを駆動する電源電圧ＶＤＤの１／２（ＶＤＤ／２）である。
次に、データの読み出しを行うワード線ＷＬを選択する。選択されたワード線ＷＬには、図示しないロウデコーダ中のワード線ドライバから正の電位が印加される。例えば、ワード線ＷＬ＜３＞が選択されると、ワード線ＷＬ＜３＞に接続されたゲート電極を有するトランジスタがそれぞれ“オン”する。図２の場合では、ワード線ＷＬ＜３＞に接続されたゲート電極Ｇ＜０３＞が選択され、トランジスタＴＲ＜０３＞が“オン”状態となる。
これにより、プリチャージレベルのビット線ＢＬ＜０＞と、メモリセルＭＣ＜０３＞のトレンチキャパシタＴＣ＜０３＞の一方の電極であるストレージノード電極とが電気的に接続される。
このとき、メモリセルＭＣ＜０３＞のトレンチキャパシタＴＣ＜０３＞に電荷が蓄積されていると、メモリセルＭＣ＜０３＞のトレンチキャパシタＴＣ＜０３＞からビット線ＢＬ＜０＞に電荷が放電される。この結果、ビット線ＢＬ＜０＞の電位はプリチャージレベル（ＶＤＤ／２）の他のビット線に比べて電位が高くなる。これに対し、トレンチキャパシタＴＣ＜０３＞に電荷が蓄積されていないと、ビット線ＢＬ＜０＞からトレンチキャパシタＴＣ＜０３＞に電荷が供給されて放電される。これによって、ビット線ＢＬ＜０＞の電位はプリチャージレベル（ＶＤＤ／２）の他のビット線に比べて電位が低くなる。そして、この先に接続されたセンスアンプによって上記電位差が検知・増幅されることによって、“１”または“０”の読み出し動作がなされる。この際、読み出した“１”または“０”のデータに応じて、メモリセルＭＣ＜０３＞中のトレンチキャパシタＴＣ＜０３＞に“１”または“０”のデータが再書き込みされる（データリフレッシュ）。
次に、データの書き込み動作について説明する。まず、センスアンプからビット線ＢＬ＜０＞に書き込みデータの“１”または“０”に応じてＶＤＤレベルまたは０Ｖが印加される。ここで、ワード線ＷＬ＜３＞が選択されると、トランジスタＴＲ＜０３＞が“オン”状態となり、ビット線ＢＬ＜０＞とトレンチキャパシタＴＣ＜０３＞のストレージノード電極が電気的に接続される。
そして、ビット線ＢＬ＜０３＞からトランジスタＴＲ＜０３＞を介してトレンチキャパシタＴＣ＜０３＞に電荷が充電、またはトレンチキャパシタＴＣ＜０３＞から電荷が放電され、書き込み動作がなされる。他のメモリセルＭＣの動作についても同様である。
上記のような構成によれば、第１の実施形態と同様な効果が得られる。さらに、各メモリセルＭＣのセルトランジスタＴＳ１として、フィンゲート型のダブルゲートトランジスタを適用している。フィンゲート型のダブルゲートトランジスタは、上記のようにピラーの両側面にチャネルが形成される。そのため、電流密度およびオフリーク電流が低減するため、微細化に対して有利である。
上記キャップ構造７５によりキャパシタ絶縁膜７０がトレンチキャパシタ内に封入され、このキャパシタ絶縁膜７０とサーフェスストラップＳＴとが直接に接触することがないため、高誘電体材が、サーフェスストラップＳＴ中に拡散することを防止することができる。その結果、高誘電体材の拡散により発生するジャンクションリークを抑制し、リテンション特性（電荷保持特性）を向上できる。
一方、キャップ構造７５の中心近傍の膜厚は、周辺に比べて薄く形成されている。そのため、ストレージノード電極５０とサーフェスストラップＳＴとの接触抵抗を低減することにより、スイッチング特性を向上することができる。以上のように、キャップ構造７５の膜厚が、中心近傍よりも周辺の方が厚く形成されていることにより、リテンション特性を向上でき、且つスイッチング特性を向上することができる。
また、この実施形態に係るキャップ構造７５は、凹型の断面形状を有している。そのため、ストレージノード電極５０がサーフェスストラップＳＴに拡散することに対して有利である。そのため、リテンション特性を向上することができる。
また、ワード線ＷＬ、サーフェスストラップＳＴ、およびビット線コンタクトＢＣが、ポリシリコン層と高融点金属のシリサイド層の二層構造により形成されている。そのため、シリサイド層によって抵抗値を低減することができる。
さらに、図３および図４に示すように、トレンチキャパシタＴＣを構成する埋め込み絶縁膜５１の表面は、半導体基板１１に形成されたピラーＦＩＮの主表面よりも突出している。そのため、セルトランジスタのソースＳと、キャパシタ絶縁膜７０およびストレージノード電極５０との距離をさらに大きくすることができる。そのため、リテンション特性に対してさらに有利である。
次に、この発明の一実施形態に係る半導体記憶装置の製造方法について、図２乃至図５に示したフィンゲート型のダブルゲートトランジスタとトレンチキャパシタを有するメモリセルの製造方法を例にとって説明する。以下、図６（ａ）、（ｂ）〜図３０（ａ）、（ｂ）を参照して説明する。
図６（ａ）〜図３０（ａ）はそれぞれ、図２におけるＢ−Ｂ´線に沿った断面の製造工程を順次示す図である。図６（ｂ）〜図３０（ｂ）はそれぞれ、図２におけるＡ−Ａ´線に沿った断面の製造工程を順次示す図である。
まず、図６（ａ）、（ｂ）に示すように、半導体基板（ここでは、Ｐ型シリコン基板）１１の主表面上に、例えば、熱酸化によってシリコン酸化膜１２を２ｎｍ程度の厚さに形成する。また、このシリコン酸化膜１２は化学処理により形成した薄膜の組成のずれた酸化膜でもよい。さらに、このシリコン酸化膜１２上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、シリコンナイトライド膜３０を７０ｎｍ程度堆積形成する。上記シリコンナイトライド膜３０の上に、例えば、反応ガスにＴＥＯＳを用いたＣＶＤ法によってＴＥＯＳ−ＳｉＯ２膜３１を５５０ｎｍ程度の厚さに堆積形成する。さらに、上記ＴＥＯＳ−ＳｉＯ２膜３１上に、例えば、絶縁膜系のハードマスク膜３２を３００ｎｍ程度、ＳＯＧ膜３３を１０ｎｍ程度の厚さに順次堆積形成する。これらハードマスク膜３２及びＳＯＧ膜３３は、ＴＥＯＳ−ＳｉＯ２膜３１に後述するトレンチを正確に形成するためのものである。次に、上記ＳＯＧ膜３３上にフォトレジスト３４を塗布し、露光及び現像を行ってこのフォトレジスト３４に素子分離領域（ＳＴＩ:Shallow Trench Isolation）領域を形成するためのパターンを形成する。上記素子分離領域の幅は、例えば、９０ｎｍ〜１１０ｎｍ程度であり、９０ｎｍ〜１１０ｎｍの間隔で配置される。
続いて、図７（ａ）、（ｂ）に示すように、上記フォトレジスト３４をマスクにして、ＳＯＧ膜３３、ハードマスク膜３２、およびＴＥＯＳ−ＳｉＯ２膜３１を、例えばＲＩＥ法によって異方性エッチングする。その後、上記ＳＯＧ膜３３及びフォトレジスト３４を除去する。
続いて、図８（ａ）、（ｂ）に示すように、残存されているハードマスク膜３２とＴＥＯＳ−ＳｉＯ２膜３１をマスクにして、例えば、ＲＩＥ法によって異方性エッチングを行い、シリコンナイトライド膜３０およびシリコン酸化膜１２を貫通し、半導体基板１１中に、幅３０ｎｍ〜１３０ｎｍ程度、深さ２５０ｎｍ程度のトレンチ３５を形成する。このトレンチ３５により、半導体基板１１の主表面に形成された凸形状の半導体領域（幅２０ｎｍ〜１１０ｎｍ程度）がメモリセルＭＣ＜１２＞におけるピラーＦＩＮ＜１２＞となる。
続いて、上記トレンチ３５の内壁に、例えば熱酸化によって酸化膜を形成する（図示せず）。さらに、図９（ａ）、（ｂ）に示すように、例えばＣＶＤ法により形成したＳｉＯ２膜を埋め込んだ後、ＣＭＰ（Chemical Mechanical Polishing）法によって平坦化する。以上の工程によってトレンチ３５内にＳＴＩ領域３６を形成する。
続いて、図１０（ａ）、（ｂ）に示すように、例えば、ウェットエッチング法によってメモリセルアレイのＳＴＩ領域３６を１５０ｎｍ程度エッチバックする。この時、トレンチの底部に残存されるＳＴＩ領域３６の膜厚は３０ｎｍ程度である。
さらに、例えばイオン打ち込み法によって、メモリセルアレイにおけるＳＴＩ領域３６の上部のシリコン基板１１の側壁に、リン（Ｐ）を斜め方向に方向を変えて２回打ち込む。尚、この工程はＳＴＩ領域３６をリセスする前においても可能である。その場合には、イオンを垂直方向に打ち込み、その後、例えば熱酸化によってゲート絶縁膜ＧＯＸを５ｎｍ程度形成する（図示せず）。さらに、窒素雰囲気中又はプラズマ雰囲気中でチッ化し、アニ−リングする。
続いて、図１１（ａ）、（ｂ）に示すように、全面上に、例えばＣＶＤ法によりポリシリコン層３８を堆積する。さらに、例えば、ＣＭＰ法により平坦化しトレンチ５３内に埋め込むことにより、ゲート電極を形成する。さらに、上記基板１１の全面上に、例えばＯ２とＨ２とを燃焼した低圧力の雰囲気中若しくはオゾンを含む雰囲気中において、酸化膜を堆積形成する（図示せず）。
続いて、図１２（ａ）、（ｂ）に示すように、全面上に、例えばＣＶＤ法によりシリコンナイトライド膜４０を１００ｎｍ程度、マスク材となるＢＳＧ膜４１を１６００ｎｍ程度、ハードマスク膜４２を７００ｎｍ程度、およびＳＯＧ膜４３を１０ｎｍ程度、順次堆積形成する。さらに、上記ＳＯＧ膜４３上にフォトレジスト４４を塗布し、このフォトレジスト４４の露光及び現像を行ってディープトレンチを形成するためのマスクパターニングを形成する。尚、上記ハードマスク膜４２及びＳＯＧ膜４３は、ＢＳＧ膜４１を正確にエッチングするために形成されている。
続いて、図１３（ａ）、（ｂ）に示すように、上記フォトレジスト４４をマスクとして、例えばＲＩＥ法により異方性エッチングを行い、ＳＯＧ膜４３、ハードマスク膜４２、ＢＳＧ膜４１、シリコンナイトライド膜４０、シリコンナイトライド膜３０、及びシリコン酸化膜１２を順次エッチングして、ディープトレンチを形成するためのマスクとなるトレンチ４５を形成する。そして、フォトレジスト４４及びＳＯＧ膜４３を除去する。この工程において、シリコンナイトライド膜３０とシリコンナイトライド膜４０との間に形成された図示しない酸化膜があるために、シリコンナイトライド膜４０のみを選択的に除去することが出来る。
続いて、図１４（ａ）、（ｂ）に示すように、例えば低選択比エッチング法によって、メモリセルアレイのポリシリコン層３８及びＳＴＩ領域３６をエッチングする。
続いて、図１５（ａ）、（ｂ）に示すように、半導体基板１１を、例えばＲＩＥ法によって異方性エッチングし、６μｍ程度の深さのディープトレンチ４６を形成する。さらにその後、ポストクリーニング（Post Clean）を行う。
続いて、図１６（ａ）、（ｂ）に示すように、ハードマスク膜４２及びＢＳＧ膜４１を除去する。さらに、全面上に、例えば、ＣＶＤ法により図示しないアモルファスシリコン膜を２００Å程度堆積し、熱酸化により上記アモルファスシリコン膜の表面上に３０Å程度の酸化膜を形成する。さらに、ディープトレンチ４６上部のみに、例えば、ＬＯＣＯＳ（Local Oxidation Of Silicon）法によって１００Å程度の膜厚の酸化膜を形成し、カラー絶縁膜４７を形成する。
続いて、図１７（ａ）、（ｂ）に示すように、例えば、ＣＤＥ（Chemical Dry Etching
）法によりディープトレンチ底部の半導体基板１１をエッチングし、トレンチ底部をボトル形状にする。このように、トレンチ底部をボトル形状にすることによって、トレンチの表面積を増大させ、キャパシタ容量を増大させることができる。ここで、アスペクト比が大きいことから、トレンチ底部のすべての図示は省略する。
さらにトレンチ内部と接する半導体基板１１中に、例えば、気相ドーピング法によりＡｓもしくはＰを吸着及び拡散させＮ＋型拡散領域を埋め込み形成し、プレート電極４９を形成する。さらにトレンチ内部を含む全面上に、例えば、ＡＬＤ（Atomic Layer Deposition ）法によりＡｌ２Ｏ３膜を堆積する。この工程において、図１７（ａ）、（ｂ）に示すように、トレンチ上部のＡｌ２Ｏ３膜をカラー絶縁膜４７上に沿って形成する。さらに、上記Ａｌ２Ｏ３膜を例えば、７００℃以上の温度等でアニ−ルしＡｌ２Ｏ３膜を結晶化し、トレンチの内壁に沿ったキャパシタ絶縁膜７０を形成する。
続いて、図１８（ａ）、（ｂ）に示すように、トレンチ内に、例えばポリシリコン等を埋め込み形成し、ストレージノード電極５０を形成する。ここで、ストレージノード電極５０は、トレンチ内に、例えば、ＣＶＤ法によりＴｉＮ等を堆積し、埋め込み形成された金属等であってもよい。その後、上面を例えばＣＭＰ法によって平坦化する。
続いて、図１９（ａ）、（ｂ）に示すように、トレンチ上部のストレージノード電極５０を、例えば、ＲＩＥ法により異方性エッチングを行い５００Å程度リセスする。さらに、トレンチ上部のキャパシタ絶縁膜７０を、例えば、ホットリン酸等のウェットエッチング法により、その上面がストレージノード電極５０の上面とほぼ同一平面となるようにリセスし、トレンチ上部のキャパシタ絶縁膜７０およびストレージノード電極５０を除去する。ここで、上記ウェットエッチング法の際には、カラー絶縁膜４７よりもストレージノード電極５０の方がエッチングレートが低いエッチング液等を選択することにより、キャパシタ絶縁膜７０の後退を極力減らす。
続いて、図２０（ａ）、（ｂ）に示すように、全面上に、例えば、ＣＶＤ法によりポリシリコン膜８１を堆積する。さらに、全面上にレジスト８２を塗布する。
続いて、図２１（ａ）、（ｂ）に示すように、例えば、レジストリセス法によりポリシリコン膜８１およびレジスト８２をエッチングし、キャパシタ絶縁膜７０上およびストレージノード電極５０上に、断面形状が凹型を有するキャップ構造７５を形成する。さらに、キャップ構造７５の溝部に残存されたレジスト８３を除去する。
続いて全面上に、例えば、反応ガスにＴＥＯＳを用いたＣＶＤ法によってＴＥＯＳ−ＳｉＯ２からなる埋め込み絶縁膜（ＴＴＯ；トレンチ・トップ・オキサイド）５１を２００ｎｍ程度堆積する。その後、図２２（ａ）、（ｂ）に示すように、例えば、ＣＭＰ法によって、埋め込み絶縁膜５１の一部およびシリコンナイトライド膜４０を除去し、ポリシリコン層３８の上面が現れるまで平坦化する。
続いて、図２３（ａ）、（ｂ）に示すように、全面上に不純物がドープされていないポリシリコン層５２を７０ｎｍ程度の厚さに堆積形成する。さらに、このポリシリコン層５２に、例えば、イオン打ち込み法によりボロン（Ｂ）等を５ｋｅＶで２×１０１５／ｃｍ３程度の条件でドープする。さらに、ポリシリコン層５２上に、キャップ材となるＢＳＧ膜５３を１５０ｎｍ程度の厚さに堆積形成する。
続いて、メモリセルＭＣのセルトランジスタのゲート電極として働くワード線ＷＬの一部を形成する。ＢＳＧ膜５３上にフォトレジストを塗布する（図示せず）。さらに、このフォトレジストに露光及び現像などの処理を行って所望のパターンを形成した後、フォトレジストをマスクとして、例えば、ＲＩＥ法により異方性エッチングを行う。上記異方性エッチングにより、図２４（ａ）、（ｂ）に示すように、ポリシリコン層５２、ＢＳＧ膜５３、およびポリシリコン層３８をエッチングし、ワード線ＷＬの一部を形成する。ここで、ポリシリコン層３８が除去された素子分離領域５は、ビット線ＢＬに沿って隣接するトレンチキャパシタＴＣを分離するために働く。このとき本実施形態の製造工程においては、ゲート電極として働くワード線ＷＬの一部、ビット線コンタクトＢＣ、および素子分離領域５となる領域をこのように一度に形成する。即ち、ラインアンドスペースのフォトレジストパターンを用いることが出来るため、製造コストを低減し、かつ微細化することができる。
さらに、半導体基板１１の導電型と逆導電型の不純物イオン、例えば、リン（Ｐ）あるいはヒ素（Ａｓ）等をイオン打ち込み法により導入し、アニールして拡散させることによってセルトランジスタのソースＳおよびドレインＤを形成する。
続いて、図２５（ａ）、（ｂ）に示すように、全面上に、例えば、ＣＶＤ法によりスペーサの一部となるシリコンナイトライド膜５９を堆積形成する。さらに全面上に、例えば、ＲＩＥ法によって異方性エッチングする。この結果、ソースＳおよびドレインＤが形成された半導体基板１１の表面を露出し、ゲート絶縁膜（シリコンナイトライド膜５９およびシリコン酸化膜１２）およびスペーサの一部を形成する。さらに全面上に、例えば、ＣＶＤ法によりバリアシリコンナイトライド膜６０を堆積し、ゲート電極スペーサを形成する。その後、ビット線ＢＬに沿って隣接するトレンチキャパシタＴＣの素子分離領域５に、ＢＰＳＧ膜６１を形成する。
続いて、図２６（ａ）、（ｂ）に示すように、全面上に、例えば、ＲＩＥ法により異方性エッチングを行い、バリアシリコンナイトライド膜６０、ＢＰＳＧ膜６１、および埋め込み絶縁膜５１の夫々の一部を除去する。上記工程により、ソースＳおよびドレインＤが形成された半導体基板１１の表面、およびキャップ構造の一部を露出する。このように埋め込み絶縁各５１の一部を除去したことによって、トレンチキャパシタＴＣのストレージノード電極５０と後の工程により形成されるべきサーフェスストラップとの導通経路が形成される。尚、上記工程の後に、例えば、イオン打ち込み法によって、半導体基板１１の導電型と逆導電型のリン（Ｐ）あるいはヒ素（Ａｓ）等を導入し、アニールして拡散させることによって、いわゆるＬＤＤ（Lightly Doped Drain ）構造を形成することも可能である。
続いて、図２７（ａ）、（ｂ）に示すように、全面上に、例えばＬＰＣＶＤ法によって不純物がドープされたポリシリコン層６３を堆積形成する。この工程により、セルトランジスタのソースＳとストレージノード電極５０とを電気的に接続するサーフェスストラップＳＴの一部、およびドレインＤとビット線ＢＬとを電気的に接続するビット線コンタクトＢＣの一部を形成する。さらに、素子分離領域５上にも同様に、ポリシリコン層６３を堆積形成する。
続いて、図２８（ａ）、（ｂ）に示すように、ポリシリコン層５２上のＢＳＧ膜５３を除去する。
続いて、図２９（ａ）、（ｂ）に示すように、サリサイドプロセスにより、ポリシリコン層５２上にポリシリコン層５２と高融点金属層とを反応させることによりシリサイド層５２Ｓを形成し、ワード線ＷＬを形成する。同時に、ポリシリコン層６３上にポリシリコン層６３と高融点金属層とを反応させることによりシリサイド層６３Ｓを形成し、サーフェスストラップＳＴを形成する。上記工程のように、各ポリシリコン層の表面をシリサイド化することにより配線抵抗の低抵抗化を図り、また同時に形成することから製造コストを低減することができる。
続いて、図３０（ａ）、（ｂ）に示すように、全面上に、例えば、シリコンナイトライド膜等を堆積し、層間絶縁膜６５を形成する。さらに、全面上に、フォトレジストを塗布し、露光および現像を行ってこのフォトレジストにビット線ＢＬを形成するためのパターンを形成する（図示せず）。上記フォトレジストをマスクとして、例えば、ＲＩＥ法により異方性エッチングを行い層間絶縁膜６５中に溝を形成し、上記溝内に、例えば、ポリシリコン等を埋め込み形成しビット線ＢＬを形成する。
その後、例えば、ＲＩＥ法により異方性エッチングを行い、ビット線ＢＬおよび層間絶縁膜６５を貫通するスルーホールを形成し、これらのスルーホール内に埋め込みプラグを形成することにより、ビット線コンタクトＢＣを形成する。さらに、全面上に、例えば、ＣＶＤ法により、シリコンナイトライド膜を堆積し、層間絶縁膜６６を形成する。
以上の工程により、図２乃至図５に示す半導体記憶装置を製造できる。
上記のように本実施形態に係る製造方法は、まずトレンチキャパシタＴＣを形成し、その後セルトランジスタＴＲを形成する。一般に、キャパシタ絶縁膜７０として用いられる高誘電体膜は熱に弱い。また、セルトランジスタを形成する工程の方が、例えば、スペーサとなるシリコンナイトライド膜６０、５９等を形成する工程に示すように、より高温の熱工程を要する。そのため、熱工程から高誘電体膜を保護し、リテンション特性を向上できる。
また、カラー絶縁膜４７は、ＬＯＣＯＳ法により形成する。上記のように、ＬＯＣＯＳ法によりカラー絶縁膜４７を形成するため、カラー絶縁膜４７をトレンチの上部の浅い位置に容易に形成できる。
さらに、図１６（ａ）、（ｂ）〜図１９（ａ）、（ｂ）に示すように、まずカラー絶縁膜４７を形成した後、高誘電体膜（例えば、Ａｌ２Ｏ３膜等）をトレンチ内を含む全面上に形成する。即ち、高誘電体膜よりもカラー絶縁膜４７の方を先行して形成し、トレンチ上部の高誘電体膜をカラー絶縁膜４７上に沿って形成する。その後上記高誘電体膜が結晶化するために十分な時間、温度等を選択したアニ−ルにより高誘電体膜を結晶化し、キャパシタ絶縁膜７０を形成する。その後、例えば、ウェットエッチング等により、トレンチ上部の結晶化した高誘電体膜を除去する。
上記のように、高誘電体膜をアニ−ルにより結晶化することができる。ここで、満足なリテンション特性を得るためには、高誘電体材を十分に結晶化する工程は必要不可欠である。そのため、リテンション特性が向上できる。
一方で、十分に結晶化した高誘電体膜をウェットエッチング法等により除去することは、一般的に非常に困難である。しかし、結晶化したトレンチ上部の高誘電体膜は、カラー絶縁膜４７上に沿って形成しているために、トレンチ上部の高誘電体膜をウェットエッチング等により容易に除去することができる。そのため、トレンチ上部に残存した高誘電体膜中の高誘電体がセルトランジスタ等へ拡散し、リテンション特性を低下させること防止することができる。そのため、リテンション特性を向上することができる。
以上のように、高誘電体膜を十分に結晶化し、かつトレンチ上部の結晶化した高誘電体膜を容易に除去することができる。
さらに、図２０（ａ）、（ｂ）〜図２１（ａ）、（ｂ）に示すように、全面上に、例えば、ＣＶＤ法によりポリシリコン膜８１を堆積する。さらに、全面上にレジスト８２を塗布する。続いて、例えば、レジストリセス法等によりポリシリコン膜８１およびレジスト８２をエッチングし、キャパシタ絶縁膜７０上およびストレージノード電極５０上に、断面形状が凹型を有するキャップ構造７５を形成する。さらに、キャップ構造７５の溝部に残存されたレジスト８３を除去する。
上記のような工程により、断面形状が凹型のキャップ構造７５を容易に形成することができる。キャップ構造７５の断面形状は、凹型であるため、キャパシタ絶縁膜７０中の高誘電体材がサーフェスストラップＳＴ等に拡散することを防止できる。そのため、リテンション特性を向上できる。
さらに、ワード線ＷＬ、サーフェスストラップＳＴ、およびビット線コンタクトＢＣを同時にシリサイド化することが出来る。そのため製造工程を簡略化し、製造コストを低減することが出来る。
また、サーフェスストラップＳＴを有していため、ピラーＦＩＮにより深くイオンを打ち込む工程となり、ピラーＦＩＮが損傷することはない。サーフェスストラップＳＴを介しないで接続しようとすると、ソース領域とトレンチキャパシタＴＣとを直接接続する必要がある。この場合、ソース領域となる拡散領域をピラーＦＩＮにより深く打ち込まなくてはならず、イオンを打ち込む工程に際してピラーＦＩＮが損傷する恐れがあった。
［第３の実施形態］
次に、図３１乃至図３５を用いて、この発明の第３の実施形態に係る半導体記憶装置およびその製造方法について説明する。以下の説明において、上記第２の実施形態と同様の部分説明を省略する。
図３１及び図３２は、この発明の第３の実施形態に係る半導体記憶装置を模式的に示す断面構造図である。図３１および図３２に示すように、この実施形態はキャップ構造７５が凹型の上下を逆にした例である。その他の構造は、上記第２の実施形態と同様である。
上記のような構造により、第２の実施形態と同様の効果を得ることができる。さらに、この実施形態に係るキャップ構造７５はサーフェスストラップＳＴに接する領域が厚いため、サーフェスストラップＳＴを形成する材料がトレンチキャパシタ内に拡散するのを効果的に抑制できる。その結果、リテンション特性を向上することができる。
一方、キャップ構造７５の中心近傍の膜厚は、周辺に比べて薄く形成されている。そのため、ストレージノード電極５０とサーフェスストラップＳＴとの接触抵抗を低減することにより、スイッチング特性を向上することができる。以上のように、キャップ構造７５の膜厚が、中心近傍よりも周辺の方が厚く形成されていることにより、リテンション特性を向上でき、且つスイッチング特性を向上することができる。
次に、この実施形態に係る半導体記憶装置の製造方法について、図３１および図３２に示した半導体記憶装置を例に挙げて説明する。
まず、図３３（ａ）、（ｂ）に示すように、上記第２の実施形態と同様の工程を用いて、トレンチ内にストレージノード電極５０および高誘電体材を含むキャパシタ絶縁膜７０を形成する。さらに、全面上に、例えば、ＲＩＥ法による反応ガス等を選択した異方性エッチングを行い、ストレージノード電極５０の上部をリセスする。その後、例えば、ウェットエッチング法等を用いて、キャパシタ絶縁膜７０の上部をリセスし、キャパシタ絶縁膜７０よりもストレージノード電極５０を突出させる。上記ウェットエッチング法の際においては、例えば、ストレージノード電極５０よりもカラー絶縁膜４７の方がエッチングレートの高いエッチング液等を選択する。
続いて、図３４（ａ）、（ｂ）に示すように、全面上に、例えば、ＣＶＤ法によりポリシリコン８５等を堆積し、トレンチ内に上記ポリシリコン８５を埋め込む。
続いて、図３５（ａ）、（ｂ）に示すように、全面上に、例えば、ＲＩＥ法によりシリコンナイトライド膜４０の表面まで異方性エッチングを行うことにより、自己整合的に周辺が厚いキャップ構造７５を形成する。
以下、上記第２の実施形態と同様の工程を用いて、図３１および図３２に示した半導体記憶装置を製造できる。
図３３（ａ）、（ｂ）〜図３５（ａ）、（ｂ）に示すように、例えば、ストレージノード電極５０よりもカラー絶縁膜４７の方がエッチングレートの高いウエット液によるウェットエッチング法を用いて、キャパシタ絶縁膜７０の上部をリセスする。そのため、キャパシタ絶縁膜７０よりもストレージノード電極５０が突出させる。続いて、全面上に、例えば、ＣＶＤ法によりポリシリコン８５等を堆積し、トレンチ内に上記ポリシリコン８５を埋め込む。さらに、全面上に、例えば、ＲＩＥ法によりシリコンナイトライド膜４０の表面まで異方性エッチングを行うことにより、自己整合的に、周辺が厚い断面形状のキャップ構造７５を形成する。
上記に示す工程により凹型の上下を逆にした断面形状のキャップ構造７５を形成でき、上記と同様の作用によりリテンション特性が向上できる。
以上、第１乃至第３の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
この発明の第１の実施形態に係る半導体記憶装置について説明するためのもので、ＤＲＡＭセルを示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置について説明するためのもので、フィンゲート型のダブルゲートトランジスタを適用したＤＲＡＭセルのメモリセルアレイを模式的に示す平面図。 この発明の第２の実施形態に係る半導体記憶装置について説明するためのもので、ＤＲＡＭセルを示しており、図２中のＡ−Ａ´線に沿った断面構造図。 この発明の第２の実施形態に係る半導体記憶装置について説明するためのもので、ＤＲＡＭセルを示しており、図２中のＢ−Ｂ´線に沿った断面構造図。 この発明の第２の実施形態に係る半導体記憶装置について説明するためのもので、メモリセルアレイの要部を模式的に示す斜視図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第３の実施形態に係る半導体記憶装置について説明するためのもので、フィンゲート型のダブルゲートトランジスタを適用したＤＲＡＭセルのメモリセルを模式的に示す断面構造図。 この発明の第３の実施形態に係る半導体記憶装置について説明するためのもので、フィンゲート型のダブルゲートトランジスタを適用したＤＲＡＭセルのメモリセルを模式的に示す断面構造図。 この発明の第３の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第３の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。 この発明の第３の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、（ａ）は図２中のＢ−Ｂ´線に沿った一製造工程を示す断面構造図、（ｂ）は図２中のＡ−Ａ´線に沿った一製造工程を示す断面構造図。
符号の説明
１１…半導体基板（Ｐ型シリコン基板）、ＢＬ…ビット線、ＷＬ…ワード線、ＭＣ…メモリセル、ＢＣ…ビット線コンタクト、ＴＳ１…セルトランジスタ、ＴＳ２…パッシングワード線に伴うトランジスタ、ＴＣ１…トレンチキャパシタ、５１…埋め込み絶縁膜、４７…カラー絶縁膜、７５…キャップ構造、４６…トレンチ、４９…プレート電極（Ｎ＋型領域）、７０…キャパシタ絶縁膜、５０…ストレージノード電極、１０…ゲート絶縁膜、６８…スペーサ、６９…上部絶縁膜、Ｓ…ソース、Ｄ…ドレイン、６５、６６…層間絶縁膜。

Claims (5)

  1. 半導体基板の主表面に形成されたトレンチ内に設けられるストレージノード電極と、前記ストレージノード電極と対向して配置されるプレート電極と、前記ストレージノード電極とプレート電極と間に設けられ、高誘電体材により形成されるキャパシタ絶縁膜とを有するトレンチキャパシタと、
    前記半導体基板の主表面中に形成される絶縁ゲート型電界効果トランジスタと、
    前記絶縁ゲート型電界効果トランジスタのソースまたはドレインと前記ストレージノード電極とを電気的に接続するコンタクト部と、
    前記コンタクト部と前記トレンチ内の前記ストレージノード電極上およびキャパシタ絶縁膜上との間に形成され、前記キャパシタ絶縁膜の高誘電体材が前記コンタクト部に拡散されるのを阻止するバリアとして働き、膜厚が中心近傍よりも周辺の方が厚く形成されたキャップ構造とを具備すること
    を特徴とする半導体記憶装置。
  2. 少なくとも前記ストレージノード電極における前記キャップ構造との接合部は金属であり、
    前記キャップ構造は、さらに前記ストレージノード電極の金属材が前記コンタクト部に拡散されるのを阻止するバリアとしても働くこと
    を特徴とする請求項１に記載の半導体記憶装置。
  3. 前記キャパシタ絶縁膜は、高誘電体の元素のうちの少なくとも一つを含む積層膜であること
    を特徴とする請求項１または２に記載の半導体記憶装置。
  4. 前記キャパシタ絶縁膜は、高誘電体の元素のうちの少なくとも一つの酸化物を含むか、または高誘電体の元素のうちの少なくとも一つの酸化物を含む積層膜であること
    を特徴とする請求項１または２に記載の半導体記憶装置。
  5. 前記キャップ構造の断面形状は、前記トレンチキャパシタ側または前記絶縁ゲート型電界効果トランジスタ側に凹型であること
    を特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
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