JP2006261193A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法 Download PDF

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中 利 治 田
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Abstract

【課題】 安定して動作する半導体記憶装置およびその製造方法を提供する。
【解決手段】 ストレージノードSNの上面に接し、かつ、ストレージノードSNに対応するソース/ドレイン拡散層52にSSコンタクト開口を隔てて対向するようにDTキャップ絶縁膜を、素子分離絶縁膜11の材料であるSiOとは異なるSiNで形成する。
【選択図】 図2

Description

本発明は、半導体記憶装置およびその製造方法に関する。
トレンチキャパシタを有するDRAMセルアレイを備える半導体記憶装置には、トレンチキャパシタのストレージノードの表面と該ストレージノードに対応するトランジスタ拡散層の表面とをまたがるように設けられた埋め込みコンタクト層によりトランジスタとキャパシタとが接続される表面ストラップ(Surface Strap、以下、単に「SS」という)構造を有するものがある。
このようなSS構造のトレンチDRAMにおいて、従来、トレンチキャパシタの上部に埋め込まれる絶縁膜(Trench Top Oxide:以下、単に「TTO」という)と素子分離絶縁膜とは、いずれも同一の絶縁材料、例えばシリコン酸化(SiO)膜で形成されていた。このため、トレンチキャパシタのストレージノードを露出させて埋め込みコンタクト層用の開口を設けるためにTTOをエッチバックすると、能動素子形成領域(Active Area:以下、単に「AA」という)の側壁に接する素子分離絶縁膜も同時にエッチバック除去されてしまい、AA側壁が露出してしまっていた。この状態で埋め込みコンタクト層を形成するために不純物(例えばP)をドープしたポリシリコンを堆積させていたので、このポリシリコンがAA側壁にも接触し、ポリシリコン中の不純物がAA側へ拡散し、その結果、ソース/ドレイン拡散層の不純物濃度プロファイルが変化してしまい、アレイデバイスの動作に悪影響を及ぼすおそれがあった。
特開2001−345433号公報
本発明の目的は、安定して動作する半導体記憶装置およびその製造方法を提供することにある。
本発明は、以下の手段により上記課題の解決を図る。
即ち、本発明によれば、
半導体基板と、
前記半導体基板内に形成される第1のトレンチの側壁に形成されたキャパシタ誘電膜と、前記キャパシタ誘電膜を介して前記第1のトレンチを埋め込むように形成されたストレージノードと、前記第1のトレンチを囲むように前記半導体基板内に形成される埋め込みプレートと、でそれぞれ構成される複数のトレンチキャパシタと、
隣り合う2つのトレンチキャパシタにまたがる素子形成領域を区画するように前記半導体基板に形成される素子分離溝と、
前記素子分離溝を埋め込むように第1の絶縁材料で形成される素子分離用の第1の絶縁膜と、
前記素子形成領域に形成される複数のトランジスタであって、一方向に連続するワード線となるようにゲート絶縁膜を介して前記半導体基板上に形成されるゲート電極と、一方が共有され他方が前記ストレージノードに対応するように前記ゲート電極を挟んで前記半導体基板の表面層に形成されるソース、ドレイン拡散層と、を含むトランジスタと、
前記ストレージノードの上面に接し、かつ、表面ストラップ用のコンタクト開口を隔てて前記他方のソース、ドレイン拡散層に対向するように、前記第1の絶縁材料とは異なる第2の絶縁材料で前記第1のトレンチの上部に形成される第2の絶縁膜と、
前記ゲート電極に自己整合されて前記コンタクト開口を埋め込むように形成されて前記ストレージノードと前記他方のソース、ドレイン拡散層とを接続する埋め込みコンタクト層と、
前記一方のソース、ドレイン拡散層に接続されるビット線と、
を備える半導体記憶装置が提供される。
また、本発明によれば、
半導体基板に複数の第1のトレンチを形成し、前記第1のトレンチの側壁にキャパシタ誘電膜を形成し、前記キャパシタ誘電膜を介して前記第1のトレンチを埋め込むようにストレージノードを形成し、さらに、前記半導体基板の前記第1のトレンチを囲む領域に埋め込みプレートを形成することにより複数のトレンチキャパシタを形成する工程と、
隣り合う2つのトレンチキャパシタにまたがる素子形成領域を区画するように前記半導体基板に素子分離溝を形成する工程と、
前記素子分離溝を埋め込んで素子分離用の第1の絶縁膜を形成する工程と、
前記素子分離絶縁膜のうち前記第1のトレンチの上部の領域を選択的に除去して前記ストレージノードが露出する第1の開口を形成する工程と、
前記第1の開口を前記第1の絶縁膜とは異なる絶縁材料で埋め込んで第2の絶縁膜を形成する工程と、
前記素子形成領域に、各ゲート電極が一方向に連続するワード線となり、ソース、ドレイン拡散層の一方をそれぞれが共有し、かつ、ソース、ドレイン拡散層の他方が前記ストレージノードに対応するように複数のトランジスタを形成する工程と、
ゲート電極保護膜を形成した後に、前記半導体基板および前記第1の絶縁膜の絶縁材料とエッチング選択比を取ることができる絶縁材料でバリア絶縁膜を全面に形成する工程と、
前記バリア絶縁膜をマスクとして、前記ストレージノードの上面と前記他方のソース、ドレイン拡散層とが露出するまで前記第2の絶縁膜を選択的に除去することにより、表面ストラップ用のコンタクト開口を形成する工程と、
前記ゲート電極に自己整合されて前記コンタクト開口を埋め込むように埋め込みコンタクト層を形成する工程と、
前記一方のソース、ドレイン拡散層に接続されるビット線を形成する工程と、
を備える半導体記憶装置の製造方法が提供される。
本発明によれば、安定して動作する半導体記憶装置およびその製造方法が提供される。
以下、本発明の実施の形態について図面を参照しながら説明する。
(1)第1の実施の形態
図1は本発明の第1の実施によるDRAMのセルアレイ領域のレイアウトを示し、図2および図3は、それぞれ図1のA−A線およびB−B線に沿った断面図である。本実施形態のDRAM1の特徴は、トレンチキャパシタCの上部に窒化シリコン(SiN)膜で形成されたDTキャップ絶縁膜13を備え、これによりTTOのエッチバック時にAA側壁の素子分離絶縁膜11のエッチバックが防止される点にある。以下、DRAM1の概略構成から順に説明する。
図1に示すように、本実施形態のDRAM1は、シリコン基板Sに配列形成されたトレンチキャパシタCと、トレンチキャパシタCに一部重なり、かつ、隣り合う2つのトレンチキャパシタCにまたがるAAに形成されたトランジスタQとを備える。図2および図3に示すように、シリコン基板Sの表面層には、AAを区画するように形成された素子分離溝TRiが形成され、この素子分離溝TRiが酸化膜で埋め込まれてSTI(Shallow Trench Insulator)構造の素子分離絶縁膜11が形成される。
トレンチキャパシタCは、シリコン基板Sに形成されたトレンチTRcにストレージノードSNを埋め込んで形成される。トレンチTRcは、例えば第1のトレンチに対応し、その上部には、AAとの分離のためのカラー絶縁膜22がシリコン酸化(SiO)膜によって形成されている。
AAには、一方向に連続するワード線WLとなるようにゲート絶縁膜42を介してシリコン基板S上に形成されたゲート電極と、このゲート電極を挟むようにシリコン基板Sの表面層に形成されたソース/ドレイン拡散層52,54とをそれぞれ含む複数のトランジスタQが形成されている。ゲート電極は、上面にタングステンシリサイド(WSi)46が形成されるゲート電極ポリシリコン44で構成され、その側面および上面にはゲート電極キャップシリコン窒化膜(SiN)48が形成されている。ゲート電極ポリシリコン44は、不純物、例えばPをドープしたポリシリコンで形成される。ソース/ドレイン拡散層52はトレンチキャパシタCに対応し、ソース/ドレイン拡散層54は隣り合う2つのトランジスタQで共有され、ゲート電極キャップシリコン窒化膜(SiN)48の上層に形成されたビット線BLに接続される。
図1に示すように、AAとトレンチキャパシタCとは一部重なるように形成される。この重なり領域において、トレンチキャパシタCのストレージノードSNの表面に接するように、かつ、SSコンタクト開口Hssを隔ててソース/ドレイン拡散層52に対向するようにDTキャップ絶縁膜13が形成されている。DTキャップ絶縁膜13は、素子分離絶縁膜11とは異なる絶縁材料、本実施形態においては窒化シリコン(SiN)膜で形成されている。そして、SSコンタクト開口Hssを埋め込んでソース/ドレイン拡散層52およびストレージノードSNの両表面にまたがるように、埋め込みコンタクト層(SSコンタクト層)38が不純物(例えばP)をドープしたポリシリコンで形成されている。
比較例として従来の技術によるDRAM100の図2に対応した断面図を図4に示し、図3に対応した断面図を図5に示す。これらの図に示されるDRAM100では、シリコン酸化(SiO)膜で形成された素子分離絶縁膜110がトレンチキャパシタCの上部にまで単一の組成で延在して形成されていた。このため、トレンチキャパシタCのストレージノードSNを露出させて埋め込みコンタクト層用の開口を設けるためにTTOをエッチバックすると、図5に示すように、AA側壁の素子分離絶縁膜も同時にエッチバックされてしまい、AA側壁が露出してしまっていた。この結果、図4および図5の矢印に示すように、埋め込みコンタクト層形成時においてポリシリコン中の不純物がAA側へ拡散し、ソース/ドレイン拡散層52の不純物濃度プロファイルが変化するというおそれがあった。
本実施形態のDRAM1は、トレンチキャパシタCの上部に、シリコン基板Sとシリコン酸化(SiO)膜との間で選択比を取ることができる絶縁膜、例えば窒化シリコン(SiN)膜で形成されたDTキャップ絶縁膜13を備えるので、図3に示すように、TTOのエッチバック時にAA側壁の素子分離絶縁膜11が除去されることがない。これにより、埋め込みコンタクト層38の形成により、ポリシリコン中の不純物(例えばP)がAA側へ拡散してソース/ドレイン拡散層52の不純物濃度プロファイルが変化するということが確実に防止される。
図1乃至3に示すDRAM1の製造方法を図6乃至図12を参照しながら説明する。
まず、図6に示すように、既知の技術を用いて、シリコン基板S内にトレンチキャパシタC、カラー酸化膜22および、AAを画定する素子分離絶縁膜となるシリコン酸化(SiO)膜10を形成する。
次に、トレンチキャパシタCを形成した時に使用したマスクを用いてフォトリソグラフィ法およびドライエッチング法により、図7に示すように、シリコン酸化(SiO)膜10のうちトレンチの上方に位置する部分をストレージノードSNの上面が露出するまで選択的に除去する。これによりトレンチTRcの上部に開口が形成される。この開口は、例えば第1の開口に対応する。続いて、図8に示すように、シリコン基板Sとシリコン酸化(SiO)膜との間で選択比を取ることができる絶縁膜、本実施形態では窒化シリコン(SiN)膜12を適切な膜厚で堆積する。その後、CMP(Chemical Mechanical Polishing)によりシリコン基板Sが露出するまで窒化シリコン(SiN)膜12を平坦化し、図9に示すように、トレンチTRcの上部にのみ窒化シリコン(SiN)膜13が埋め込まれている状態にする。このCMPによる窒化シリコン(SiN)膜12の研磨工程は、異方性エッチングによる窒化シリコン(SiN)膜12のエッチバック工程に代替することもできる。本実施形態において、トレンチTRcの上部にのみシリコン酸化(SiO)膜とは異なる絶縁膜が埋め込まれていることが重要である。
その後、図10に示すように、既知の技術を用いてゲートパターンを形成し、AAのソース/ドレイン拡散層52,54を形成した後、バリア窒化シリコン(SiN)膜61を堆積する。さらにゲート層間膜(図示せず)を堆積した後、平坦化を行なう。
次に、フォトリソグラフィ法およびドライエッチング法により、バリア窒化シリコン(SiN)膜61をエッチングストッパとして使用しながらSSコンタクト開口Hssを設ける領域のゲート層間膜を選択的に除去する。次に、異方性エッチングにより、バリア窒化シリコン(SiN)膜61をエッチングし、最後にトレンチTRc上部の絶縁膜を選択的に除去してストレージノードSNの上面を露出させる。本実施形態では、トレンチTRc上部の絶縁膜として窒化シリコン(SiN)膜13を用いているので、図11に示すように、バリア窒化シリコン(SiN)膜61のエッチングと同時にトレンチTRc上部に埋め込んだ窒化シリコン(SiN)膜13もエッチバックにより除去することができる。このエッチングによりバリア窒化シリコン(SiN)膜61は素子分離絶縁膜11上のバリア窒化シリコン(SiN)膜62として残る。
続いて、埋め込みコンタクト層を形成するために、不純物(例えばP)をドープしたポリシリコンを適切な膜厚(例えば約220nm)だけ堆積させた後に平坦化し、図12に示すように、適切な深さまでエッチバックする。ここまでの工程でSSコンタクトが形成される。その後は、従来の技術を用いてBPSG膜72(図2参照)を形成した後に平坦化し、ビット線BLを形成すれば、DRAM1が完成する。
(2)第2の実施の形態
図13は、本発明の第2の実施の形態によるDRAMの断面図である。図13は、セルアレイ領域のレイアウトとの関係では図1のA−A線断面図に対応する。
図13に示すDRAM3の特徴は、上述した第1の実施の形態と同様に、TTOのエッチバック時にAA側壁の素子分離絶縁膜11のエッチバックを防止するDTキャップ絶縁膜13を備える点に加え、図1のカラー酸化膜22に代えてカラー酸化膜24を備える点にある。図1のカラー酸化膜22がキャパシタトレンチTRcへ酸化膜を堆積させて形成されている点と異なり、本実施形態のDRAM3が備えるカラー酸化膜24は、シリコン基板Sの熱酸化により形成される。これにより、将来において素子の微細化がより一層進展してキャパシタトレンチの径が小さくなっても、依然として従来の技術によりストレージノードSNを確実に形成することができる。
本実施形態のDRAM3の製造方法について図14乃至図20を参照しながら説明する。 まず、図14に示すように、シリコン基板S上にパッドシリコン酸化(SiO)膜(2nm)とパッドシリコン窒化膜(SiN)(220nm)を堆積させ、フォトリソグラフィ法およびドライエッチング法により、シリコン基板S上にキャパシタトレンチTRc1を形成する。次に、図15に示すように、キャパシタトレンチTRc1の側面にアモルファスシリコン34を30nmの厚さだけ堆積させ、さらにアモルファスシリコン34を被覆するようにシリコン窒化膜(SiN)36を15nmの厚さで堆積させる。続いて、図16に示すように、レジスト88を塗布した後に適切な深さ、例えば約1.0μmにまでエッチバックする。さらに、先にキャパシタトレンチTRc1の側壁へ堆積させて露出しているシリコン窒化膜(SiN)36をウェットエッチングにより除去した後にレジスト88を除去する。次に、シリコン窒化膜(SiN)36が除去されたことにより露出したキャパシタトレンチTRc1上部側壁のアモルファスシリコン34をシリコン基板Sの熱酸化により完全に酸化させることにより、図17に示すように、カラー酸化膜24を形成する。次に、キャパシタトレンチTRc1の側壁に残存していたシリコン窒化膜(SiN)36をウェットエッチングにより完全に除去する。次いで、図18に示すように、カラー酸化膜24により覆われていない、キャパシタトレンチTRc1の側壁をCDE(Chemical Dry Etching)法等によりエッチングすることにより、キャパシタトレンチTRc1の容積を増大させてキャパシタトレンチTRc3とする。
その後、既知の技術を用いてキャパシタトレンチTRc3表面から1.5μmよりも深いシリコン基板S中の領域にn型の不純物を拡散させることにより、図19に示すように、埋め込みプレート80を形成する。続いて、図20に示すように、キャパシタトレンチTRc3の側壁にキャパシタ誘電膜82を2〜3nmの厚さで堆積させ、ストレージノード電極となり且つ対応するソース/ドレイン拡散層52とストレージノードSNとのコンタクトを取るために、ヒ素(As)をドープしたアモルファスシリコンを埋め込み、必要な深さにまでエッチバックする。
その後は、上述した第1の実施の形態と同様の工程により、AAおよびセルトランジスタQを形成し、図13に示すように、SSコンタクト(埋め込みコンタクト層38)を形成し、さらに、既知の技術を用いてDRAM3を完成させる。
以上、本発明の実施の形態について説明したが、本発明は上記形態に限ることなく、その技術的範囲内で種々変形して実施することができる。例えば上記第2の実施の形態中、図18に示した工程では、キャパシタトレンチTRc1の容積を増大させたが、これは選択的工程であり、製品仕様に応じてこの工程を省略し、従来のキャパシタトレンチTRc1の容積のままとしても良い。
本発明にかかる半導体記憶装置の第1の実施の形態の要部を示す上面図である。 図1のA−A線に沿った断面図である。 図1のB−B線に沿った断面図である。 比較例としての従来装置の、図2に対応する断面図である。 比較例としての従来装置の、図3に対応する断面図である。 図1に示す半導体記憶装置の製造方法を説明する断面図である。 図1に示す半導体記憶装置の製造方法を説明する断面図である。 図1に示す半導体記憶装置の製造方法を説明する断面図である。 図1に示す半導体記憶装置の製造方法を説明する断面図である。 図1に示す半導体記憶装置の製造方法を説明する断面図である。 図1に示す半導体記憶装置の製造方法を説明する断面図である。 図1に示す半導体記憶装置の製造方法を説明する断面図である。 本発明にかかる半導体記憶装置の第2の実施の形態の要部を示す断面図である。 図13に示す半導体記憶装置の製造方法を説明する断面図である。 図13に示す半導体記憶装置の製造方法を説明する断面図である。 図13に示す半導体記憶装置の製造方法を説明する断面図である。 図13に示す半導体記憶装置の製造方法を説明する断面図である。 図13に示す半導体記憶装置の製造方法を説明する断面図である。 図13に示す半導体記憶装置の製造方法を説明する断面図である。 図13に示す半導体記憶装置の製造方法を説明する断面図である。
符号の説明
1,3 半導体記憶装置
11,110 素子分離絶縁膜
13 DTキャップ絶縁膜
22,24 カラー酸化膜
32 マスク材窒化膜
36 窒化膜
38 埋め込みコンタクト層
42 ゲート酸化膜
44 ゲート電極ポリシリコン
46 ゲート電極タングステンシリサイド
48 ゲート電極キャップ窒化膜
52,54 S/D拡散層
61,62 バリア窒化膜
72 BPSG膜
80 埋め込みプレート
82 キャパシタ誘電膜
34,84 アモルファスシリコン
88 レジスト
AA 能動素子形成領域
BL ビット線
BLC ビット線コンタクト
C キャパシタ
S 基板
SN ストレージノード
TRc1,3 キャパシタトレンチ
Q トランジスタ
WL ワード線

Claims (5)

  1. 半導体基板と、
    前記半導体基板内に形成される第1のトレンチの側壁に形成されたキャパシタ誘電膜と、前記キャパシタ誘電膜を介して前記第1のトレンチを埋め込むように形成されたストレージノードと、前記第1のトレンチを囲むように前記半導体基板内に形成される埋め込みプレートと、でそれぞれ構成される複数のトレンチキャパシタと、
    隣り合う2つのトレンチキャパシタにまたがる素子形成領域を区画するように前記半導体基板に形成される素子分離溝と、
    前記素子分離溝を埋め込むように第1の絶縁材料で形成される素子分離用の第1の絶縁膜と、
    前記素子形成領域に形成される複数のトランジスタであって、一方向に連続するワード線となるようにゲート絶縁膜を介して前記半導体基板上に形成されるゲート電極と、一方が共有され他方が前記ストレージノードに対応するように前記ゲート電極を挟んで前記半導体基板の表面層に形成されるソース、ドレイン拡散層と、を含むトランジスタと、
    前記ストレージノードの上面に接し、かつ、表面ストラップ用のコンタクト開口を隔てて前記他方のソース、ドレイン拡散層に対向するように、前記第1の絶縁材料とは異なる第2の絶縁材料で前記第1のトレンチの上部に形成される第2の絶縁膜と、
    前記ゲート電極に自己整合されて前記コンタクト開口を埋め込むように形成されて前記ストレージノードと前記他方のソース、ドレイン拡散層とを接続する埋め込みコンタクト層と、
    前記一方のソース、ドレイン拡散層に接続されるビット線と、
    を備える半導体記憶装置。
  2. 前記第2の絶縁材料は、前記コンタクト開口の形成に際して前記半導体基板および前記第1の絶縁材料とエッチング選択比を取ることができる絶縁材料である、ことを特徴とする請求項1に記載の半導体記憶装置。
  3. 前記キャパシタノードの側壁上部に熱酸化により形成されるカラー絶縁膜をさらに備えることを特徴とする請求項1または2に記載の半導体記憶装置。
  4. 半導体基板に複数の第1のトレンチを形成し、前記第1のトレンチの側壁にキャパシタ誘電膜を形成し、前記キャパシタ誘電膜を介して前記第1のトレンチを埋め込むようにストレージノードを形成し、さらに、前記半導体基板の前記第1のトレンチを囲む領域に埋め込みプレートを形成することにより複数のトレンチキャパシタを形成する工程と、
    隣り合う2つのトレンチキャパシタにまたがる素子形成領域を区画するように前記半導体基板に素子分離溝を形成する工程と、
    前記素子分離溝を埋め込んで素子分離用の第1の絶縁膜を形成する工程と、
    前記素子分離絶縁膜のうち前記第1のトレンチの上部の領域を選択的に除去して前記ストレージノードが露出する第1の開口を形成する工程と、
    前記第1の開口を前記第1の絶縁膜とは異なる絶縁材料で埋め込んで第2の絶縁膜を形成する工程と、
    前記素子形成領域に、各ゲート電極が一方向に連続するワード線となり、ソース、ドレイン拡散層の一方をそれぞれが共有し、かつ、ソース、ドレイン拡散層の他方が前記ストレージノードに対応するように複数のトランジスタを形成する工程と、
    ゲート電極保護膜を形成した後に、前記半導体基板および前記第1の絶縁膜の絶縁材料とエッチング選択比を取ることができる絶縁材料でバリア絶縁膜を全面に形成する工程と、
    前記バリア絶縁膜をマスクとして、前記ストレージノードの上面と前記他方のソース、ドレイン拡散層とが露出するまで前記第2の絶縁膜を選択的に除去することにより、表面ストラップ用のコンタクト開口を形成する工程と、
    前記ゲート電極に自己整合されて前記コンタクト開口を埋め込むように埋め込みコンタクト層を形成する工程と、
    前記一方のソース、ドレイン拡散層に接続されるビット線を形成する工程と、
    を備える半導体記憶装置の製造方法。
  5. 前記第2の絶縁膜は、前記バリア絶縁膜と同一の絶縁材料で形成される、ことを特徴とする請求項4に記載の半導体記憶装置の製造方法。
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