JP2009158591A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】ゲートラストプロセスで形成されたゲート構造において、ソース・ドレイン領域に接続するコンタクトとゲート電極とのショートを防ぐ。
【解決手段】半導体装置100は、ゲートラストプロセスで形成された第1のゲート210を含む。第1のゲート210は、絶縁膜中に形成された第1の凹部内の底面に形成されたゲート絶縁膜、当該第1の凹部内のゲート絶縁膜上に形成されたゲート電極、および当該第1の凹部内のゲート電極上に形成された保護絶縁膜140を含む。また、半導体装置100は、第1のゲート210の両側方のN型不純物拡散領域116aに接続され、第1の凹部よりも径が大きい第2の凹部内に埋め込まれたコンタクト134を含む。
【選択図】図1
【解決手段】半導体装置100は、ゲートラストプロセスで形成された第1のゲート210を含む。第1のゲート210は、絶縁膜中に形成された第1の凹部内の底面に形成されたゲート絶縁膜、当該第1の凹部内のゲート絶縁膜上に形成されたゲート電極、および当該第1の凹部内のゲート電極上に形成された保護絶縁膜140を含む。また、半導体装置100は、第1のゲート210の両側方のN型不純物拡散領域116aに接続され、第1の凹部よりも径が大きい第2の凹部内に埋め込まれたコンタクト134を含む。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関する。
近年、メタルゲート形成する方法として、ソース・ドレインを形成した後にゲート電極を形成するゲートラスト(ダマシンゲート)プロセスが採用されることがある。特許文献1(特開2006−351580号公報)および特許文献2(特開2006−351978号公報)には、ゲートラストプロセスでゲートを製造した構成が記載されている。ゲートラストプロセスでは、まず、ポリシリコン層等によりダミーゲート電極を形成して、ダミーゲート電極をマスクとしてソース・ドレインを形成する。つづいて、ダミーゲート電極を絶縁膜で埋め込み、絶縁膜表面をCMP(Chemical Mechanical Polishing)等により平坦化した後にダミーゲート電極を選択的に除去して、絶縁膜に凹部を形成する。その後、凹部内を金属材料で埋め込み、凹部外に露出した金属材料をCMP等で除去することによりゲート電極を形成する。このプロセスを用いることにより、電極材料として、パターニングが困難な金属を用いることができるようになる。
ところで、素子間の間隔が狭い微細な構造においては、トランジスタのソース・ドレインに接続するコンタクトホールを形成する際に、パターンずれが生じると、コンタクトホールがゲート電極と重なり、コンタクトとゲート電極とがショートを起こしてしまうという問題がある。
特許文献3(特開2003−168732号公報)には、半導体基板上に導電材料および窒化シリコン被覆層を形成し、これらをゲート電極の形状にパターニングした構成が記載されている。これにより、ゲート電極の導電材料の上部には絶縁性の窒化シリコン被覆層が設けた構成となっている。そのため、コンタクトホールがゲート電極上にかかっても、コンタクトとゲート電極とがショートしないようになっている。
特開2006−351580号公報
特開2006−351978号公報
特開2003−168732号公報
しかし、ゲートラストプロセスを用いた場合、絶縁膜中に形成された凹部を金属材料で埋め込むことによりゲート電極が形成されるため、絶縁性の被覆層をゲート電極を構成する金属材料とともにパターニングすることができない。たとえば、凹部を金属材料で埋め込んだ後に、半導体基板上の全面に絶縁膜を形成し、凹部の位置にあわせて金属材料の上部のみに絶縁膜を残すよう選択的なパターニングをしようとしても、上述したように微細な構造ではパターンずれが生じて所望通りのパターニングは行えない。
本発明によれば、
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜中に形成された第1の凹部内の底面に形成されたゲート絶縁膜、当該第1の凹部内の前記ゲート絶縁膜上に形成されたゲート電極、および当該第1の凹部内の前記ゲート電極上に形成された保護絶縁膜を含む第1のゲートと、
前記第1のゲートの側方に設けられたソース・ドレイン領域と、
前記絶縁膜中の前記第1の凹部の側方に形成され、前記第1の凹部よりも径が大きい第2の凹部内に形成され、前記ソース・ドレイン領域に接続するコンタクトと、
を含み、
前記ゲート電極は、第1の金属膜と、当該第1の金属膜の底面および側面を被覆する第2の金属膜とにより構成され、当該第2の金属膜は、前記ゲート絶縁膜および前記第1の凹部の側壁と接して設けられた半導体装置が提供される。
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜中に形成された第1の凹部内の底面に形成されたゲート絶縁膜、当該第1の凹部内の前記ゲート絶縁膜上に形成されたゲート電極、および当該第1の凹部内の前記ゲート電極上に形成された保護絶縁膜を含む第1のゲートと、
前記第1のゲートの側方に設けられたソース・ドレイン領域と、
前記絶縁膜中の前記第1の凹部の側方に形成され、前記第1の凹部よりも径が大きい第2の凹部内に形成され、前記ソース・ドレイン領域に接続するコンタクトと、
を含み、
前記ゲート電極は、第1の金属膜と、当該第1の金属膜の底面および側面を被覆する第2の金属膜とにより構成され、当該第2の金属膜は、前記ゲート絶縁膜および前記第1の凹部の側壁と接して設けられた半導体装置が提供される。
また、本発明によれば、
半導体基板上にダミーゲート電極を形成する工程と、
前記ダミーゲート電極をマスクとして、前記半導体基板に不純物を注入してソース・ドレイン領域を形成する工程と、
半導体基板上に前記ダミーゲート電極を埋め込む第1の絶縁膜を形成する工程と、
前記第1の絶縁膜を平坦化して前記ダミーゲート電極の上面を露出させる工程と、
前記第1の絶縁膜を選択的に除去して、当該第1の絶縁膜に前記ソース・ドレイン領域に接続するコンタクトホールを形成する工程と、
前記ダミーゲート電極を除去して、前記第1の絶縁膜に前記コンタクトホールよりも径の小さい第1の凹部を形成する工程と、
前記半導体基板上の全面に金属膜を形成し、前記コンタクトホールおよび前記第1の凹部を当該金属膜で埋め込む工程と、
化学機械研磨法により、前記コンタクトホールおよび前記第1の凹部外に露出した前記金属膜を除去して前記コンタクトホール内にコンタクト、前記第1の凹部内にゲート電極をそれぞれ形成するとともに前記第1の凹部内上部の前記金属膜を除去して前記第1の凹部内上部にリセスを形成する工程と、
前記半導体基板上の全面に第2の絶縁膜を形成し、前記リセスを当該第2の絶縁膜で埋め込む工程と、
前記第1の凹部外部に露出した前記第2の絶縁膜を除去して前記第1の凹部内の前記ゲート電極上に選択的に前記第2の絶縁膜を残す工程と、
前記半導体基板上の全面に第3の絶縁膜を形成する工程と、
前記第3の絶縁膜を選択的に除去して、当該第3の絶縁膜に前記コンタクトに接続するホールを形成する工程と、
前記ホール内を導電材料で埋め込み、前記コンタクトに電気的に接続するプラグを形成する工程と、
を含む半導体装置の製造方法が提供される。
半導体基板上にダミーゲート電極を形成する工程と、
前記ダミーゲート電極をマスクとして、前記半導体基板に不純物を注入してソース・ドレイン領域を形成する工程と、
半導体基板上に前記ダミーゲート電極を埋め込む第1の絶縁膜を形成する工程と、
前記第1の絶縁膜を平坦化して前記ダミーゲート電極の上面を露出させる工程と、
前記第1の絶縁膜を選択的に除去して、当該第1の絶縁膜に前記ソース・ドレイン領域に接続するコンタクトホールを形成する工程と、
前記ダミーゲート電極を除去して、前記第1の絶縁膜に前記コンタクトホールよりも径の小さい第1の凹部を形成する工程と、
前記半導体基板上の全面に金属膜を形成し、前記コンタクトホールおよび前記第1の凹部を当該金属膜で埋め込む工程と、
化学機械研磨法により、前記コンタクトホールおよび前記第1の凹部外に露出した前記金属膜を除去して前記コンタクトホール内にコンタクト、前記第1の凹部内にゲート電極をそれぞれ形成するとともに前記第1の凹部内上部の前記金属膜を除去して前記第1の凹部内上部にリセスを形成する工程と、
前記半導体基板上の全面に第2の絶縁膜を形成し、前記リセスを当該第2の絶縁膜で埋め込む工程と、
前記第1の凹部外部に露出した前記第2の絶縁膜を除去して前記第1の凹部内の前記ゲート電極上に選択的に前記第2の絶縁膜を残す工程と、
前記半導体基板上の全面に第3の絶縁膜を形成する工程と、
前記第3の絶縁膜を選択的に除去して、当該第3の絶縁膜に前記コンタクトに接続するホールを形成する工程と、
前記ホール内を導電材料で埋め込み、前記コンタクトに電気的に接続するプラグを形成する工程と、
を含む半導体装置の製造方法が提供される。
本発明者は、ゲートラストプロセスを用いた場合に、ダミーゲート電極を除去することにより絶縁膜に形成される第1の凹部の径がコンタクトホールである第2の凹部の径よりも小さいことを利用して、これらの凹部を金属膜で埋め込んだ後のCMPの条件を制御することにより、径の小さい第1の凹部内にのみ上部に選択的にリセスを形成できることを見出した。さらに、全面に絶縁膜を形成してリセス内を絶縁膜で埋め込み、リセス外部に露出した絶縁膜を除去することにより、ゲートラストプロセスを用いた場合でも、ゲート電極上に選択的に保護絶縁膜を形成することができることを見出し、本発明に想到した。これにより、ゲートラストプロセスで形成されたゲート構造においても、ソース・ドレイン領域に接続するコンタクトとゲート電極とのショートを防ぐことができる。
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
本発明によれば、ゲートラストプロセスで形成されたゲート構造において、ソース・ドレイン領域に接続するコンタクトとゲート電極とのショートを防ぐことができる。
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図1は、本実施の形態における半導体装置100の構成を示す断面図である。
半導体装置100は、メモリ領域であるDRAM(Dynamic Random Access Memory)領域200(図中DRAMと記載)とロジック領域であるロジック領域202(図中Logicと記載)とが混載された半導体基板102を含む。半導体基板102は、たとえばシリコン基板である。また、ロジック領域202には、P型チャネル領域(図中Pchと記載)とN型チャネル領域(図中Nch)とが設けられている。また、DRAM領域200は、N型チャネル領域とすることができる。これらの領域は、素子分離絶縁膜103により分離されている。DRAM領域200のN型チャネル領域およびロジック領域202のN型チャネル領域には、N型の不純物拡散領域116aが設けられており、ロジック領域202のP型チャネル領域には、P型不純物拡散領域116bが設けられている。なお、DRAM領域200は、ロジック領域202よりも素子間の間隔が狭い微細な構造を有する。すなわち、DRAM領域200において、各ゲート間の間隔がロジック領域202よりも狭くなっている。そのため、DRAM領域200では、パターンずれが生じたときに、素子間のショート等が生じやすい。
半導体装置100は、メモリ領域であるDRAM(Dynamic Random Access Memory)領域200(図中DRAMと記載)とロジック領域であるロジック領域202(図中Logicと記載)とが混載された半導体基板102を含む。半導体基板102は、たとえばシリコン基板である。また、ロジック領域202には、P型チャネル領域(図中Pchと記載)とN型チャネル領域(図中Nch)とが設けられている。また、DRAM領域200は、N型チャネル領域とすることができる。これらの領域は、素子分離絶縁膜103により分離されている。DRAM領域200のN型チャネル領域およびロジック領域202のN型チャネル領域には、N型の不純物拡散領域116aが設けられており、ロジック領域202のP型チャネル領域には、P型不純物拡散領域116bが設けられている。なお、DRAM領域200は、ロジック領域202よりも素子間の間隔が狭い微細な構造を有する。すなわち、DRAM領域200において、各ゲート間の間隔がロジック領域202よりも狭くなっている。そのため、DRAM領域200では、パターンずれが生じたときに、素子間のショート等が生じやすい。
半導体基板102上において、DRAM領域200には、第1のゲート210が設けられており、ロジック領域202のP型チャネル領域には第2のゲート212が設けられており、ロジック領域202のN型チャネル領域には第3のゲート214がそれぞれ設けられている。さらに、第1のゲート210および第3のゲート214の両側方には、N型不純物拡散領域116aにより構成されるソース・ドレイン領域がそれぞれ設けられている。また、第2のゲート212の両側方には、P型不純物拡散領域116bにより構成されるソース・ドレイン領域が設けられている。
半導体装置100は、半導体基板102上に下からこの順で積層された絶縁膜120、層間絶縁膜122、層間絶縁膜160、層間絶縁膜162、層間絶縁膜172、層間絶縁膜174、および層間絶縁膜176を含む。層間絶縁膜122は、半導体基板102上に形成された第1のゲート210、第2のゲート212、および第3のゲート214を埋め込むように形成されている。
本実施の形態において、第1のゲート210、第2のゲート212、および第3のゲート214は、ゲートラストプロセスで形成された構成を有する。各ゲートは、層間絶縁膜122および各ゲートのサイドウォールにより構成される絶縁膜中に形成された凹部(後述する凹部126)内の底面に形成されたゲート絶縁膜および凹部内のゲート絶縁膜上に形成されたゲート電極(後述するゲート電極133)により構成される。各ゲートのゲート電極は、第1の金属膜(後述する第1の金属膜132)と、第1の金属膜の底面および側面を被覆するとともにゲート絶縁膜と凹部の側壁と接して設けられた第2の金属膜(後述する第2の金属膜130)とにより構成される。第2の金属膜は、凹部の側壁およびゲート絶縁膜と接して設けられる。また、各ゲートのゲート絶縁膜は複数種の膜の積層膜により構成される。詳細は後述する。
第1のゲート210は、凹部内のゲート電極上に形成された保護絶縁膜140を含む点で第2のゲート212および第3のゲート214と構成が異なる。
さらに、半導体装置100の層間絶縁膜122中には、各ゲートのソース・ドレイン領域に接続するコンタクト134が設けられている。コンタクト134は、各ゲートのゲート電極と同じ材料により構成することができる。すなわち、コンタクト134は、絶縁膜120および層間絶縁膜122中に形成された凹部(後述するコンタクトホール124)内に形成された第1の金属膜(後述する第1の金属膜132)と、第1の金属膜の底面および側面を被覆するとともに凹部の底面および側壁と接して設けられた第2の金属膜(後述する第2の金属膜130)とにより構成される。
DRAM領域200において、層間絶縁膜160、162、および172中に、各コンタクト134に接続するビット線184、およびプラグ186およびプラグ188が設けられている。また、層間絶縁膜174中には、下部電極192、容量膜194、および上部電極196により構成されたキャパシタ198が設けられている。キャパシタ198は、プラグ188、プラグ186およびコンタクト134を介して第1のゲート210の側方に形成された一方のN型不純物拡散領域116aに電気的に接続されている。また、第1のゲート210の側方に形成された他方のN型不純物拡散領域116aは、ビット線184に電気的に接続されている。
また、ロジック領域202において、層間絶縁膜160、162、172、174、および176中に、各コンタクト134に接続するプラグ186、プラグ188、およびプラグ190が設けられている。
本実施の形態において、各プラグおよびビット線184は、バリアメタル膜180および金属膜182により構成することができる。バリアメタル膜180は、たとえばTi、TiN、W、WN、Ta、またはTaN等により構成することができる。また、バリアメタル膜180は、たとえばTaNおよびTaが積層した構造等積層膜により構成することもできる。金属膜182は、たとえば銅により構成することができる。ビット線184は、デュアルダマシン構造を有する構成とすることができる。ロジック領域202において、第3のゲート214は、その上に形成されたプラグ186と電気的に接続されている。また、ここでは図示していないが、ロジック領域202のP型チャネル領域の第2のゲート212もプラグ186と電気的に接続された構成としてもよい。
DRAM領域200およびロジック領域202において、N型不純物拡散領域116aおよびP型不純物拡散領域116bの表面にはシリサイド層118が形成される。各コンタクト134は、シリサイド層118を介してN型不純物拡散領域116aおよびP型不純物拡散領域116bにそれぞれ電気的に接続される。DRAM領域200およびロジック領域202において、各ゲートと不純物拡散領域とによりトランジスタが構成される。
次に、本実施の形態における半導体装置100の製造手順を説明する。図2から図8は、半導体装置100の製造手順を示す工程断面図である。
まず、公知の手法により、半導体基板102に素子分離絶縁膜103を形成する。素子分離絶縁膜103は、たとえばシリコン酸化膜により構成することができる。また、素子分離絶縁膜103の底面および側面にシリコン窒化膜等のライナ膜を形成した構成とすることもできる。
つづいて、半導体基板102上全面に第1のゲート絶縁膜104、第2のゲート絶縁膜106、および第3のゲート膜108を順に形成する。第1のゲート絶縁膜104は、たとえばシリコン酸化膜により構成することができる。第2のゲート絶縁膜106は、たとえばHfON等の高誘電率膜により構成することができる。第3のゲート膜108は、たとえばTaN等により構成することができる。
次いで、DRAM領域200およびロジック領域202のN型チャネル領域を選択的にマスクするレジスト膜(不図示)を形成し、当該レジスト膜をマスクとしたウェットエッチングにより、ロジック領域202のP型チャネル領域の第3のゲート膜108を選択的に除去する。その後レジスト膜を除去する(図2(a))。
その後、半導体基板102上全面に、後にポリシリコン層をエッチングする際のエッチングストッパ膜として機能するエッチングストッパ膜110を形成する(図2(b))。エッチングストッパ膜110は、たとえばTiNにより構成することができる。
つづいて、エッチングストッパ膜110上にたとえばCVD法によりポリシリコン層112を形成する。次いで、既知のリソグラフィ技術により、エッチングストッパ膜110、第3のゲート膜108、第2のゲート絶縁膜106、第1のゲート絶縁膜104およびポリシリコン層112を順次ゲート電極の形状にパターニングする(図2(c))。これにより、ポリシリコン層112により構成されたダミーゲート電極が形成される。
その後、ダミーゲート電極であるポリシリコン層112をマスクとして、半導体基板102にイオン注入を行い、N型不純物拡散領域116aおよびP型不純物拡散領域116bのLDD(lightly doped drain)構造を形成する。つづいて、ゲート電極の形状にパターニングされたポリシリコン層112およびゲート絶縁膜の側方にサイドウォール114を形成する。サイドウォール114は、たとえばシリコン窒化膜により構成することができる。次いで、ダミーゲート電極であるポリシリコン層112およびサイドウォール114をマスクとして、半導体基板102にイオン注入を行い、N型不純物拡散領域116aおよびP型不純物拡散領域116bを形成する(図3(a))。N型不純物拡散領域116aおよびP型不純物拡散領域116bは、それぞれトランジスタのソース・ドレイン領域となる。
つづいて、半導体基板102全面に金属膜を形成する。本実施の形態において、金属膜は、ニッケルやコバルトにより構成される。金属膜は、スパッタリングにより形成することができる。次いで、熱処理により、金属膜と、当該金属膜に接したシリコンとを反応させ、シリサイド層118を形成する。ここで、ポリシリコン層112上にもシリサイド層118が形成される(図3(b))。その後、未反応の金属膜を除去する。シリサイド層118は、たとえばNiSiやCoSiとすることができる。
つづいて、半導体基板102全面に絶縁膜120および層間絶縁膜122(サイドウォール114とともに第1の絶縁膜を構成する)をこの順で積層し、ダミーゲート電極であるポリシリコン層112およびサイドウォール114を埋め込む(図4)。絶縁膜120は、たとえばシリコン窒化膜により構成することができる。層間絶縁膜122は、たとえばシリコン酸化膜により構成することができる。
次いで、層間絶縁膜122および絶縁膜120表面をCMPにより平坦化する。このとき、ポリシリコン層112表面に形成されていたシリサイド層118も除去され、ダミーゲート電極であるポリシリコン層112の上面が露出する。その後、マスクを用いたドライエッチング等により、層間絶縁膜122および絶縁膜120を選択的に除去して、ソース・ドレイン領域であるN型不純物拡散領域116aおよびP型不純物拡散領域116bに接続するコンタクトホール124を形成する。これにより、コンタクトホール124底部に、N型不純物拡散領域116aおよびP型不純物拡散領域116b上に形成されたシリサイド層118が露出される(図5(a))。
つづいて、ウェットエッチングにより、ダミーゲート電極であるポリシリコン層112を選択的に除去し、次いで、エッチングストッパ膜110を除去する。これにより、サイドウォール114内に凹部126が形成される(図5(b))。ここで、コンタクトホール124は、凹部126の幅よりも大きい直径を有している。凹部126の幅は、たとえば20〜50nmとすることができる。
次いで、半導体基板102上の全面に第2の金属膜130および第1の金属膜132をこの順で積層する。第2の金属膜130は、たとえばTiAlNにより構成することができる。また、第2の金属膜130の平坦部の膜厚は、たとえば10nmとすることができる。第2の金属膜130は、凹部126およびコンタクトホール124の底面および側壁をそれぞれ覆うように形成され、第2の金属膜130が形成された後も、凹部126およびコンタクトホール124内には凹部が形成されている。本実施の形態において、第2の金属膜130は、凹部126内において、ゲート絶縁膜の上面に形成された底面部およびこの底面部の周縁から立設された周壁部を有する構成とすることができる。また、第2の金属膜130は、コンタクトホール124内においても、コンタクトホール124底面を被覆する底面部およびこの底面部の周縁から立設された周壁部を有する構成とすることができる。次いで、第2の金属膜130上に第1の金属膜132を形成して、凹部126およびコンタクトホール124内の凹部を埋め込む(図6(a))。第1の金属膜132は、たとえばW、Al、またはCu等により構成することができる。
その後、凹部126およびコンタクトホール124外部に露出した第1の金属膜132および第2の金属膜130をCMPにより除去する。これにより、コンタクトホール124内にコンタクト134、凹部126内にゲート電極133がそれぞれ形成される。このとき、過酸化水素水の濃度が高く、酸化力が高いスラリーを用い、ケミカル性が高いCMPを行うことにより、径の小さい凹部126においては、凹部126内上部の第1の金属膜132および第2の金属膜130が除去され、凹部126内上部にリセス128が形成される(図6(b))。
つづいて、半導体基板102上の全面に保護絶縁膜140(第2の絶縁膜)を形成し、リセス128を保護絶縁膜140で埋め込む(図7(a))。ここで、保護絶縁膜140は、たとえばシリコン酸化膜により構成することができる。次いで、リセス128外部に露出した保護絶縁膜140をCMPにより除去する(図7(b))。これにより、凹部126内のゲート電極133上に選択的に保護絶縁膜140が形成される。
その後、ロジック領域202のゲートに形成された保護絶縁膜140を除去する。具体的には、DRAM領域200のみを選択的にマスクするレジスト膜142を形成し、レジスト膜142をマスクとしてエッチングにより保護絶縁膜140を除去する。このとき、層間絶縁膜122が保護絶縁膜140と同じシリコン酸化膜により構成されている場合、層間絶縁膜122の上部も同時に除去される(図8(a))。
レジスト膜142を除去した後、半導体基板102上の全面に層間絶縁膜160および層間絶縁膜162(第2の絶縁膜)をこの順で積層する。層間絶縁膜160および層間絶縁膜162は、たとえば低誘電率膜により構成することができる。また、図示していないが、各層間絶縁膜間には、必要に応じて適宜エッチングストッパ膜等の他の膜を設けることができる。
つづいて、層間絶縁膜160および層間絶縁膜162中にプラグ186を形成するためのホール164およびビット線184を形成するためのデュアルダマシン配線溝166を形成する(図8(b))。ホール164およびデュアルダマシン配線溝166は、コンタクト134に接続されるように形成される。また、ロジック領域202において、ホール164は、ゲート電極133に接続されるようにも形成される。次いで、ホール164およびデュアルダマシン配線溝166内をバリアメタル膜180および金属膜182で埋め込む。その後、ホール164およびデュアルダマシン配線溝166外部に露出した金属膜182およびバリアメタル膜180をCMPにより除去し、コンタクト134やゲート電極133に電気的に接続するプラグ186およびビット線184を形成する。
このとき、第1のゲート210のゲート電極133上部には保護絶縁膜140が形成されている。そのため、DRAM領域200においてホール164のパターンずれが生じた場合でも、第1のゲート210のゲート電極133とプラグ186との間のショートを防ぐことができる。この状態を図9に示す。図9(a)は、DRAM領域200においてホール164のパターンずれが生じてホール164が第1のゲート210上にかかるように形成された例を示す。このようなパターンずれが生じた場合に、ゲート電極133の表面に保護絶縁膜140が形成されていないと、図10の破線で囲んだように、ゲート電極133とプラグ186との間でショートが生じる。しかし、本実施の形態において、ゲート電極133上に保護絶縁膜140が形成されているので、パターンずれが生じたとしても、その後に形成されるビット線184やプラグ186とゲート電極との間のショートを防ぐことができる。図9(b)は、本実施の形態における構成において、ホール164およびデュアルダマシン配線溝166内にプラグ186およびビット線184が形成された状態を示す図である。
なお、保護絶縁膜140は、層間絶縁膜160に対してエッチング選択比を取れる材料により構成することができる。これにより、層間絶縁膜160をエッチングしてホール164やデュアルダマシン配線溝166を形成する際に、保護絶縁膜140がエッチングされることなく、ゲート電極133表面に形成された状態となるようにすることができる。
図1に戻り、次いで、半導体基板102上の全面に層間絶縁膜172を形成する。その後、層間絶縁膜172にプラグ186に達するホールを形成し、当該ホール内をバリアメタル膜180および金属膜182で埋め込む。つづいて、ホール外部に露出した金属膜182およびバリアメタル膜180をCMPにより除去し、プラグ188を形成する。
さらにその後、半導体基板102上の全面に層間絶縁膜174を形成する。つづいて、DRAM領域200において、層間絶縁膜174にキャパシタ198を形成するための凹部を形成する。次いで、凹部を下部電極192、容量膜194、および上部電極196で埋め込む。これにより、キャパシタ198が形成される。なお、キャパシタは、他の種々の構成および工程で製造することができる。
その後、半導体基板102上の全面に層間絶縁膜176を形成し、ロジック領域202において、層間絶縁膜174および層間絶縁膜176にプラグ188に達するホールを形成し、当該ホール内をバリアメタル膜180および金属膜182で埋め込む。つづいて、ホール外部に露出した金属膜182およびバリアメタル膜180をCMPにより除去し、プラグ190を形成する。以上により、図1に示した構成の半導体装置100が得られる。
本実施の形態における半導体装置100によれば、ゲートラストプロセスを用いた構成において、ゲート電極133の上部に選択的に保護絶縁膜140を形成することができるので、セルフアラインでコンタクト134を形成する際にパターンずれが生じても、コンタクト134とゲート電極133とがショートするのを防ぐことができる。
とくに、DRAM領域200は、ロジック領域202よりも素子間の間隔が狭い微細な構造を有するため、パターンずれが生じたときに素子間のショート等が生じやすい。しかし、本実施の形態における半導体装置100によれば、DRAM領域200において、ゲート電極133が保護絶縁膜140により保護された構成となっているので、コンタクト134とゲート電極133とがショートするのを防ぐことができる。また、ロジック領域202においては、保護絶縁膜140が除去されている。これにより、DRAM領域200とロジック領域202とが混載された半導体装置において、DRAM領域200でのショートを防ぐとともに、ロジック領域202ではゲート電極133上にプラグ186等を形成して電気的に接続するようにすることができる。
以上、図面を参照して本発明の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
以上においては、図8(a)に示したように、DRAM領域200をレジスト膜142で保護して、ロジック領域202の保護絶縁膜140をすべて除去する構成を記載した。しかし、この工程を省略し、ロジック領域202においても保護絶縁膜140を残したままでホール164を形成し、DRAM領域200のみをレジスト膜で保護してロジック領域202のホール164底部に露出する保護絶縁膜140を選択的に除去するようにしてもよい。
なお、以上の実施の形態において、各ゲート絶縁膜は、略平板状に形成されている。これにより、ゲート絶縁膜の膜厚の変動を抑えることができ、各トランジスタの閾値を所望の値に設定するようにすることができる。とくに、ゲート絶縁膜を複数層の膜で構成したり、P型トランジスタとN型トランジスタとで膜厚を異ならせたり、層数を異ならせた場合、ゲート絶縁膜を略平板状とした方が閾値の制御を行いやすくすることができる。しかし、ゲート絶縁膜は、この構成に限られず、ダミーゲート電極を除去した後に、ゲート絶縁膜を凹部126内の底面および側壁に形成するようにしてもよい。
100 半導体装置
102 半導体基板
103 素子分離絶縁膜
104 第1のゲート絶縁膜
106 第2のゲート絶縁膜
108 第3のゲート膜
110 エッチングストッパ膜
112 ポリシリコン層
114 サイドウォール
116a N型不純物拡散領域
116b P型不純物拡散領域
118 シリサイド層
120 絶縁膜
122 層間絶縁膜
124 コンタクトホール
126 凹部
128 リセス
130 第2の金属膜
132 第1の金属膜
133 ゲート電極
134 コンタクト
140 保護絶縁膜
142 レジスト膜
160 層間絶縁膜
162 層間絶縁膜
164 ホール
166 デュアルダマシン配線溝
172 層間絶縁膜
174 層間絶縁膜
176 層間絶縁膜
180 バリアメタル膜
182 金属膜
184 ビット線
186 プラグ
188 プラグ
190 プラグ
192 下部電極
194 容量膜
196 上部電極
198 キャパシタ
200 DRAM領域
202 ロジック領域
210 第1のゲート
212 第2のゲート
214 第3のゲート
102 半導体基板
103 素子分離絶縁膜
104 第1のゲート絶縁膜
106 第2のゲート絶縁膜
108 第3のゲート膜
110 エッチングストッパ膜
112 ポリシリコン層
114 サイドウォール
116a N型不純物拡散領域
116b P型不純物拡散領域
118 シリサイド層
120 絶縁膜
122 層間絶縁膜
124 コンタクトホール
126 凹部
128 リセス
130 第2の金属膜
132 第1の金属膜
133 ゲート電極
134 コンタクト
140 保護絶縁膜
142 レジスト膜
160 層間絶縁膜
162 層間絶縁膜
164 ホール
166 デュアルダマシン配線溝
172 層間絶縁膜
174 層間絶縁膜
176 層間絶縁膜
180 バリアメタル膜
182 金属膜
184 ビット線
186 プラグ
188 プラグ
190 プラグ
192 下部電極
194 容量膜
196 上部電極
198 キャパシタ
200 DRAM領域
202 ロジック領域
210 第1のゲート
212 第2のゲート
214 第3のゲート
Claims (5)
- 半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜中に形成された第1の凹部内の底面に形成されたゲート絶縁膜、当該第1の凹部内の前記ゲート絶縁膜上に形成されたゲート電極、および当該第1の凹部内の前記ゲート電極上に形成された保護絶縁膜を含む第1のゲートと、
前記第1のゲートの側方に設けられたソース・ドレイン領域と、
前記絶縁膜中の前記第1の凹部の側方に形成され、前記第1の凹部よりも径が大きい第2の凹部内に形成され、前記ソース・ドレイン領域に接続するコンタクトと、
を含み、
前記ゲート電極は、第1の金属膜と、当該第1の金属膜の底面および側面を被覆する第2の金属膜とにより構成された半導体装置。 - 請求項1に記載の半導体装置において、
前記コンタクトは、前記第1の金属膜と、前記第1の金属膜の底面および側面を被覆する前記第2の金属膜とにより構成された半導体装置。 - 請求項1または2に記載の半導体装置において、
前記半導体基板には、メモリ領域とロジック領域とが混載され、
前記第1のゲートは前記メモリ領域に形成され、
前記ロジック領域には、前記保護絶縁膜を有しない点を除いて前記第1のゲートと同じ構造の第2のゲートが形成された半導体装置。 - 請求項3に記載の半導体装置において、
前記ロジック領域において、前記第2のゲートのゲート電極上に、当該ゲート電極に電気的に接続するプラグが形成された半導体装置。 - 半導体基板上にダミーゲート電極を形成する工程と、
前記ダミーゲート電極をマスクとして、前記半導体基板に不純物を注入してソース・ドレイン領域を形成する工程と、
前記半導体基板上に前記ダミーゲート電極を埋め込む第1の絶縁膜を形成する工程と、
前記第1の絶縁膜を平坦化して前記ダミーゲート電極の上面を露出させる工程と、
前記第1の絶縁膜を選択的に除去して、当該第1の絶縁膜に前記ソース・ドレイン領域に接続するコンタクトホールを形成する工程と、
前記ダミーゲート電極を除去して、前記第1の絶縁膜に前記コンタクトホールよりも径の小さい第1の凹部を形成する工程と、
前記半導体基板上の全面に金属膜を形成し、前記コンタクトホールおよび前記第1の凹部を当該金属膜で埋め込む工程と、
化学機械研磨法により、前記コンタクトホールおよび前記第1の凹部外に露出した前記金属膜を除去して前記コンタクトホール内にコンタクト、前記第1の凹部内にゲート電極をそれぞれ形成するとともに前記第1の凹部内上部の前記金属膜を除去して前記第1の凹部内上部にリセスを形成する工程と、
前記半導体基板上の全面に第2の絶縁膜を形成し、前記リセスを当該第2の絶縁膜で埋め込む工程と、
前記第1の凹部外部に露出した前記第2の絶縁膜を除去して前記第1の凹部内の前記ゲート電極上に選択的に前記第2の絶縁膜を残す工程と、
前記半導体基板上の全面に第3の絶縁膜を形成する工程と、
前記第3の絶縁膜を選択的に除去して、当該第3の絶縁膜に前記コンタクトに接続するホールを形成する工程と、
前記ホール内を導電膜で埋め込み、前記コンタクトに電気的に接続するプラグを形成する工程と、
を含む半導体装置の製造方法。
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