JP2004128188A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】コンタクトホールを、ゲート電極に対してセルフアライン構造で形成することができない場合であっても、メモリ・ロジック混載型の半導体装置の微細化を図ることができる技術を提供する。
【解決手段】ゲート電極６の側方に位置するコンタクトホール１５と、ゲート電極５６の側方に位置するコンタクトホール６５とを絶縁層１９に形成し、各コンタクトホール１５，６５の側面に絶縁膜３５を形成する。そして、コンタクトホール１５を充填するコンタクトプラグ１６と、コンタクトホール６５を充填するコンタクトプラグ６６とを形成する。
【選択図】 図３
【解決手段】ゲート電極６の側方に位置するコンタクトホール１５と、ゲート電極５６の側方に位置するコンタクトホール６５とを絶縁層１９に形成し、各コンタクトホール１５，６５の側面に絶縁膜３５を形成する。そして、コンタクトホール１５を充填するコンタクトプラグ１６と、コンタクトホール６５を充填するコンタクトプラグ６６とを形成する。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体基板上にメモリデバイスとロジックデバイスとが形成された、メモリ・ロジック混載型の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
図２６〜３８は、メモリ・ロジック混載型の半導体装置の、従来の製造方法を工程順に示す断面図である。従来のメモリ・ロジック混載型の半導体装置では、メモリデバイスとしては、例えばＣＵＢ（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔ ｌｉｎｅ）構造のメモリセルを有するＤＲＡＭが採用され、ロジックデバイスとしては、例えばＤｕａｌ ＧａｔｅサリサイドＣＭＯＳトランジスタが採用される。以下に図２６〜３８を参照して、従来の半導体装置の製造方法について説明する。
【０００３】
まず図２６に示すように、周知のＬＯＣＯＳ分離技術やトレンチ分離技術によって、例えばｎ型のシリコン基板である半導体基板１の上面内に素子分離絶縁膜２を形成する。そして、半導体基板１の上面内にｐ型のウェル領域３，５３とｎ型のウェル領域５４とを形成する。具体的には、メモリデバイスが形成される領域（以後、「メモリ形成領域」と呼ぶ）における半導体基板１の上面内にウェル領域５３を形成し、その底部にウェル領域５４を形成する。また、ロジックデバイスが形成される領域（以後、「ロジック形成領域」と呼ぶ）における半導体基板１の上面内にウェル領域３を形成する。そして、チャネル注入を行う。
【０００４】
次に、メモリ形成領域における半導体基板１上に、互いに所定距離を成す複数のゲート構造６１を形成する。各ゲート構造６１は、例えばシリコン酸化膜が採用されるゲート絶縁膜５５と、例えば多結晶シリコン膜が採用されるゲート電極５６と、例えばＴＥＯＳ膜が採用されるシリコン酸化膜５７とがこの順で積層された構造を成している。また、ロジック形成領域における半導体基板１上に、互いに所定距離を成す複数のゲート構造１１を形成する。各ゲート構造１１は、例えばシリコン酸化膜が採用されるゲート絶縁膜５と、例えば多結晶シリコン膜が採用されるゲート電極６と、例えばＴＥＯＳ膜が採用されるシリコン酸化膜７とがこの順で積層された構造を成している。
【０００５】
そして、ゲート構造１１，６１及び素子分離絶縁膜２をマスクに用いて、リンやヒ素等の不純物を、比較的低濃度で半導体基板１の上面内にイオン注入する。これにより、メモリ形成領域における半導体基板１の上面内に、ｎ−型の不純物領域５８ａが形成されるとともに、ロジック形成領域における半導体基板１の上面内に、ｎ−型の不純物領域８ａが形成される。
【０００６】
次に図２７に示すように、例えばＣＶＤ法によってシリコン窒化膜を全面に形成した後、半導体基板１の深さ方向にエッチングレートが高い異方性ドライエッチング法によって、かかるシリコン窒化膜をエッチングする。これにより、ゲート構造６１の側面にサイドウォール６０が形成されるとともに、ゲート構造１１の側面にサイドウォール１０が形成される。
【０００７】
そして、ゲート構造１１，６１、素子分離絶縁膜２及びサイドウォール１０，６０をマスクに用いて、リンやヒ素等の不純物を、比較的高濃度で半導体基板１の上面内にイオン注入する。これにより、メモリ形成領域における半導体基板１の上面内に、ｎ＋型の不純物領域５８ｂが形成されるとともに、ロジック形成領域における半導体基板１の上面内に、ｎ＋型の不純物領域８ｂが形成される。
【０００８】
以上の工程により、それぞれが不純物領域５８ａ，５８ｂから成り、互いに所定距離を成す複数のソース・ドレイン領域５９が、メモリ形成領域における半導体基板１の上面内に形成され、更に、互いに隣り合うソース・ドレイン領域５９の間の半導体基板１の上面上にゲート構造６１が形成される。また、それぞれが不純物領域８ａ，８ｂから成り、互いに所定距離を成す複数のソース・ドレイン領域９が、ロジック形成領域における半導体基板１の上面内に形成され、更に、隣り合うソース・ドレイン領域９の間の半導体基板１の上面上にゲート構造１１が形成される。
【０００９】
なお以下の理由のために、不純物領域８ｂ，５８ｂは、不純物領域８ａ，５８ａよりも深く形成される。すなわち、後述するコバルトシリサイド膜１２を半導体基板１上に形成する際に、かかるコバルトシリサイド膜１２が部分的に深く形成される場合があり、コバルトシリサイド膜１２とウェル領域３，５３との電気的接続を避けるために、不純物領域８ｂ，５８ｂを、不純物領域８ａ，５８ａよりも深く形成する。このとき、不純物領域５８ｂの濃度があまり高すぎると、チャネル方向のリーク電流が増加し、そのために、メモリデバイスの電荷保持特性（「Ｒｅｆｒｅｓｈ特性」とも呼ばれる）が劣化することがある。かかる劣化を防止するために、メモリ形成領域の不純物領域５８ｂの濃度を、ロジック形成領域の不純物領域８ｂよりも低めに設定する。
【００１０】
次に図２８に示すように、例えばフッ酸を用いてゲート構造６１のシリコン酸化膜５７と、ゲート構造１１のシリコン酸化膜７を除去する。
【００１１】
次に、例えばスパッタ法によりコバルト膜を全面に形成する。そして、例えばランプアニ−ル装置を用いて熱処理を行うことにより、コバルトと、それに接触しているシリコンとを反応させる。これにより、図２９に示すように、半導体基板１の上面が部分的にシリサイド化されて、ソース・ドレイン領域９，５９上にコバルトシリサイド膜１２が形成される。同時に、ゲート電極６，５６の上面がシリサイド化されて、コバルトシリサイド膜１２が形成される。その結果、コバルトシリサイド膜１２をゲート電極６上に有するゲート構造１１と、コバルトシリサイド膜１２をゲート電極５６上に有するゲート構造６１が形成される。その後、未反応のコバルト膜を除去する。
【００１２】
次に図３０に示すように、ストッパ膜１３及び層間絶縁膜１４から成る絶縁層１９を、ゲート構造１１，６１を覆って半導体基板１上に形成する。具体的には、ストッパ膜１３を全面に形成し、その後、層間絶縁膜１４をストッパ膜１３上に形成する。そして、ＣＭＰ法等により層間絶縁膜１４の平坦化を行う。これにより、上面が平坦な絶縁層１９が半導体基板１上に形成される。なお、ストッパ膜１３には例えばシリコン窒化膜が採用され、層間絶縁膜１４には例えばＢＰＴＥＯＳ膜が採用される。
【００１３】
次に図３１に示すように、コンタクトプラグ１１６，１６６を、絶縁層１９内に形成する。具体的には、まず、所定の開口パターンを有するフォトレジスト（図示せず）をマスクに用いて、ストッパ膜１３をエッチングストッパとして、層間絶縁膜１４をエッチングして除去する。そして、フォトレジストを除去して、露出しているストッパ膜１３をエッチングして除去する。これにより、メモリ形成領域における半導体基板１上のコバルトシリサイド膜１２に達するコンタクトホール１６５と、ロジック形成領域における半導体基板１上のコバルトシリサイド膜１２に達するコンタクトホール１１５とが、絶縁層１９に形成される。
【００１４】
次に、コンタクトホール１１５内を充填するコンタクトプラグ１１６と、コンタクトホール１６５内を充填するコンタクトプラグ１６６とを形成する。各コンタクトプラグ１１６，１６６は、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜から成る。これにより、ソース・ドレイン領域５９とコンタクトプラグ１６６とが電気的に接続され、ソース・ドレイン領域９とコンタクトプラグ１１６とが電気的に接続される。なお、図示していないが、絶縁層１９内には、コバルトシリサイド膜１２を介して、ゲート電極５６あるいはゲート電極６と電気的に接続されているコンタクトプラグが形成されている。
【００１５】
次に図３２に示すように、例えばシリコン窒化膜が採用されるストッパ膜１１７を全面に形成する。
【００１６】
次に図３３に示すように、ストッパ膜１１７上に層間絶縁膜１１８を形成する。層間絶縁膜１１８には例えばＢＰＴＥＯＳ膜が採用される。そして、所定の開口パターンを有するフォトレジスト（図示せず）をマスクに用いて、ストッパ膜１１７をエッチングストッパとして、層間絶縁膜１１８をエッチングして除去する。そして、フォトレジストを除去して、露出しているストッパ膜１１７をエッチングして除去する。これにより、複数のコンタクトプラグ１６６の一部を露出させる開口部１６９が層間絶縁膜１１８内及びストッパ膜１１７内に形成される。
【００１７】
次に、コンタクトプラグ１６６に接触する、ＤＲＡＭメモリセルのキャパシタを開口部１６９内に形成する。具体的には、まず図３４に示すように、ルテニウム等の高融点金属を含むキャパシタの下部電極１７０を、開口部１６９内に形成する。そして、図３５に示すように、五酸化タンタルから成るキャパシタの誘電体膜１７１と、ルテニウム等の高融点金属を含むキャパシタの上部電極１７２とを形成し、開口部１６９内にキャパシタが完成する。
【００１８】
次に図３６に示すように、キャパシタの上部電極１７２と層間絶縁膜１１８の上に、例えばＴＥＯＳ膜が採用される層間絶縁膜１２３を形成し、ＣＭＰ法によって平坦化する。そして、層間絶縁膜１１８，１２３及びストッパ膜１１７に、コンタクトホール１２４，１７４を形成する。コンタクトホール１２４は、層間絶縁膜１２３の上面からコンタクトプラグ１１６に達しており、コンタクトホール１７４は、層間絶縁膜１２３の上面から、キャパシタと接触していないコンタクトプラグ１６６に達している。
【００１９】
コンタクトホール１２４，１７４を形成する際、まず、所定の開口パターンを有するフォトレジスト（図示せず）をマスクに用いて、ストッパ膜１１７をエッチングストッパとして、層間絶縁膜１１８，１２３をエッチングして除去する。そして、フォトマスクを除去して、露出しているストッパ膜１１７をエッチングして除去する。なお、図示していないが、層間絶縁膜１２３には、その上面から上部電極１７２に達するコンタクトホールも形成されている。
【００２０】
次に図３７に示すように、コンタクトホール１２４を充填するコンタクトプラグ１２５と、コンタクトホール１７４を充填するコンタクトプラグ１７５とを形成する。各コンタクトプラグ１２５，１７５は、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜から成る。
【００２１】
次に図３８に示すように、層間絶縁膜１２３上に、コンタクトプラグ１２５と接触させて配線１２９を形成し、コンタクトプラグ１７５と接触させて配線１７９を形成する。配線１２９は、アルミ配線１２７を窒化チタン層１２６，１２８で上下で挟んだ構造を成している。また配線１７９も、配線１２９と同様に、アルミ配線１７７を窒化チタン層１７６，１７８で上下で挟んだ構造を成している。
【００２２】
以上の工程により、メモリ形成領域にメモリデバイスが形成され、ロジック形成領域にロジックデバイスが形成される。
【００２３】
なお上述の従来技術は、本出願人による先行出願（未公開）に記載されている内容であって、かかる先行出願の出願番号は、「特願２００２−０９０４８３」である。
【００２４】
また、ＤＲＡＭメモリセルを備える半導体装置に関する先行技術文献情報として特許文献１〜３がある。
【００２５】
【特許文献１】
特開平８−１０７１８８号公報
【特許文献２】
特開平１１−３０７７４２号公報
【特許文献３】
特開２０００−３０７０８５号公報
【００２６】
【発明が解決しようとする課題】
上述の従来の半導体装置の製造方法においては、図３１に示すように、各ゲート電極６，５６の上面とストッパ膜１３との間には、コバルトシリサイド膜１２のみが存在しており、かかる間には絶縁膜が存在していない。そのため、コンタクトホール１１５はゲート電極６に対して、あるいはコンタクトホール１６５はゲート電極５６に対して、セルフアライン構造では形成されない。具体的には、アライメントのずれ等によって、コンタクトホール１１５がゲート電極６の上方に形成された場合には、ゲート電極６上のコバルトシリサイド膜１２が露出してしまうため、ゲート電極６とコンタクトプラグ１１６とが短絡してしまう。同様に、コンタクトホール１６５がゲート電極５６の上方に形成された場合には、ゲート電極５６上のコバルトシリサイド膜１２が露出してしまうため、ゲート電極５６とコンタクトプラグ１６６とが短絡してしまう。
【００２７】
従って、コンタクトプラグ１１６とゲート電極６との短絡、あるいはコンタクトプラグ１６６とゲート電極５６との短絡を防ぐためには、（１）アライメント精度、（２）コンタクトホールの寸法バラツキ、及び（３）ゲート電極とコンタクトプラグとの間の絶縁性を確保できるだけの絶縁膜寸法、を考慮して、コンタクトホール１１５とゲート電極６との間の距離ｍ（図３１参照）、あるいはコンタクトホール１６５とゲート電極５６との間の距離ｍの設計値を決定する必要があった。そのため、コンタクトホール１１５，１６５を、ゲート電極に対してセルフアライン構造で形成することができない場合には、従来の製造方法では、メモリ形成領域及びロジック形成領域の寸法を小さくすることが困難であり、その結果、半導体装置の微細化が困難であった。
【００２８】
そこで、本発明は上述の問題を解決するために成されたものであり、コンタクトホールを、ゲート電極に対してセルフアライン構造で形成することができない場合であっても、メモリ・ロジック混載型の半導体装置の微細化を図ることができる技術を提供することを目的とする。
【００２９】
【課題を解決するための手段】
この発明に係る半導体装置の製造方法は、工程（ａ）〜（ｆ）を備える。前記工程（ａ）は、メモリデバイスが形成される第１の領域と、ロジックデバイスが形成される第２の領域とを有する半導体基板であって、第１のゲート電極を含む第１のゲート構造が前記第１の領域における上面上に設けられ、更に、第２のゲート電極を含む第２のゲート構造が前記第２の領域における前記上面上に設けられた前記半導体基板を準備する工程である。前記工程（ｂ）は、前記第１，２のゲート構造を覆って、前記半導体基板上に絶縁層を形成する工程である。前記工程（ｃ）は、前記絶縁層をエッチングして、前記第１のゲート電極の側方に位置する第１のコンタクトホールと、前記第２のゲート電極の側方に位置する第２のコンタクトホールを、それぞれ前記第１，２の領域における前記絶縁層に形成する工程である。前記工程（ｄ）は、各前記第１，２のコンタクトホールの側面に、絶縁膜を形成する工程である。前記工程（ｅ）は、前記工程（ｄ）の後に、前記第１のコンタクトホールを充填する第１のコンタクトプラグと、前記第２のコンタクトホールを充填する第２のコンタクトプラグとを形成する工程である。前記工程（ｆ）は、前記第１のコンタクトプラグと接触するキャパシタを形成する工程である。
【００３０】
【発明の実施の形態】
実施の形態１．
図１〜１０は、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態１に係る半導体装置は、メモリ・ロジック混載型の半導体装置であって、メモリデバイスとしては、例えばＣＵＢ構造のメモリセルを有するＤＲＡＭが採用され、ロジックデバイスとしては、例えばＤｕａｌＧａｔｅサリサイドＣＭＯＳトランジスタが採用される。図１〜１０を参照して、以下に本実施の形態１に係る半導体装置の製造方法について説明する。
【００３１】
まず、上述の図２６〜３０を参照して説明した工程を実行する。その結果、図３０に示す構造が得られる。
【００３２】
次に図１に示すように、メモリ形成領域における半導体基板１上のコバルトシリサイド膜１２に達するコンタクトホール６５と、ロジック形成領域における半導体基板１上のコバルトシリサイド膜１２に達するコンタクトホール１５とを、絶縁層１９に形成する。具体的には、まず所定の開口パターンを有するフォトレジスト（図示せず）を、写真製版法によって絶縁層１９の層間絶縁膜１４上に形成する。そして、かかるフォトレジストをマスクに用いて、ストッパ膜１３をエッチングストッパとして、層間絶縁膜１４をエッチングして除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。
【００３３】
そして、フォトレジストを除去して、露出しているストッパ膜１３をエッチングして除去する。このときのエッチングでは、ＣＨＦ３とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、ゲート電極６の側方に位置しつつ、ソース・ドレイン領域９の上方に位置するコンタクトホール１５と、ゲート電極５６の側方に位置しつつ、ソース・ドレイン領域５９の上方に位置するコンタクトホール６５とが、それぞれロジック形成領域及びメモリ形成領域における絶縁層１９に形成される。なお図示していないが、絶縁層１９には、各ゲート電極６，５６上のコバルトシリサイド膜１２に達するコンタクトホールが、コンタクトホール１５，６５と同時に形成される。
【００３４】
次に、例えばシリコン窒化膜から成る絶縁膜を全面に形成し、かかる絶縁膜をその上面から異方性エッチングする。これにより、図２に示すように、例えばシリコン窒化膜から成る絶縁膜３５が、コンタクトホール１５，６５と、ゲート電極６，５６の上方の図示しないコンタクトホールとのそれぞれの側面に、形成される。
【００３５】
次に図３に示すように、コンタクトホール１５を充填するコンタクトプラグ１６と、コンタクトホール６５を充填するコンタクトプラグ６６とを形成する。コンタクトプラグ１６は、コバルトシリサイド膜１２を介して、ロジック形成領域における半導体基板１と電気的に接続しており、かつ上面が絶縁層１９の層間絶縁膜１４から露出している。また、コンタクトプラグ６６は、コバルトシリサイド膜１２を介して、メモリ形成領域における半導体基板１と電気的に接続しており、かつ上面が層間絶縁膜１４から露出している。以下にコンタクトプラグ１６，６６の製造方法について具体的に説明する。
【００３６】
まず、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、バリアメタル層を下にして全面に形成する。そして、ＣＭＰ法を用いて、絶縁層１９の上面上の積層膜を除去する。これにより、バリアメタル層と高融点金属層とから成り、コンタクトホール１５内を充填するコンタクトプラグ１６と、バリアメタル層と高融点金属層とから成り、コンタクトホール６５内を充填するコンタクトプラグ６６とが形成される。その結果、ソース・ドレイン領域５９とコンタクトプラグ６６とが電気的に接続され、ソース・ドレイン領域９とコンタクトプラグ１６とが電気的に接続される。なお、コンタクトプラグ１６，６６を形成する際には、ゲート電極６，５６の上方のコンタクトホールを充填するコンタクトプラグも同時に形成される。その結果、絶縁層１９内には、コバルトシリサイド膜１２を介して、ゲート電極６，５６と電気的に接続されるコンタクトプラグが形成される。
【００３７】
次に図４に示すように、例えばシリコン窒化膜が採用されるストッパ膜１７を全面に形成する。これにより、ストッパ膜１７が、絶縁層１９の層間絶縁膜１４及びコンタクトプラグ１６，６６の上に形成される。
【００３８】
次に図５に示すように、ストッパ膜１７上に層間絶縁膜１８を形成する。層間絶縁膜１８には例えばＢＰＴＥＯＳ膜が採用される。そして、所定の開口パターンを有するフォトレジスト（図示せず）を層間絶縁膜１８上に形成し、かかるフォトレジストをマスクに用いて、ストッパ膜１７をエッチングストッパとして、層間絶縁膜１８をエッチングして除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。
【００３９】
そして、フォトレジストを除去して、露出しているストッパ膜１７をエッチングして除去する。このときのエッチングでは、ＣＨＦ３とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、複数のコンタクトプラグ６６の一部、具体的には、隣り合うソース・ドレイン領域５９の一方に電気的に接続されたコンタクトプラグ６６を露出させる開口部６９が層間絶縁膜１８内及びストッパ膜１７内に形成される。
【００４０】
次に、露出しているコンタクトプラグ６６に接触する、ＤＲＡＭメモリセルのキャパシタを開口部６９内に形成する。具体的には、まずルテニウム等の高融点金属を含む金属膜を全面に形成する。そして、開口部６９をフォトレジスト（図示せず）で覆って、層間絶縁膜１８の上面上の金属膜を異方性ドライエッチングにて除去する。これにより、図６に示すように、ルテニウム等の高融点金属を含むキャパシタの下部電極７０が、開口部６９内に形成される。なお、異方性ドライエッチングで層間絶縁膜１８の上面上の金属膜を除去したが、ＣＭＰ法を用いて、かかる金属膜を除去しても良い。
【００４１】
次に、五酸化タンタルから成る絶縁膜と、ルテニウム等の高融点金属を含む金属膜とをこの順で全面に積層した後、フォトレジストを用いてこれらをパターンニングする。これにより、図７に示すように、五酸化タンタルから成るキャパシタの誘電体膜７１と、ルテニウム等の高融点金属を含むキャパシタの上部電極７２とが形成され、開口部６９内にキャパシタが完成する。
【００４２】
次に図８に示すように、例えばＴＥＯＳ膜が採用される層間絶縁膜２３を全面に形成し、ＣＭＰ法によって平坦化する。これにより、キャパシタ８２を覆う層間絶縁膜２３が層間絶縁膜１８上に形成される。そして、層間絶縁膜１８，２３及びストッパ膜１７に、コンタクトホール２４，７４を形成する。コンタクトホール２４は、層間絶縁膜２３の上面からコンタクトプラグ１６に達しており、コンタクトホール７４は、層間絶縁膜２３の上面から、キャパシタと接触していないコンタクトプラグ６６に達している。
【００４３】
コンタクトホール２４，７４を形成する際、まず、所定の開口パターンを有するフォトレジスト（図示せず）を層間絶縁膜２３上に形成し、かかるフォトレジストをマスクに用いて、ストッパ膜１７をエッチングストッパとして、層間絶縁膜１８，２３をエッチングして除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。そして、フォトマスクを除去して、露出しているストッパ膜１７をエッチングして除去する。このときのエッチングでは、ＣＨＦ３とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。なお、図示していないが、層間絶縁膜２３には、その上面から上部電極７２に達するコンタクトホールも、コンタクトホール２４，７４と同時に形成される。
【００４４】
次に、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、バリアメタル層を下にして全面に形成する。そして、ＣＭＰ法を用いて、層間絶縁膜２３の上面上の積層膜を除去する。これにより、図９に示すように、バリアメタル層と高融点金属層とから成り、コンタクトホール２４内を充填するコンタクトプラグ２５と、バリアメタル層と高融点金属層とから成り、コンタクトホール７４内を充填するコンタクトプラグ７５とが形成される。
【００４５】
次に図１０に示すように、層間絶縁膜２３上に、コンタクトプラグ２５と接触させて配線３１を形成し、コンタクトプラグ７５と接触させて配線８１を形成する。配線３１は、アルミ配線２９を窒化チタン層２８，３０で上下で挟んだ構造を成している。また配線８１も、配線３１と同様に、アルミ配線７９を窒化チタン層７８，８０で上下で挟んだ構造を成している。なお、配線８１はＤＲＡＭメモリセルのビット線である。
【００４６】
以上の工程により、メモリ形成領域にメモリデバイスが形成され、ロジック形成領域にロジックデバイスが形成される。
【００４７】
上述のように、本実施の形態１に係る半導体装置の製造方法では、各コンタクトホール１５，６５の側面に絶縁膜３５を形成し（図２参照）、その後に、コンタクトホール１５を充填するコンタクトプラグ１６と、コンタクトホール６５を充填するコンタクトプラグ６６とを形成している（図３参照）。
【００４８】
従って、コンタクトホール１５とゲート電極６との間、あるいはコンタクトホール６５とゲート電極５６との間には、絶縁膜３５が設けられる。そのため、絶縁膜３５の厚みを、ゲート電極６とコンタクトプラグ１６との間の絶縁性を確保できるだけの寸法に設定することによって、上述の（１）アライメント精度、及び（２）コンタクトホールの寸法バラツキ、のみを考慮して、コンタクトホール１５とゲート電極６との間の距離ｍ（図３参照）の設計値を決定することができ、（３）ゲート電極とコンタクトプラグとの間の絶縁性を確保できるだけの絶縁膜寸法、を考慮する必要がない。言い換えれば、コンタクトホール１５とゲート電極６との間の距離ｍの設計値を決定する際に、ゲート電極６とコンタクトプラグ１６との間の絶縁性を考慮する必要がない。
【００４９】
同様に、絶縁膜３５の厚みを、ゲート電極５６とコンタクトプラグ６６との間の絶縁性を確保できるだけの寸法に設定することによって、上述の（３）ゲート電極とコンタクトプラグとの間の絶縁性を確保できるだけの絶縁膜寸法、を考慮することなく、ゲート電極５６とコンタクトホール６５との間の距離ｍの設計値を決定することができる。
【００５０】
従って、コンタクトホールを、ゲート電極に対してセルフアライン構造で形成することができない場合であっても、従来の製造方法よりも、コンタクトホールとゲート電極との間の距離ｍの設計値を小さくすることができる。そのため、メモリ形成領域及びロジック形成領域の寸法を小さくすることができる。その結果、従来の半導体装置の製造方法よりも、半導体装置を微細化することができる。
【００５１】
実施の形態２．
上述の実施の形態１に係る半導体装置の製造方法では、開口部６９を形成する際（図５参照）、あるいはコンタクトホール１５，６５，２４，７４を形成する際（図１，８参照）には、ストッパ膜１３，１７をエッチングストッパとして使用して、層間絶縁膜１４，１８をエッチングし、その後にストッパ膜１３，１７をエッチングしている。このとき、上述のような混合ガスを用いて層間絶縁膜１４，１８をエッチングすると、ストッパ膜１３，１７の上面には、フロロカーボン系（ＣｘＦｙ）のデポ膜が堆積される。このデポ膜を生成することによって、層間絶縁膜１４，１８をエッチングする際のストッパ膜１３，１７に対する選択性を高めている。
【００５２】
このデポ膜がストッパ膜１３，１７に堆積した状態で、ストッパ膜１３，１７をエッチングすると、デポ膜がマスクとなって、ストッパ膜１３，１７を正常にエッチングすることができない。この問題を回避するため、ストッパ膜１３，１７をエッチングする前に、フォトレジストの除去工程を行って、かかる工程でデポ膜も除去している。
【００５３】
このように、実施の形態１に係る半導体装置の製造方法では、開口部６９、あるいはコンタクトホール１５，６５，２４，７４を形成する際には、層間絶縁膜１４，１８をエッチングする工程と、ストッパ膜１３，１７をエッチングする工程とが必要であり、かかる工程間には、フォトレジストを除去する工程が必要である。そのため、開口部６９、あるいはコンタクトホール１５，６５，２４，７４を形成する際に、エッチング装置からアッシング装置へと、あるいはアッシング装置からエッチング装置へと、製造装置を入れ替える必要があった。その結果、半導体装置の製造に時間を要していた。
【００５４】
そこで、本実施の形態２及び後述する実施の形態３では、上述の実施の形態１に係る製造方法よりも、半導体装置の製造時間の短縮化を図ることができる製造方法を提供する。
【００５５】
図１１〜２０は、本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態２に係る半導体装置は、メモリ・ロジック混載型の半導体装置であって、メモリデバイスとしては、例えばＣＵＢ構造のメモリセルを有するＤＲＡＭが採用され、ロジックデバイスとしては、例えばＤｕａｌ ＧａｔｅサリサイドＣＭＯＳトランジスタが採用される。図１１〜２０を参照して、以下に本実施の形態２に係る半導体装置の製造方法について説明する。
【００５６】
まず、上述の図２６〜３０を参照して説明した工程を実行する。その結果、図３０に示す構造が得られる。
【００５７】
次に図１１に示すように、絶縁層１９上に、具体的には層間絶縁膜１４上にストッパ膜１７を形成する。
【００５８】
次に図１２に示すように、メモリ形成領域における半導体基板１上のコバルトシリサイド膜１２に達するコンタクトホール６５と、ロジック形成領域における半導体基板１上のコバルトシリサイド膜１２に達するコンタクトホール１５とを、絶縁層１９及びストッパ膜１７に形成する。具体的には、まず、所定の開口パターンを有するフォトレジスト（図示せず）を、写真製版法によってストッパ膜１７上に形成する。そして、かかるフォトレジストをマスクに用いて、ストッパ膜１７をエッチングして除去する。このときのエッチングでは、例えばＣＨＦ３とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。
【００５９】
次に、使用するガス等のエッチング条件を変化させ、ストッパ膜１７上のフォトレジストを再度マスクに用いて、層間絶縁膜１４をエッチングする。このとき、ストッパ膜１３はエッチングストッパとして機能する。また、このときのエッチングでは、例えばＣ５Ｆ８とＯ２とＡｒとの混合ガスが使用される。
【００６０】
そして、フォトレジストを除去して、全面に対してエッチングを行い、露出しているストッパ膜１３を除去する。このときのエッチングでは、ＣＨＦ３とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、ゲート電極６の側方に位置しつつ、ソース・ドレイン領域９の上方に位置するコンタクトホール１５と、ゲート電極５６の側方に位置しつつ、ソース・ドレイン領域５９の上方に位置するコンタクトホール６５とが、それぞれロジック形成領域及びメモリ形成領域における絶縁層１９及びストッパ膜１７に形成される。なお図示していないが、絶縁層１９及びストッパ膜１７には、各ゲート電極６，５６上のコバルトシリサイド膜１２に達するコンタクトホールが、コンタクトホール１５，６５と同時に形成される。また、ストッパ膜１３をエッチングする際、全面に対してエッチング行うため、ストッパ膜１７もエッチングされる。従って、ストッパ膜１３のエッチングが完了した際に所定の厚さが残るように、ストッパ膜１７の膜厚を調整しておく。
【００６１】
次に、例えばシリコン窒化膜から成る絶縁膜を全面に形成し、かかる絶縁膜をその上面から異方性エッチングする。これにより、図１３に示すように、絶縁膜３５が、コンタクトホール１５，６５と、ゲート電極６，５６の上方の図示しないコンタクトホールとのそれぞれの側面に形成される。
【００６２】
次に図１４に示すように、コンタクトホール１５を充填するコンタクトプラグ１６と、コンタクトホール６５を充填するコンタクトプラグ６６とを形成する。コンタクトプラグ１６は、コバルトシリサイド膜１２を介して、ロジック形成領域における半導体基板１と電気的に接続しており、かつ上面がストッパ膜１７から露出している。また、コンタクトプラグ６６は、コバルトシリサイド膜１２を介して、メモリ形成領域における半導体基板１と電気的に接続しており、かつ上面がストッパ膜１７から露出している。以下にコンタクトプラグ１６，６６の製造方法について具体的に説明する。
【００６３】
まず、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、バリアメタル層を下にして全面に形成する。そして、ＣＭＰ法を用いて、ストッパ膜１７の上面上の積層膜を除去する。これにより、コンタクトホール１５内を充填するコンタクトプラグ１６と、コンタクトホール６５内を充填するコンタクトプラグ６６とが形成される。その結果、ソース・ドレイン領域５９とコンタクトプラグ６６とが電気的に接続され、ソース・ドレイン領域９とコンタクトプラグ１６とが電気的に接続される。なお、コンタクトプラグ１６，６６を形成する際には、ゲート電極６，５６の上方のコンタクトホールを充填するコンタクトプラグも同時に形成される。その結果、絶縁層１９内及びストッパ膜１７内には、コバルトシリサイド膜１２を介して、ゲート電極６，５６と電気的に接続されるコンタクトプラグが形成される。
【００６４】
次に図１５に示すように、層間絶縁膜１８を全面に形成する。これにより、層間絶縁膜１８が、ストッパ膜１７及びコンタクトプラグ１６，６６の上に形成される。そして、所定の開口パターンを有するフォトレジスト（図示せず）を層間絶縁膜１８上に形成し、かかるフォトレジストをマスクに用いて、ストッパ膜１７及びコンタクトプラグ６６をエッチングストッパとして、層間絶縁膜１８をエッチングして除去する。そして、フォトレジストを除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、隣り合うソース・ドレイン領域５９の一方に電気的に接続されたコンタクトプラグ６６を露出させる開口部６９が層間絶縁膜１８に形成される。
【００６５】
なお、層間絶縁膜１８を除去する際に採用されるエッチング方法では、コンタクトプラグ６６はエッチングされにくく、通常、層間絶縁膜１８とコンタクトプラグ６６と間の選択比は十分に大きい。そのため、ストッパ膜１７と同様に、コンタクトプラグ６６をエッチングストッパとして機能させることができ、開口部６９がゲート電極５６に到達したり、あるいは半導体基板１に到達することを防止できる。
【００６６】
次に、コンタクトプラグ６６に接触する、ＤＲＡＭメモリセルのキャパシタ８２を開口部６９内に形成する。具体的には、まず、ルテニウム等の高融点金属を含む金属膜を全面に形成する。そして、開口部６９をフォトレジスト（図示せず）で覆って、層間絶縁膜１８の上面上の金属膜を異方性ドライエッチングにて除去する。これにより、図１６に示すように、キャパシタの下部電極７０が、開口部６９内に形成される。なお、異方性ドライエッチングで層間絶縁膜１８の上面上の金属膜を除去したが、ＣＭＰ法を用いて、かかる金属膜を除去しても良い。
【００６７】
次に、五酸化タンタルから成る絶縁膜と、ルテニウム等の高融点金属を含む金属膜とをこの順で全面に積層した後、フォトレジストを用いてこれらをパターンニングする。これにより、図１７に示すように、キャパシタの誘電体膜７１及び上部電極７２が形成され、開口部６９内にキャパシタ８２が完成する。
【００６８】
次に図１８に示すように、層間絶縁膜２３を全面に形成し、ＣＭＰ法によって平坦化する。これにより、キャパシタ８２を覆う層間絶縁膜２３が層間絶縁膜１８上に形成される。そして、層間絶縁膜１８，２３に、コンタクトホール２４，７４を形成する。具体的には、所定の開口パターンを有するフォトレジスト（図示せず）を層間絶縁膜２３上に形成し、かかるフォトレジストをマスクに用いて、ストッパ膜１７及びコンタクトプラグ１６，６６をエッチングストッパとして、層間絶縁膜１８，２３をエッチングして除去する。そして、フォトレジストを除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。
【００６９】
これにより、層間絶縁膜２３の上面からコンタクトプラグ１６に達するコンタクトホール２４と、層間絶縁膜２３の上面からキャパシタと接触していないコンタクトプラグ６６に達するコンタクトホール７４とが形成される。
【００７０】
なお、層間絶縁膜１８，２３を除去する際に採用されるエッチング方法では、コンタクトプラグ１６，６６はエッチングされにくく、通常、層間絶縁膜１８，２３とコンタクトプラグ１６，６６と間の選択比は十分に大きい。そのため、コンタクトプラグ１６，６６をエッチングストッパとして機能させることができる。また、図示していないが、層間絶縁膜２３には、その上面から上部電極７２に達するコンタクトホールも形成されている。
【００７１】
次に、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、バリアメタル層を下にして全面に形成する。そして、ＣＭＰ法を用いて、層間絶縁膜２３の上面上の積層膜を除去する。これにより、図１９に示すように、コンタクトホール２４内を充填するコンタクトプラグ２５と、コンタクトホール７４内を充填するコンタクトプラグ７５とが形成される。
【００７２】
次に図２０に示すように、層間絶縁膜２３上に、コンタクトプラグ２５と接触させて配線３１を形成し、コンタクトプラグ７５と接触させて配線８１を形成する。
【００７３】
以上の工程により、メモリ形成領域にメモリデバイスが形成され、ロジック形成領域にロジックデバイスが形成される。
【００７４】
上述のように、本実施の形態２に係る半導体装置の製造方法では、コンタクトプラグ１６，６６が絶縁層１９内及びストッパ膜１７内に形成されるため、開口部６９、あるいはコンタクトホール２４，７４を形成する際には、ストッパ膜１７をエッチングすることがない。本実施の形態２では、層間絶縁膜をエッチングした後にフォトレジストを除去する必要があるため、エッチング装置からアッシング装置への切り替えは必要であるが、上述の実施の形態１に係る製造方法とは異なり、開口部６９、あるいはコンタクトホール２４，７４を形成する際、アッシング装置からエッチング装置への切り替えは必要でない。そのため、開口部６９、あるいはコンタクトホール２４，７４を形成する際に必要な時間を短縮することができる。その結果、実施の形態１に係る製造方法よりも、半導体装置の製造時間を短縮することができる。
【００７５】
なお、本実施の形態２におけるコンタクトホール１５，６５を形成する工程（図１２参照）と、実施の形態１におけるコンタクトホール１５，６５を形成する工程（図１参照）とを比較すると、本実施の形態２では、ストッパ膜１７をエッチングする工程が更に必要である。しかし、ストッパ膜１７をエッチングした後に続く工程は、層間絶縁膜１４をエッチングする工程であるため、製造装置を切り替える必要はなく、エッチング条件の変更だけで、ストッパ膜１７をエッチングする工程から層間絶縁膜１４をエッチングする工程へと切り替えることができる。そのため、ストッパ膜１７をエッチングする工程の追加によって生じる製造時間の増加は、上述の製造時間の短縮よりも非常に小さいものであり、トータルの製造時間にほとんど影響を及ぼさない。
【００７６】
実施の形態３．
図２１〜２４は、本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態３に係る半導体装置は、メモリ・ロジック混載型の半導体装置であって、メモリデバイスとしては、例えばＣＵＢ構造のメモリセルを有するＤＲＡＭが採用され、ロジックデバイスとしては、例えばＤｕａｌ ＧａｔｅサリサイドＣＭＯＳトランジスタが採用される。図２１〜２４を参照して、以下に本実施の形態３に係る半導体装置の製造方法について説明する。
【００７７】
まず、上述の図２６〜３０を参照して説明した工程を実行する。その結果、図３０に示す構造が得られる。そして、上述の図１〜３を参照して説明した工程を実行する。その結果、図３に示す構造が得られる。
【００７８】
次に、層間絶縁膜１８を全面に形成する。これにより、絶縁層１９の層間絶縁膜１４及びコンタクトプラグ１６，６６の上に層間絶縁膜１８が形成される。そして、所定の開口パターンを有するフォトレジスト（図示せず）を層間絶縁膜１８上に形成し、かかるフォトレジストをマスクに用いて、層間絶縁膜１８をエッチングして除去する。そして、フォトレジストを除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、図２１に示すように、隣り合うソース・ドレイン領域５９の一方に電気的に接続されたコンタクトプラグ１６を露出させる開口部６９が層間絶縁膜１８に形成される。
【００７９】
なお、層間絶縁膜１８を除去する際に採用されるエッチング方法では、コンタクトプラグ６６はエッチングされにくく、通常、層間絶縁膜１８とコンタクトプラグ６６との選択比は十分に大きい。また、層間絶縁膜１８の膜厚の均一性を高め、層間絶縁膜１８のエッチングレートを安定させることにより、層間絶縁膜１８をエッチングする際のオーバーエッチング量を低減することができる。これらによって、開口部６９がゲート電極５６に到達したり、あるいは半導体基板１に到達することを防止できる。
【００８０】
次に、コンタクトプラグ６６に接触する、ＤＲＡＭメモリセルのキャパシタ８２を開口部６９内に形成する。具体的には、まず、ルテニウム等の高融点金属を含む金属膜を全面に形成する。そして、開口部６９をフォトレジスト（図示せず）で覆って、層間絶縁膜１８の上面上の金属膜を異方性ドライエッチングにて除去する。これにより、図２２に示すように、キャパシタの下部電極７０が、開口部６９内に形成される。なお、異方性ドライエッチングで層間絶縁膜１８の上面上の金属膜を除去したが、ＣＭＰ法を用いて、かかる金属膜を除去しても良い。
【００８１】
次に、五酸化タンタルから成る絶縁膜と、ルテニウム等の高融点金属を含む金属膜とをこの順で全面に積層した後、フォトレジストを用いてこれらをパターンニングする。これにより、図２３に示すように、キャパシタの誘電体膜７１及び上部電極７２が形成され、開口部６９内にキャパシタ８２が完成する。
【００８２】
次に図２４に示すように、層間絶縁膜２３を全面に形成し、ＣＭＰ法によって平坦化する。これにより、キャパシタ８２を覆う層間絶縁膜２３が層間絶縁膜１８上に形成される。そして、層間絶縁膜１８，２３に、コンタクトホール２４，７４を形成する。具体的には、所定の開口パターンを有するフォトレジスト（図示せず）を層間絶縁膜２３上に形成し、かかるフォトレジストをマスクに用いて、層間絶縁膜１８，２３をエッチングして除去する。そして、フォトレジストを除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。
【００８３】
これにより、層間絶縁膜２３の上面からコンタクトプラグ１６に達するコンタクトホール２４と、層間絶縁膜２３の上面からキャパシタと接触していないコンタクトプラグ６６に達するコンタクトホール７４とが形成される。
【００８４】
なお、層間絶縁膜１８，２３を除去する際に採用されるエッチング方法では、コンタクトプラグ１６，６６はエッチングされにくく、通常、層間絶縁膜１８，２３とコンタクトプラグ１６，６６と間の選択比は十分に大きい。また、層間絶縁膜１８，２３の膜厚の均一性を高め、層間絶縁膜１８，２３のエッチングレートを安定させることにより、層間絶縁膜１８，２３をエッチングする際のオーバーエッチング量を低減することができる。これらによって、コンタクトホール２４，７４を形成する位置がずれた場合であっても、コンタクトホール２４，７４がゲート電極５６に到達したり、あるいは半導体基板１に到達することを防止できる。また、図示していないが、層間絶縁膜２３には、その上面から上部電極７２に達するコンタクトホールも形成されている。
【００８５】
次に、上述の図９，１０を参照して説明した工程を実行する。これにより、図２５に示す半導体装置が得られる。
【００８６】
以上の工程により、メモリ形成領域にメモリデバイスが形成され、ロジック形成領域にロジックデバイスが形成される。
【００８７】
上述のように、本実施の形態３に係る半導体装置の製造方法では、ストッパ膜１７を形成していないため、つまり、絶縁層１９及びコンタクトプラグ１６，６６の上に直接層間絶縁膜１８を形成しているため、開口部６９、あるいはコンタクトホール２４，７４を形成する際には、ストッパ膜をエッチングする工程を実行していない。本実施の形態３では、層間絶縁膜をエッチングした後にフォトレジストを除去する必要があるため、エッチング装置からアッシング装置への切り替えは必要であるが、開口部６９、あるいはコンタクトホール２４，７４を形成する場合に、アッシング装置からエッチング装置への切り替えは必要でない。そのため、このような場合にアッシング装置からエッチング装置への切り替えが必要な実施の形態１に係る製造方法よりも、開口部６９、あるいはコンタクトホール２４，７４を形成する際に必要な時間を短縮することができる。その結果、実施の形態１に係る製造方法よりも、半導体装置の製造時間を短縮することができる。
【００８８】
更に、実施の形態１，２に係る半導体装置の製造方法とは異なり、ストッパ膜１７を形成する工程が必要でないため、製造時間を更に短縮することができる。
【００８９】
【発明の効果】
この発明に係る半導体装置の製造方法によれば、各第１，２のコンタクトホールの側面に絶縁膜を形成し、その後に、第１のコンタクトホールを充填する第１のコンタクトプラグと、第２のコンタクトホールを充填する第２のコンタクトプラグとを形成している。そのため、第１のゲート電極と第１のコンタクトプラグとの間、あるいは第２のゲート電極と第２のコンタクトプラグとの間には、絶縁膜が設けられる。従って、この絶縁膜の厚みを、ゲート電極とコンタクトプラグとの間の絶縁性を確保できるだけの寸法に設定することによって、コンタクトホールとゲート電極との間の距離の設計値を決定する際に、ゲート電極とコンタクトプラグとの間の絶縁性を考慮する必要がない。そのため、コンタクトホールを、ゲート電極に対してセルフアライン構造で形成することができない場合であっても、コンタクトホールとゲート電極との間の距離の設計値を小さくすることができる。その結果、半導体装置の微細化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２４】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２５】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】従来の半導体装置の製造方法を工程順に示す断面図である。
【図２７】従来の半導体装置の製造方法を工程順に示す断面図である。
【図２８】従来の半導体装置の製造方法を工程順に示す断面図である。
【図２９】従来の半導体装置の製造方法を工程順に示す断面図である。
【図３０】従来の半導体装置の製造方法を工程順に示す断面図である。
【図３１】従来の半導体装置の製造方法を工程順に示す断面図である。
【図３２】従来の半導体装置の製造方法を工程順に示す断面図である。
【図３３】従来の半導体装置の製造方法を工程順に示す断面図である。
【図３４】従来の半導体装置の製造方法を工程順に示す断面図である。
【図３５】従来の半導体装置の製造方法を工程順に示す断面図である。
【図３６】従来の半導体装置の製造方法を工程順に示す断面図である。
【図３７】従来の半導体装置の製造方法を工程順に示す断面図である。
【図３８】従来の半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
１ 半導体基板、６，５６ ゲート電極、９，５９ ソース・ドレイン領域、１１，６１ ゲート構造、１５，２４，６５，７４ コンタクトホール、１６，２５，６６，７５ コンタクトプラグ、１７ ストッパ膜、１８，２３ 層間絶縁膜、１９ 絶縁層、３５ 絶縁膜、６９ 開口部、８１ 配線、８２ キャパシタ。
【発明の属する技術分野】
この発明は、半導体基板上にメモリデバイスとロジックデバイスとが形成された、メモリ・ロジック混載型の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
図２６〜３８は、メモリ・ロジック混載型の半導体装置の、従来の製造方法を工程順に示す断面図である。従来のメモリ・ロジック混載型の半導体装置では、メモリデバイスとしては、例えばＣＵＢ（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔ ｌｉｎｅ）構造のメモリセルを有するＤＲＡＭが採用され、ロジックデバイスとしては、例えばＤｕａｌ ＧａｔｅサリサイドＣＭＯＳトランジスタが採用される。以下に図２６〜３８を参照して、従来の半導体装置の製造方法について説明する。
【０００３】
まず図２６に示すように、周知のＬＯＣＯＳ分離技術やトレンチ分離技術によって、例えばｎ型のシリコン基板である半導体基板１の上面内に素子分離絶縁膜２を形成する。そして、半導体基板１の上面内にｐ型のウェル領域３，５３とｎ型のウェル領域５４とを形成する。具体的には、メモリデバイスが形成される領域（以後、「メモリ形成領域」と呼ぶ）における半導体基板１の上面内にウェル領域５３を形成し、その底部にウェル領域５４を形成する。また、ロジックデバイスが形成される領域（以後、「ロジック形成領域」と呼ぶ）における半導体基板１の上面内にウェル領域３を形成する。そして、チャネル注入を行う。
【０００４】
次に、メモリ形成領域における半導体基板１上に、互いに所定距離を成す複数のゲート構造６１を形成する。各ゲート構造６１は、例えばシリコン酸化膜が採用されるゲート絶縁膜５５と、例えば多結晶シリコン膜が採用されるゲート電極５６と、例えばＴＥＯＳ膜が採用されるシリコン酸化膜５７とがこの順で積層された構造を成している。また、ロジック形成領域における半導体基板１上に、互いに所定距離を成す複数のゲート構造１１を形成する。各ゲート構造１１は、例えばシリコン酸化膜が採用されるゲート絶縁膜５と、例えば多結晶シリコン膜が採用されるゲート電極６と、例えばＴＥＯＳ膜が採用されるシリコン酸化膜７とがこの順で積層された構造を成している。
【０００５】
そして、ゲート構造１１，６１及び素子分離絶縁膜２をマスクに用いて、リンやヒ素等の不純物を、比較的低濃度で半導体基板１の上面内にイオン注入する。これにより、メモリ形成領域における半導体基板１の上面内に、ｎ−型の不純物領域５８ａが形成されるとともに、ロジック形成領域における半導体基板１の上面内に、ｎ−型の不純物領域８ａが形成される。
【０００６】
次に図２７に示すように、例えばＣＶＤ法によってシリコン窒化膜を全面に形成した後、半導体基板１の深さ方向にエッチングレートが高い異方性ドライエッチング法によって、かかるシリコン窒化膜をエッチングする。これにより、ゲート構造６１の側面にサイドウォール６０が形成されるとともに、ゲート構造１１の側面にサイドウォール１０が形成される。
【０００７】
そして、ゲート構造１１，６１、素子分離絶縁膜２及びサイドウォール１０，６０をマスクに用いて、リンやヒ素等の不純物を、比較的高濃度で半導体基板１の上面内にイオン注入する。これにより、メモリ形成領域における半導体基板１の上面内に、ｎ＋型の不純物領域５８ｂが形成されるとともに、ロジック形成領域における半導体基板１の上面内に、ｎ＋型の不純物領域８ｂが形成される。
【０００８】
以上の工程により、それぞれが不純物領域５８ａ，５８ｂから成り、互いに所定距離を成す複数のソース・ドレイン領域５９が、メモリ形成領域における半導体基板１の上面内に形成され、更に、互いに隣り合うソース・ドレイン領域５９の間の半導体基板１の上面上にゲート構造６１が形成される。また、それぞれが不純物領域８ａ，８ｂから成り、互いに所定距離を成す複数のソース・ドレイン領域９が、ロジック形成領域における半導体基板１の上面内に形成され、更に、隣り合うソース・ドレイン領域９の間の半導体基板１の上面上にゲート構造１１が形成される。
【０００９】
なお以下の理由のために、不純物領域８ｂ，５８ｂは、不純物領域８ａ，５８ａよりも深く形成される。すなわち、後述するコバルトシリサイド膜１２を半導体基板１上に形成する際に、かかるコバルトシリサイド膜１２が部分的に深く形成される場合があり、コバルトシリサイド膜１２とウェル領域３，５３との電気的接続を避けるために、不純物領域８ｂ，５８ｂを、不純物領域８ａ，５８ａよりも深く形成する。このとき、不純物領域５８ｂの濃度があまり高すぎると、チャネル方向のリーク電流が増加し、そのために、メモリデバイスの電荷保持特性（「Ｒｅｆｒｅｓｈ特性」とも呼ばれる）が劣化することがある。かかる劣化を防止するために、メモリ形成領域の不純物領域５８ｂの濃度を、ロジック形成領域の不純物領域８ｂよりも低めに設定する。
【００１０】
次に図２８に示すように、例えばフッ酸を用いてゲート構造６１のシリコン酸化膜５７と、ゲート構造１１のシリコン酸化膜７を除去する。
【００１１】
次に、例えばスパッタ法によりコバルト膜を全面に形成する。そして、例えばランプアニ−ル装置を用いて熱処理を行うことにより、コバルトと、それに接触しているシリコンとを反応させる。これにより、図２９に示すように、半導体基板１の上面が部分的にシリサイド化されて、ソース・ドレイン領域９，５９上にコバルトシリサイド膜１２が形成される。同時に、ゲート電極６，５６の上面がシリサイド化されて、コバルトシリサイド膜１２が形成される。その結果、コバルトシリサイド膜１２をゲート電極６上に有するゲート構造１１と、コバルトシリサイド膜１２をゲート電極５６上に有するゲート構造６１が形成される。その後、未反応のコバルト膜を除去する。
【００１２】
次に図３０に示すように、ストッパ膜１３及び層間絶縁膜１４から成る絶縁層１９を、ゲート構造１１，６１を覆って半導体基板１上に形成する。具体的には、ストッパ膜１３を全面に形成し、その後、層間絶縁膜１４をストッパ膜１３上に形成する。そして、ＣＭＰ法等により層間絶縁膜１４の平坦化を行う。これにより、上面が平坦な絶縁層１９が半導体基板１上に形成される。なお、ストッパ膜１３には例えばシリコン窒化膜が採用され、層間絶縁膜１４には例えばＢＰＴＥＯＳ膜が採用される。
【００１３】
次に図３１に示すように、コンタクトプラグ１１６，１６６を、絶縁層１９内に形成する。具体的には、まず、所定の開口パターンを有するフォトレジスト（図示せず）をマスクに用いて、ストッパ膜１３をエッチングストッパとして、層間絶縁膜１４をエッチングして除去する。そして、フォトレジストを除去して、露出しているストッパ膜１３をエッチングして除去する。これにより、メモリ形成領域における半導体基板１上のコバルトシリサイド膜１２に達するコンタクトホール１６５と、ロジック形成領域における半導体基板１上のコバルトシリサイド膜１２に達するコンタクトホール１１５とが、絶縁層１９に形成される。
【００１４】
次に、コンタクトホール１１５内を充填するコンタクトプラグ１１６と、コンタクトホール１６５内を充填するコンタクトプラグ１６６とを形成する。各コンタクトプラグ１１６，１６６は、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜から成る。これにより、ソース・ドレイン領域５９とコンタクトプラグ１６６とが電気的に接続され、ソース・ドレイン領域９とコンタクトプラグ１１６とが電気的に接続される。なお、図示していないが、絶縁層１９内には、コバルトシリサイド膜１２を介して、ゲート電極５６あるいはゲート電極６と電気的に接続されているコンタクトプラグが形成されている。
【００１５】
次に図３２に示すように、例えばシリコン窒化膜が採用されるストッパ膜１１７を全面に形成する。
【００１６】
次に図３３に示すように、ストッパ膜１１７上に層間絶縁膜１１８を形成する。層間絶縁膜１１８には例えばＢＰＴＥＯＳ膜が採用される。そして、所定の開口パターンを有するフォトレジスト（図示せず）をマスクに用いて、ストッパ膜１１７をエッチングストッパとして、層間絶縁膜１１８をエッチングして除去する。そして、フォトレジストを除去して、露出しているストッパ膜１１７をエッチングして除去する。これにより、複数のコンタクトプラグ１６６の一部を露出させる開口部１６９が層間絶縁膜１１８内及びストッパ膜１１７内に形成される。
【００１７】
次に、コンタクトプラグ１６６に接触する、ＤＲＡＭメモリセルのキャパシタを開口部１６９内に形成する。具体的には、まず図３４に示すように、ルテニウム等の高融点金属を含むキャパシタの下部電極１７０を、開口部１６９内に形成する。そして、図３５に示すように、五酸化タンタルから成るキャパシタの誘電体膜１７１と、ルテニウム等の高融点金属を含むキャパシタの上部電極１７２とを形成し、開口部１６９内にキャパシタが完成する。
【００１８】
次に図３６に示すように、キャパシタの上部電極１７２と層間絶縁膜１１８の上に、例えばＴＥＯＳ膜が採用される層間絶縁膜１２３を形成し、ＣＭＰ法によって平坦化する。そして、層間絶縁膜１１８，１２３及びストッパ膜１１７に、コンタクトホール１２４，１７４を形成する。コンタクトホール１２４は、層間絶縁膜１２３の上面からコンタクトプラグ１１６に達しており、コンタクトホール１７４は、層間絶縁膜１２３の上面から、キャパシタと接触していないコンタクトプラグ１６６に達している。
【００１９】
コンタクトホール１２４，１７４を形成する際、まず、所定の開口パターンを有するフォトレジスト（図示せず）をマスクに用いて、ストッパ膜１１７をエッチングストッパとして、層間絶縁膜１１８，１２３をエッチングして除去する。そして、フォトマスクを除去して、露出しているストッパ膜１１７をエッチングして除去する。なお、図示していないが、層間絶縁膜１２３には、その上面から上部電極１７２に達するコンタクトホールも形成されている。
【００２０】
次に図３７に示すように、コンタクトホール１２４を充填するコンタクトプラグ１２５と、コンタクトホール１７４を充填するコンタクトプラグ１７５とを形成する。各コンタクトプラグ１２５，１７５は、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜から成る。
【００２１】
次に図３８に示すように、層間絶縁膜１２３上に、コンタクトプラグ１２５と接触させて配線１２９を形成し、コンタクトプラグ１７５と接触させて配線１７９を形成する。配線１２９は、アルミ配線１２７を窒化チタン層１２６，１２８で上下で挟んだ構造を成している。また配線１７９も、配線１２９と同様に、アルミ配線１７７を窒化チタン層１７６，１７８で上下で挟んだ構造を成している。
【００２２】
以上の工程により、メモリ形成領域にメモリデバイスが形成され、ロジック形成領域にロジックデバイスが形成される。
【００２３】
なお上述の従来技術は、本出願人による先行出願（未公開）に記載されている内容であって、かかる先行出願の出願番号は、「特願２００２−０９０４８３」である。
【００２４】
また、ＤＲＡＭメモリセルを備える半導体装置に関する先行技術文献情報として特許文献１〜３がある。
【００２５】
【特許文献１】
特開平８−１０７１８８号公報
【特許文献２】
特開平１１−３０７７４２号公報
【特許文献３】
特開２０００−３０７０８５号公報
【００２６】
【発明が解決しようとする課題】
上述の従来の半導体装置の製造方法においては、図３１に示すように、各ゲート電極６，５６の上面とストッパ膜１３との間には、コバルトシリサイド膜１２のみが存在しており、かかる間には絶縁膜が存在していない。そのため、コンタクトホール１１５はゲート電極６に対して、あるいはコンタクトホール１６５はゲート電極５６に対して、セルフアライン構造では形成されない。具体的には、アライメントのずれ等によって、コンタクトホール１１５がゲート電極６の上方に形成された場合には、ゲート電極６上のコバルトシリサイド膜１２が露出してしまうため、ゲート電極６とコンタクトプラグ１１６とが短絡してしまう。同様に、コンタクトホール１６５がゲート電極５６の上方に形成された場合には、ゲート電極５６上のコバルトシリサイド膜１２が露出してしまうため、ゲート電極５６とコンタクトプラグ１６６とが短絡してしまう。
【００２７】
従って、コンタクトプラグ１１６とゲート電極６との短絡、あるいはコンタクトプラグ１６６とゲート電極５６との短絡を防ぐためには、（１）アライメント精度、（２）コンタクトホールの寸法バラツキ、及び（３）ゲート電極とコンタクトプラグとの間の絶縁性を確保できるだけの絶縁膜寸法、を考慮して、コンタクトホール１１５とゲート電極６との間の距離ｍ（図３１参照）、あるいはコンタクトホール１６５とゲート電極５６との間の距離ｍの設計値を決定する必要があった。そのため、コンタクトホール１１５，１６５を、ゲート電極に対してセルフアライン構造で形成することができない場合には、従来の製造方法では、メモリ形成領域及びロジック形成領域の寸法を小さくすることが困難であり、その結果、半導体装置の微細化が困難であった。
【００２８】
そこで、本発明は上述の問題を解決するために成されたものであり、コンタクトホールを、ゲート電極に対してセルフアライン構造で形成することができない場合であっても、メモリ・ロジック混載型の半導体装置の微細化を図ることができる技術を提供することを目的とする。
【００２９】
【課題を解決するための手段】
この発明に係る半導体装置の製造方法は、工程（ａ）〜（ｆ）を備える。前記工程（ａ）は、メモリデバイスが形成される第１の領域と、ロジックデバイスが形成される第２の領域とを有する半導体基板であって、第１のゲート電極を含む第１のゲート構造が前記第１の領域における上面上に設けられ、更に、第２のゲート電極を含む第２のゲート構造が前記第２の領域における前記上面上に設けられた前記半導体基板を準備する工程である。前記工程（ｂ）は、前記第１，２のゲート構造を覆って、前記半導体基板上に絶縁層を形成する工程である。前記工程（ｃ）は、前記絶縁層をエッチングして、前記第１のゲート電極の側方に位置する第１のコンタクトホールと、前記第２のゲート電極の側方に位置する第２のコンタクトホールを、それぞれ前記第１，２の領域における前記絶縁層に形成する工程である。前記工程（ｄ）は、各前記第１，２のコンタクトホールの側面に、絶縁膜を形成する工程である。前記工程（ｅ）は、前記工程（ｄ）の後に、前記第１のコンタクトホールを充填する第１のコンタクトプラグと、前記第２のコンタクトホールを充填する第２のコンタクトプラグとを形成する工程である。前記工程（ｆ）は、前記第１のコンタクトプラグと接触するキャパシタを形成する工程である。
【００３０】
【発明の実施の形態】
実施の形態１．
図１〜１０は、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態１に係る半導体装置は、メモリ・ロジック混載型の半導体装置であって、メモリデバイスとしては、例えばＣＵＢ構造のメモリセルを有するＤＲＡＭが採用され、ロジックデバイスとしては、例えばＤｕａｌＧａｔｅサリサイドＣＭＯＳトランジスタが採用される。図１〜１０を参照して、以下に本実施の形態１に係る半導体装置の製造方法について説明する。
【００３１】
まず、上述の図２６〜３０を参照して説明した工程を実行する。その結果、図３０に示す構造が得られる。
【００３２】
次に図１に示すように、メモリ形成領域における半導体基板１上のコバルトシリサイド膜１２に達するコンタクトホール６５と、ロジック形成領域における半導体基板１上のコバルトシリサイド膜１２に達するコンタクトホール１５とを、絶縁層１９に形成する。具体的には、まず所定の開口パターンを有するフォトレジスト（図示せず）を、写真製版法によって絶縁層１９の層間絶縁膜１４上に形成する。そして、かかるフォトレジストをマスクに用いて、ストッパ膜１３をエッチングストッパとして、層間絶縁膜１４をエッチングして除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。
【００３３】
そして、フォトレジストを除去して、露出しているストッパ膜１３をエッチングして除去する。このときのエッチングでは、ＣＨＦ３とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、ゲート電極６の側方に位置しつつ、ソース・ドレイン領域９の上方に位置するコンタクトホール１５と、ゲート電極５６の側方に位置しつつ、ソース・ドレイン領域５９の上方に位置するコンタクトホール６５とが、それぞれロジック形成領域及びメモリ形成領域における絶縁層１９に形成される。なお図示していないが、絶縁層１９には、各ゲート電極６，５６上のコバルトシリサイド膜１２に達するコンタクトホールが、コンタクトホール１５，６５と同時に形成される。
【００３４】
次に、例えばシリコン窒化膜から成る絶縁膜を全面に形成し、かかる絶縁膜をその上面から異方性エッチングする。これにより、図２に示すように、例えばシリコン窒化膜から成る絶縁膜３５が、コンタクトホール１５，６５と、ゲート電極６，５６の上方の図示しないコンタクトホールとのそれぞれの側面に、形成される。
【００３５】
次に図３に示すように、コンタクトホール１５を充填するコンタクトプラグ１６と、コンタクトホール６５を充填するコンタクトプラグ６６とを形成する。コンタクトプラグ１６は、コバルトシリサイド膜１２を介して、ロジック形成領域における半導体基板１と電気的に接続しており、かつ上面が絶縁層１９の層間絶縁膜１４から露出している。また、コンタクトプラグ６６は、コバルトシリサイド膜１２を介して、メモリ形成領域における半導体基板１と電気的に接続しており、かつ上面が層間絶縁膜１４から露出している。以下にコンタクトプラグ１６，６６の製造方法について具体的に説明する。
【００３６】
まず、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、バリアメタル層を下にして全面に形成する。そして、ＣＭＰ法を用いて、絶縁層１９の上面上の積層膜を除去する。これにより、バリアメタル層と高融点金属層とから成り、コンタクトホール１５内を充填するコンタクトプラグ１６と、バリアメタル層と高融点金属層とから成り、コンタクトホール６５内を充填するコンタクトプラグ６６とが形成される。その結果、ソース・ドレイン領域５９とコンタクトプラグ６６とが電気的に接続され、ソース・ドレイン領域９とコンタクトプラグ１６とが電気的に接続される。なお、コンタクトプラグ１６，６６を形成する際には、ゲート電極６，５６の上方のコンタクトホールを充填するコンタクトプラグも同時に形成される。その結果、絶縁層１９内には、コバルトシリサイド膜１２を介して、ゲート電極６，５６と電気的に接続されるコンタクトプラグが形成される。
【００３７】
次に図４に示すように、例えばシリコン窒化膜が採用されるストッパ膜１７を全面に形成する。これにより、ストッパ膜１７が、絶縁層１９の層間絶縁膜１４及びコンタクトプラグ１６，６６の上に形成される。
【００３８】
次に図５に示すように、ストッパ膜１７上に層間絶縁膜１８を形成する。層間絶縁膜１８には例えばＢＰＴＥＯＳ膜が採用される。そして、所定の開口パターンを有するフォトレジスト（図示せず）を層間絶縁膜１８上に形成し、かかるフォトレジストをマスクに用いて、ストッパ膜１７をエッチングストッパとして、層間絶縁膜１８をエッチングして除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。
【００３９】
そして、フォトレジストを除去して、露出しているストッパ膜１７をエッチングして除去する。このときのエッチングでは、ＣＨＦ３とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、複数のコンタクトプラグ６６の一部、具体的には、隣り合うソース・ドレイン領域５９の一方に電気的に接続されたコンタクトプラグ６６を露出させる開口部６９が層間絶縁膜１８内及びストッパ膜１７内に形成される。
【００４０】
次に、露出しているコンタクトプラグ６６に接触する、ＤＲＡＭメモリセルのキャパシタを開口部６９内に形成する。具体的には、まずルテニウム等の高融点金属を含む金属膜を全面に形成する。そして、開口部６９をフォトレジスト（図示せず）で覆って、層間絶縁膜１８の上面上の金属膜を異方性ドライエッチングにて除去する。これにより、図６に示すように、ルテニウム等の高融点金属を含むキャパシタの下部電極７０が、開口部６９内に形成される。なお、異方性ドライエッチングで層間絶縁膜１８の上面上の金属膜を除去したが、ＣＭＰ法を用いて、かかる金属膜を除去しても良い。
【００４１】
次に、五酸化タンタルから成る絶縁膜と、ルテニウム等の高融点金属を含む金属膜とをこの順で全面に積層した後、フォトレジストを用いてこれらをパターンニングする。これにより、図７に示すように、五酸化タンタルから成るキャパシタの誘電体膜７１と、ルテニウム等の高融点金属を含むキャパシタの上部電極７２とが形成され、開口部６９内にキャパシタが完成する。
【００４２】
次に図８に示すように、例えばＴＥＯＳ膜が採用される層間絶縁膜２３を全面に形成し、ＣＭＰ法によって平坦化する。これにより、キャパシタ８２を覆う層間絶縁膜２３が層間絶縁膜１８上に形成される。そして、層間絶縁膜１８，２３及びストッパ膜１７に、コンタクトホール２４，７４を形成する。コンタクトホール２４は、層間絶縁膜２３の上面からコンタクトプラグ１６に達しており、コンタクトホール７４は、層間絶縁膜２３の上面から、キャパシタと接触していないコンタクトプラグ６６に達している。
【００４３】
コンタクトホール２４，７４を形成する際、まず、所定の開口パターンを有するフォトレジスト（図示せず）を層間絶縁膜２３上に形成し、かかるフォトレジストをマスクに用いて、ストッパ膜１７をエッチングストッパとして、層間絶縁膜１８，２３をエッチングして除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。そして、フォトマスクを除去して、露出しているストッパ膜１７をエッチングして除去する。このときのエッチングでは、ＣＨＦ３とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。なお、図示していないが、層間絶縁膜２３には、その上面から上部電極７２に達するコンタクトホールも、コンタクトホール２４，７４と同時に形成される。
【００４４】
次に、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、バリアメタル層を下にして全面に形成する。そして、ＣＭＰ法を用いて、層間絶縁膜２３の上面上の積層膜を除去する。これにより、図９に示すように、バリアメタル層と高融点金属層とから成り、コンタクトホール２４内を充填するコンタクトプラグ２５と、バリアメタル層と高融点金属層とから成り、コンタクトホール７４内を充填するコンタクトプラグ７５とが形成される。
【００４５】
次に図１０に示すように、層間絶縁膜２３上に、コンタクトプラグ２５と接触させて配線３１を形成し、コンタクトプラグ７５と接触させて配線８１を形成する。配線３１は、アルミ配線２９を窒化チタン層２８，３０で上下で挟んだ構造を成している。また配線８１も、配線３１と同様に、アルミ配線７９を窒化チタン層７８，８０で上下で挟んだ構造を成している。なお、配線８１はＤＲＡＭメモリセルのビット線である。
【００４６】
以上の工程により、メモリ形成領域にメモリデバイスが形成され、ロジック形成領域にロジックデバイスが形成される。
【００４７】
上述のように、本実施の形態１に係る半導体装置の製造方法では、各コンタクトホール１５，６５の側面に絶縁膜３５を形成し（図２参照）、その後に、コンタクトホール１５を充填するコンタクトプラグ１６と、コンタクトホール６５を充填するコンタクトプラグ６６とを形成している（図３参照）。
【００４８】
従って、コンタクトホール１５とゲート電極６との間、あるいはコンタクトホール６５とゲート電極５６との間には、絶縁膜３５が設けられる。そのため、絶縁膜３５の厚みを、ゲート電極６とコンタクトプラグ１６との間の絶縁性を確保できるだけの寸法に設定することによって、上述の（１）アライメント精度、及び（２）コンタクトホールの寸法バラツキ、のみを考慮して、コンタクトホール１５とゲート電極６との間の距離ｍ（図３参照）の設計値を決定することができ、（３）ゲート電極とコンタクトプラグとの間の絶縁性を確保できるだけの絶縁膜寸法、を考慮する必要がない。言い換えれば、コンタクトホール１５とゲート電極６との間の距離ｍの設計値を決定する際に、ゲート電極６とコンタクトプラグ１６との間の絶縁性を考慮する必要がない。
【００４９】
同様に、絶縁膜３５の厚みを、ゲート電極５６とコンタクトプラグ６６との間の絶縁性を確保できるだけの寸法に設定することによって、上述の（３）ゲート電極とコンタクトプラグとの間の絶縁性を確保できるだけの絶縁膜寸法、を考慮することなく、ゲート電極５６とコンタクトホール６５との間の距離ｍの設計値を決定することができる。
【００５０】
従って、コンタクトホールを、ゲート電極に対してセルフアライン構造で形成することができない場合であっても、従来の製造方法よりも、コンタクトホールとゲート電極との間の距離ｍの設計値を小さくすることができる。そのため、メモリ形成領域及びロジック形成領域の寸法を小さくすることができる。その結果、従来の半導体装置の製造方法よりも、半導体装置を微細化することができる。
【００５１】
実施の形態２．
上述の実施の形態１に係る半導体装置の製造方法では、開口部６９を形成する際（図５参照）、あるいはコンタクトホール１５，６５，２４，７４を形成する際（図１，８参照）には、ストッパ膜１３，１７をエッチングストッパとして使用して、層間絶縁膜１４，１８をエッチングし、その後にストッパ膜１３，１７をエッチングしている。このとき、上述のような混合ガスを用いて層間絶縁膜１４，１８をエッチングすると、ストッパ膜１３，１７の上面には、フロロカーボン系（ＣｘＦｙ）のデポ膜が堆積される。このデポ膜を生成することによって、層間絶縁膜１４，１８をエッチングする際のストッパ膜１３，１７に対する選択性を高めている。
【００５２】
このデポ膜がストッパ膜１３，１７に堆積した状態で、ストッパ膜１３，１７をエッチングすると、デポ膜がマスクとなって、ストッパ膜１３，１７を正常にエッチングすることができない。この問題を回避するため、ストッパ膜１３，１７をエッチングする前に、フォトレジストの除去工程を行って、かかる工程でデポ膜も除去している。
【００５３】
このように、実施の形態１に係る半導体装置の製造方法では、開口部６９、あるいはコンタクトホール１５，６５，２４，７４を形成する際には、層間絶縁膜１４，１８をエッチングする工程と、ストッパ膜１３，１７をエッチングする工程とが必要であり、かかる工程間には、フォトレジストを除去する工程が必要である。そのため、開口部６９、あるいはコンタクトホール１５，６５，２４，７４を形成する際に、エッチング装置からアッシング装置へと、あるいはアッシング装置からエッチング装置へと、製造装置を入れ替える必要があった。その結果、半導体装置の製造に時間を要していた。
【００５４】
そこで、本実施の形態２及び後述する実施の形態３では、上述の実施の形態１に係る製造方法よりも、半導体装置の製造時間の短縮化を図ることができる製造方法を提供する。
【００５５】
図１１〜２０は、本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態２に係る半導体装置は、メモリ・ロジック混載型の半導体装置であって、メモリデバイスとしては、例えばＣＵＢ構造のメモリセルを有するＤＲＡＭが採用され、ロジックデバイスとしては、例えばＤｕａｌ ＧａｔｅサリサイドＣＭＯＳトランジスタが採用される。図１１〜２０を参照して、以下に本実施の形態２に係る半導体装置の製造方法について説明する。
【００５６】
まず、上述の図２６〜３０を参照して説明した工程を実行する。その結果、図３０に示す構造が得られる。
【００５７】
次に図１１に示すように、絶縁層１９上に、具体的には層間絶縁膜１４上にストッパ膜１７を形成する。
【００５８】
次に図１２に示すように、メモリ形成領域における半導体基板１上のコバルトシリサイド膜１２に達するコンタクトホール６５と、ロジック形成領域における半導体基板１上のコバルトシリサイド膜１２に達するコンタクトホール１５とを、絶縁層１９及びストッパ膜１７に形成する。具体的には、まず、所定の開口パターンを有するフォトレジスト（図示せず）を、写真製版法によってストッパ膜１７上に形成する。そして、かかるフォトレジストをマスクに用いて、ストッパ膜１７をエッチングして除去する。このときのエッチングでは、例えばＣＨＦ３とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。
【００５９】
次に、使用するガス等のエッチング条件を変化させ、ストッパ膜１７上のフォトレジストを再度マスクに用いて、層間絶縁膜１４をエッチングする。このとき、ストッパ膜１３はエッチングストッパとして機能する。また、このときのエッチングでは、例えばＣ５Ｆ８とＯ２とＡｒとの混合ガスが使用される。
【００６０】
そして、フォトレジストを除去して、全面に対してエッチングを行い、露出しているストッパ膜１３を除去する。このときのエッチングでは、ＣＨＦ３とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、ゲート電極６の側方に位置しつつ、ソース・ドレイン領域９の上方に位置するコンタクトホール１５と、ゲート電極５６の側方に位置しつつ、ソース・ドレイン領域５９の上方に位置するコンタクトホール６５とが、それぞれロジック形成領域及びメモリ形成領域における絶縁層１９及びストッパ膜１７に形成される。なお図示していないが、絶縁層１９及びストッパ膜１７には、各ゲート電極６，５６上のコバルトシリサイド膜１２に達するコンタクトホールが、コンタクトホール１５，６５と同時に形成される。また、ストッパ膜１３をエッチングする際、全面に対してエッチング行うため、ストッパ膜１７もエッチングされる。従って、ストッパ膜１３のエッチングが完了した際に所定の厚さが残るように、ストッパ膜１７の膜厚を調整しておく。
【００６１】
次に、例えばシリコン窒化膜から成る絶縁膜を全面に形成し、かかる絶縁膜をその上面から異方性エッチングする。これにより、図１３に示すように、絶縁膜３５が、コンタクトホール１５，６５と、ゲート電極６，５６の上方の図示しないコンタクトホールとのそれぞれの側面に形成される。
【００６２】
次に図１４に示すように、コンタクトホール１５を充填するコンタクトプラグ１６と、コンタクトホール６５を充填するコンタクトプラグ６６とを形成する。コンタクトプラグ１６は、コバルトシリサイド膜１２を介して、ロジック形成領域における半導体基板１と電気的に接続しており、かつ上面がストッパ膜１７から露出している。また、コンタクトプラグ６６は、コバルトシリサイド膜１２を介して、メモリ形成領域における半導体基板１と電気的に接続しており、かつ上面がストッパ膜１７から露出している。以下にコンタクトプラグ１６，６６の製造方法について具体的に説明する。
【００６３】
まず、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、バリアメタル層を下にして全面に形成する。そして、ＣＭＰ法を用いて、ストッパ膜１７の上面上の積層膜を除去する。これにより、コンタクトホール１５内を充填するコンタクトプラグ１６と、コンタクトホール６５内を充填するコンタクトプラグ６６とが形成される。その結果、ソース・ドレイン領域５９とコンタクトプラグ６６とが電気的に接続され、ソース・ドレイン領域９とコンタクトプラグ１６とが電気的に接続される。なお、コンタクトプラグ１６，６６を形成する際には、ゲート電極６，５６の上方のコンタクトホールを充填するコンタクトプラグも同時に形成される。その結果、絶縁層１９内及びストッパ膜１７内には、コバルトシリサイド膜１２を介して、ゲート電極６，５６と電気的に接続されるコンタクトプラグが形成される。
【００６４】
次に図１５に示すように、層間絶縁膜１８を全面に形成する。これにより、層間絶縁膜１８が、ストッパ膜１７及びコンタクトプラグ１６，６６の上に形成される。そして、所定の開口パターンを有するフォトレジスト（図示せず）を層間絶縁膜１８上に形成し、かかるフォトレジストをマスクに用いて、ストッパ膜１７及びコンタクトプラグ６６をエッチングストッパとして、層間絶縁膜１８をエッチングして除去する。そして、フォトレジストを除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、隣り合うソース・ドレイン領域５９の一方に電気的に接続されたコンタクトプラグ６６を露出させる開口部６９が層間絶縁膜１８に形成される。
【００６５】
なお、層間絶縁膜１８を除去する際に採用されるエッチング方法では、コンタクトプラグ６６はエッチングされにくく、通常、層間絶縁膜１８とコンタクトプラグ６６と間の選択比は十分に大きい。そのため、ストッパ膜１７と同様に、コンタクトプラグ６６をエッチングストッパとして機能させることができ、開口部６９がゲート電極５６に到達したり、あるいは半導体基板１に到達することを防止できる。
【００６６】
次に、コンタクトプラグ６６に接触する、ＤＲＡＭメモリセルのキャパシタ８２を開口部６９内に形成する。具体的には、まず、ルテニウム等の高融点金属を含む金属膜を全面に形成する。そして、開口部６９をフォトレジスト（図示せず）で覆って、層間絶縁膜１８の上面上の金属膜を異方性ドライエッチングにて除去する。これにより、図１６に示すように、キャパシタの下部電極７０が、開口部６９内に形成される。なお、異方性ドライエッチングで層間絶縁膜１８の上面上の金属膜を除去したが、ＣＭＰ法を用いて、かかる金属膜を除去しても良い。
【００６７】
次に、五酸化タンタルから成る絶縁膜と、ルテニウム等の高融点金属を含む金属膜とをこの順で全面に積層した後、フォトレジストを用いてこれらをパターンニングする。これにより、図１７に示すように、キャパシタの誘電体膜７１及び上部電極７２が形成され、開口部６９内にキャパシタ８２が完成する。
【００６８】
次に図１８に示すように、層間絶縁膜２３を全面に形成し、ＣＭＰ法によって平坦化する。これにより、キャパシタ８２を覆う層間絶縁膜２３が層間絶縁膜１８上に形成される。そして、層間絶縁膜１８，２３に、コンタクトホール２４，７４を形成する。具体的には、所定の開口パターンを有するフォトレジスト（図示せず）を層間絶縁膜２３上に形成し、かかるフォトレジストをマスクに用いて、ストッパ膜１７及びコンタクトプラグ１６，６６をエッチングストッパとして、層間絶縁膜１８，２３をエッチングして除去する。そして、フォトレジストを除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。
【００６９】
これにより、層間絶縁膜２３の上面からコンタクトプラグ１６に達するコンタクトホール２４と、層間絶縁膜２３の上面からキャパシタと接触していないコンタクトプラグ６６に達するコンタクトホール７４とが形成される。
【００７０】
なお、層間絶縁膜１８，２３を除去する際に採用されるエッチング方法では、コンタクトプラグ１６，６６はエッチングされにくく、通常、層間絶縁膜１８，２３とコンタクトプラグ１６，６６と間の選択比は十分に大きい。そのため、コンタクトプラグ１６，６６をエッチングストッパとして機能させることができる。また、図示していないが、層間絶縁膜２３には、その上面から上部電極７２に達するコンタクトホールも形成されている。
【００７１】
次に、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、バリアメタル層を下にして全面に形成する。そして、ＣＭＰ法を用いて、層間絶縁膜２３の上面上の積層膜を除去する。これにより、図１９に示すように、コンタクトホール２４内を充填するコンタクトプラグ２５と、コンタクトホール７４内を充填するコンタクトプラグ７５とが形成される。
【００７２】
次に図２０に示すように、層間絶縁膜２３上に、コンタクトプラグ２５と接触させて配線３１を形成し、コンタクトプラグ７５と接触させて配線８１を形成する。
【００７３】
以上の工程により、メモリ形成領域にメモリデバイスが形成され、ロジック形成領域にロジックデバイスが形成される。
【００７４】
上述のように、本実施の形態２に係る半導体装置の製造方法では、コンタクトプラグ１６，６６が絶縁層１９内及びストッパ膜１７内に形成されるため、開口部６９、あるいはコンタクトホール２４，７４を形成する際には、ストッパ膜１７をエッチングすることがない。本実施の形態２では、層間絶縁膜をエッチングした後にフォトレジストを除去する必要があるため、エッチング装置からアッシング装置への切り替えは必要であるが、上述の実施の形態１に係る製造方法とは異なり、開口部６９、あるいはコンタクトホール２４，７４を形成する際、アッシング装置からエッチング装置への切り替えは必要でない。そのため、開口部６９、あるいはコンタクトホール２４，７４を形成する際に必要な時間を短縮することができる。その結果、実施の形態１に係る製造方法よりも、半導体装置の製造時間を短縮することができる。
【００７５】
なお、本実施の形態２におけるコンタクトホール１５，６５を形成する工程（図１２参照）と、実施の形態１におけるコンタクトホール１５，６５を形成する工程（図１参照）とを比較すると、本実施の形態２では、ストッパ膜１７をエッチングする工程が更に必要である。しかし、ストッパ膜１７をエッチングした後に続く工程は、層間絶縁膜１４をエッチングする工程であるため、製造装置を切り替える必要はなく、エッチング条件の変更だけで、ストッパ膜１７をエッチングする工程から層間絶縁膜１４をエッチングする工程へと切り替えることができる。そのため、ストッパ膜１７をエッチングする工程の追加によって生じる製造時間の増加は、上述の製造時間の短縮よりも非常に小さいものであり、トータルの製造時間にほとんど影響を及ぼさない。
【００７６】
実施の形態３．
図２１〜２４は、本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態３に係る半導体装置は、メモリ・ロジック混載型の半導体装置であって、メモリデバイスとしては、例えばＣＵＢ構造のメモリセルを有するＤＲＡＭが採用され、ロジックデバイスとしては、例えばＤｕａｌ ＧａｔｅサリサイドＣＭＯＳトランジスタが採用される。図２１〜２４を参照して、以下に本実施の形態３に係る半導体装置の製造方法について説明する。
【００７７】
まず、上述の図２６〜３０を参照して説明した工程を実行する。その結果、図３０に示す構造が得られる。そして、上述の図１〜３を参照して説明した工程を実行する。その結果、図３に示す構造が得られる。
【００７８】
次に、層間絶縁膜１８を全面に形成する。これにより、絶縁層１９の層間絶縁膜１４及びコンタクトプラグ１６，６６の上に層間絶縁膜１８が形成される。そして、所定の開口パターンを有するフォトレジスト（図示せず）を層間絶縁膜１８上に形成し、かかるフォトレジストをマスクに用いて、層間絶縁膜１８をエッチングして除去する。そして、フォトレジストを除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、図２１に示すように、隣り合うソース・ドレイン領域５９の一方に電気的に接続されたコンタクトプラグ１６を露出させる開口部６９が層間絶縁膜１８に形成される。
【００７９】
なお、層間絶縁膜１８を除去する際に採用されるエッチング方法では、コンタクトプラグ６６はエッチングされにくく、通常、層間絶縁膜１８とコンタクトプラグ６６との選択比は十分に大きい。また、層間絶縁膜１８の膜厚の均一性を高め、層間絶縁膜１８のエッチングレートを安定させることにより、層間絶縁膜１８をエッチングする際のオーバーエッチング量を低減することができる。これらによって、開口部６９がゲート電極５６に到達したり、あるいは半導体基板１に到達することを防止できる。
【００８０】
次に、コンタクトプラグ６６に接触する、ＤＲＡＭメモリセルのキャパシタ８２を開口部６９内に形成する。具体的には、まず、ルテニウム等の高融点金属を含む金属膜を全面に形成する。そして、開口部６９をフォトレジスト（図示せず）で覆って、層間絶縁膜１８の上面上の金属膜を異方性ドライエッチングにて除去する。これにより、図２２に示すように、キャパシタの下部電極７０が、開口部６９内に形成される。なお、異方性ドライエッチングで層間絶縁膜１８の上面上の金属膜を除去したが、ＣＭＰ法を用いて、かかる金属膜を除去しても良い。
【００８１】
次に、五酸化タンタルから成る絶縁膜と、ルテニウム等の高融点金属を含む金属膜とをこの順で全面に積層した後、フォトレジストを用いてこれらをパターンニングする。これにより、図２３に示すように、キャパシタの誘電体膜７１及び上部電極７２が形成され、開口部６９内にキャパシタ８２が完成する。
【００８２】
次に図２４に示すように、層間絶縁膜２３を全面に形成し、ＣＭＰ法によって平坦化する。これにより、キャパシタ８２を覆う層間絶縁膜２３が層間絶縁膜１８上に形成される。そして、層間絶縁膜１８，２３に、コンタクトホール２４，７４を形成する。具体的には、所定の開口パターンを有するフォトレジスト（図示せず）を層間絶縁膜２３上に形成し、かかるフォトレジストをマスクに用いて、層間絶縁膜１８，２３をエッチングして除去する。そして、フォトレジストを除去する。このときのエッチングでは、Ｃ５Ｆ８とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。
【００８３】
これにより、層間絶縁膜２３の上面からコンタクトプラグ１６に達するコンタクトホール２４と、層間絶縁膜２３の上面からキャパシタと接触していないコンタクトプラグ６６に達するコンタクトホール７４とが形成される。
【００８４】
なお、層間絶縁膜１８，２３を除去する際に採用されるエッチング方法では、コンタクトプラグ１６，６６はエッチングされにくく、通常、層間絶縁膜１８，２３とコンタクトプラグ１６，６６と間の選択比は十分に大きい。また、層間絶縁膜１８，２３の膜厚の均一性を高め、層間絶縁膜１８，２３のエッチングレートを安定させることにより、層間絶縁膜１８，２３をエッチングする際のオーバーエッチング量を低減することができる。これらによって、コンタクトホール２４，７４を形成する位置がずれた場合であっても、コンタクトホール２４，７４がゲート電極５６に到達したり、あるいは半導体基板１に到達することを防止できる。また、図示していないが、層間絶縁膜２３には、その上面から上部電極７２に達するコンタクトホールも形成されている。
【００８５】
次に、上述の図９，１０を参照して説明した工程を実行する。これにより、図２５に示す半導体装置が得られる。
【００８６】
以上の工程により、メモリ形成領域にメモリデバイスが形成され、ロジック形成領域にロジックデバイスが形成される。
【００８７】
上述のように、本実施の形態３に係る半導体装置の製造方法では、ストッパ膜１７を形成していないため、つまり、絶縁層１９及びコンタクトプラグ１６，６６の上に直接層間絶縁膜１８を形成しているため、開口部６９、あるいはコンタクトホール２４，７４を形成する際には、ストッパ膜をエッチングする工程を実行していない。本実施の形態３では、層間絶縁膜をエッチングした後にフォトレジストを除去する必要があるため、エッチング装置からアッシング装置への切り替えは必要であるが、開口部６９、あるいはコンタクトホール２４，７４を形成する場合に、アッシング装置からエッチング装置への切り替えは必要でない。そのため、このような場合にアッシング装置からエッチング装置への切り替えが必要な実施の形態１に係る製造方法よりも、開口部６９、あるいはコンタクトホール２４，７４を形成する際に必要な時間を短縮することができる。その結果、実施の形態１に係る製造方法よりも、半導体装置の製造時間を短縮することができる。
【００８８】
更に、実施の形態１，２に係る半導体装置の製造方法とは異なり、ストッパ膜１７を形成する工程が必要でないため、製造時間を更に短縮することができる。
【００８９】
【発明の効果】
この発明に係る半導体装置の製造方法によれば、各第１，２のコンタクトホールの側面に絶縁膜を形成し、その後に、第１のコンタクトホールを充填する第１のコンタクトプラグと、第２のコンタクトホールを充填する第２のコンタクトプラグとを形成している。そのため、第１のゲート電極と第１のコンタクトプラグとの間、あるいは第２のゲート電極と第２のコンタクトプラグとの間には、絶縁膜が設けられる。従って、この絶縁膜の厚みを、ゲート電極とコンタクトプラグとの間の絶縁性を確保できるだけの寸法に設定することによって、コンタクトホールとゲート電極との間の距離の設計値を決定する際に、ゲート電極とコンタクトプラグとの間の絶縁性を考慮する必要がない。そのため、コンタクトホールを、ゲート電極に対してセルフアライン構造で形成することができない場合であっても、コンタクトホールとゲート電極との間の距離の設計値を小さくすることができる。その結果、半導体装置の微細化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２４】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２５】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】従来の半導体装置の製造方法を工程順に示す断面図である。
【図２７】従来の半導体装置の製造方法を工程順に示す断面図である。
【図２８】従来の半導体装置の製造方法を工程順に示す断面図である。
【図２９】従来の半導体装置の製造方法を工程順に示す断面図である。
【図３０】従来の半導体装置の製造方法を工程順に示す断面図である。
【図３１】従来の半導体装置の製造方法を工程順に示す断面図である。
【図３２】従来の半導体装置の製造方法を工程順に示す断面図である。
【図３３】従来の半導体装置の製造方法を工程順に示す断面図である。
【図３４】従来の半導体装置の製造方法を工程順に示す断面図である。
【図３５】従来の半導体装置の製造方法を工程順に示す断面図である。
【図３６】従来の半導体装置の製造方法を工程順に示す断面図である。
【図３７】従来の半導体装置の製造方法を工程順に示す断面図である。
【図３８】従来の半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
１ 半導体基板、６，５６ ゲート電極、９，５９ ソース・ドレイン領域、１１，６１ ゲート構造、１５，２４，６５，７４ コンタクトホール、１６，２５，６６，７５ コンタクトプラグ、１７ ストッパ膜、１８，２３ 層間絶縁膜、１９ 絶縁層、３５ 絶縁膜、６９ 開口部、８１ 配線、８２ キャパシタ。
Claims (5)
- （ａ）メモリデバイスが形成される第１の領域と、ロジックデバイスが形成される第２の領域とを有する半導体基板であって、第１のゲート電極を含む第１のゲート構造が前記第１の領域における上面上に設けられ、更に、第２のゲート電極を含む第２のゲート構造が前記第２の領域における前記上面上に設けられた前記半導体基板を準備する工程と、
（ｂ）前記第１，２のゲート構造を覆って、前記半導体基板上に絶縁層を形成する工程と、
（ｃ）前記絶縁層をエッチングして、前記第１のゲート電極の側方に位置する第１のコンタクトホールと、前記第２のゲート電極の側方に位置する第２のコンタクトホールを、それぞれ前記第１，２の領域における前記絶縁層に形成する工程と、
（ｄ）各前記第１，２のコンタクトホールの側面に、絶縁膜を形成する工程と、
（ｅ）前記工程（ｄ）の後に、前記第１のコンタクトホールを充填する第１のコンタクトプラグと、前記第２のコンタクトホールを充填する第２のコンタクトプラグとを形成する工程と、
（ｆ）前記第１のコンタクトプラグと接触するキャパシタを形成する工程と
を備える、半導体装置の製造方法。 - （ｇ）前記工程（ｂ）と前記工程（ｃ）との間に、前記絶縁層上にストッパ膜を形成する工程を更に備え、
前記工程（ｃ）において、前記ストッパ膜をもエッチングして、前記絶縁層及び前記ストッパ膜に、前記第１，２のコンタクトホールを形成し、
（ｈ）前記工程（ｅ）と前記工程（ｆ）との間に、前記ストッパ膜及び前記第１，２のコンタクトプラグの上に、第１の層間絶縁膜を形成する工程と、
（ｉ）前記工程（ｆ）の前に、前記ストッパ膜及び前記第１のコンタクトプラグをエッチングストッパとして前記第１の層間絶縁膜をエッチングし、第１のコンタクトプラグを露出させる開口部を前記第１の層間絶縁膜に形成する工程と、
（ｊ）前記ストッパ膜及び前記第２のコンタクトプラグをエッチングストッパとして前記第１の層間絶縁膜をエッチングし、前記第２のコンタクトプラグに達する第３のコンタクトホールを前記第１の層間絶縁膜に形成する工程と
を更に備え、
前記工程（ｆ）において、前記キャパシタを前記開口部内に形成する、請求項１に記載の半導体装置の製造方法。 - 前記工程（ａ）において、互いに所定距離を成す第１，２のソース・ドレイン領域が前記第１の領域における前記上面内に設けられた前記半導体基板を準備し、
前記第１のゲート構造は、前記第１，２のソース・ドレイン領域の間の前記半導体基板上に設けられており、
前記工程（ｃ）において、
前記第１のコンタクトホールを前記第１のソース・ドレイン領域の上方に形成しつつ、前記絶縁層及び前記ストッパ膜をエッチングして、前記第１のゲート電極の側方であって、前記第２のソース・ドレイン領域の上方に位置する第４のコンタクトホールを、前記第１の領域における前記絶縁層及び前記ストッパ膜に更に形成し、
前記工程（ｄ）において、前記第４のコンタクトホールの側面にも前記絶縁膜を形成し、
前記工程（ｅ）において、
前記第１のコンタクトプラグを、前記第１のソース・ドレイン領域に電気的に接続させて形成しつつ、前記第４のコンタクトホールを充填し、前記第２のソース・ドレイン領域に電気的に接続される第３のコンタクトプラグを更に形成し、
前記工程（ｈ）において、前記第３のコンタクトプラグ上にも前記第１の層間絶縁膜を形成し、
前記工程（ｊ）は前記工程（ｆ）の後に実行され、
（ｋ）前記工程（ｆ）と前記工程（ｊ）との間に、前記キャパシタを覆って、前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程を更に備え、
前記工程（ｊ）において、
前記ストッパ膜及び前記第２，３のコンタクトプラグをエッチングストッパとして前記第１，２の層間絶縁膜をエッチングし、前記第３のコンタクトホールと、前記第３のコンタクトプラグに達する第５のコンタクトホールとを前記第１，２の層間絶縁膜に形成し、
（ｌ）前記工程（ｊ）の後に、前記第５のコンタクトホール内を充填する第４のコンタクトプラグを形成する工程と、
（ｍ）前記第４のコンタクトプラグと接触させて、前記第２の層間絶縁膜上にビット線を形成する工程と
を更に備える、請求項２に記載の半導体装置の製造方法。 - （ｇ）前記工程（ｅ）と前記工程（ｆ）との間に、前記絶縁層及び前記第１，２のコンタクトプラグの上に、第１の層間絶縁膜を形成する工程と、
（ｈ）前記工程（ｆ）の前に、前記第１の層間絶縁膜をエッチングして、第１のコンタクトプラグを露出させる開口部を前記第１の層間絶縁膜に形成する工程と、
（ｉ）前記第１の層間絶縁膜をエッチングして、前記第２のコンタクトプラグに達する第３のコンタクトホールを前記第１の層間絶縁膜に形成する工程と
を更に備え、
前記工程（ｆ）において、前記キャパシタを前記開口部内に形成する、請求項１に記載の半導体装置の製造方法。 - 前記工程（ａ）において、互いに所定距離を成す第１，２のソース・ドレイン領域が前記第１の領域における前記上面内に設けられた前記半導体基板を準備し、
前記第１のゲート構造は、前記第１，２のソース・ドレイン領域の間の前記半導体基板上に設けられており、
前記工程（ｃ）において、
前記第１のコンタクトホールを前記第１のソース・ドレイン領域の上方に形成しつつ、前記絶縁層をエッチングして、前記第１のゲート電極の側方であって、前記第２のソース・ドレイン領域の上方に位置する第４のコンタクトホールを、前記第１の領域における前記絶縁層に更に形成し、
前記工程（ｄ）において、前記第４のコンタクトホールの側面にも前記絶縁膜を形成し、
前記工程（ｅ）において、
前記第１のコンタクトプラグを、前記第１のソース・ドレイン領域に電気的に接続させて形成しつつ、前記第４のコンタクトホールを充填し、前記第２のソース・ドレイン領域に電気的に接続される第３のコンタクトプラグを更に形成し、
前記工程（ｇ）において、前記第１の層間絶縁膜を、前記第３のコンタクトプラグ上にも形成し、
前記工程（ｉ）は前記工程（ｆ）の後に実行され、
（ｊ）前記工程（ｆ）と前記工程（ｉ）との間に、前記キャパシタを覆って、前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程を更に備え、
前記工程（ｉ）において、前記第１，２の層間絶縁膜をエッチングして、前記第３のコンタクトホールと、前記第３のコンタクトプラグに達する第５のコンタクトホールとを前記第１，２の層間絶縁膜に形成し、
（ｋ）前記工程（ｉ）の後に、前記第５のコンタクトホール内を充填する第４のコンタクトプラグを形成する工程と、
（ｌ）前記第４のコンタクトプラグと接触させて、前記第２の層間絶縁膜上にビット線を形成する工程と
を更に備える、請求項４に記載の半導体装置の製造方法。
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Cited By (3)
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