JP2002359297A - 半導体素子のコンタクトプラグ形成方法 - Google Patents

半導体素子のコンタクトプラグ形成方法

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JP2002359297A JP2002134504A JP2002134504A JP2002359297A JP 2002359297 A JP2002359297 A JP 2002359297A JP 2002134504 A JP2002134504 A JP 2002134504A JP 2002134504 A JP2002134504 A JP 2002134504A JP 2002359297 A JP2002359297 A JP 2002359297A
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film
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Abstract

(57)【要約】 【課題】 半導体素子のコンタクトプラグ形成方法を提
供する。 【解決手段】 所定の下地層が形成されていてセル領域
及びコア領域が区分されている半導体基板上にビットラ
インを形成する。次に、ビットラインが形成された半導
体基板全面に層間絶縁膜を形成し、層間絶縁膜がビット
ラインの上部表面から所定深さだけリセスされるまで層
間絶縁膜を湿式エッチングする。次いで、半導体基板全
面にスペーサ形成のための絶縁膜を段差に沿って形成し
た後、コア領域の前記絶縁膜はそのまま残し、セル領域
の絶縁膜は異方性エッチングしてセル領域に絶縁膜によ
るスペーサを形成する。次に、スペーサ及び絶縁膜をマ
スクとして層間絶縁膜をエッチングしてコンタクトホー
ルを形成する。次いで、コンタクトホールが形成されて
いる半導体基板全面に導電膜を蒸着し、コンタクトホー
ル内に導電膜を埋め込む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係り、より一層詳細には半導体素子のコンタクトプ
ラグ形成方法に関する。
【０００２】
【従来の技術】最近、半導体製造技術が発達してメモリ
素子の応用分野が拡張されるにつれ、大容量のメモリ素
子開発が進展しているが、特に１つのメモリセルを１つ
のキャパシタと１つのトランジスタとから構成すること
により高集積化に有利なＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の目覚しい発
展がなされてきた。
【０００３】半導体素子の集積度が高まるにつれ、コン
タクトホールはますます小さくなる一方、層間絶縁膜は
厚くなる。従って、コンタクトホールのアスペクト比率
が高まることはもとより、写真工程時に整列余裕度が低
減して半導体素子の製造が困難になっている。これによ
り、コンタクトパッドを形成する技術が広く用いられて
いる。さらに、超高集積半導体素子を具現するのに適し
たコンタクトパッド形成技術として整列コンタクトパッ
ド形成技術が提案された。
【０００４】一方、半導体装置で利用されるキャパシタ
のキャパシタンス増加が要求されることにより、ビット
ライン上にキャパシタが形成される構造、すなわち、Ｃ
ＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔ ｌｉｎ
ｅ）構造が採用されている。しかし、半導体装置が高集
積化されるにつれて前記キャパシタの下部電極の下部に
形成され、前記下部電極とトランジスタのソースと接続
されるコンタクトのような埋没コンタクトを形成する
時、前記埋没コンタクトが前記キャパシタの下部に形成
されたビットラインと電気的に短絡が形成されうる。従
って、このような短絡の発生を防止するために、前記ビ
ットラインを絶縁させる層間絶縁層の絶縁マージンの確
保が要求されている。すなわち、前記コンタクトの縮小
化が要求されている。しかし、このようなコンタクトの
縮小化は写真エッチング工程の限界などにより制限され
ている。
【０００５】図１ないし図５は従来の半導体素子のコン
タクトプラグ形成方法を工程順序により示した断面図で
ある。
【０００６】図１を参照すれば、まず半導体基板１００
上にセル領域Ａ、コア領域Ｂを定義（画定）し、各領域
において活性領域を電気的に分離させるフィールド酸化
膜（図示せず）を形成する。前記フィールド酸化膜は一
般のＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎ ｏｆ
Ｓｉｌｉｃｏｎ）工程または浅いトレンチ素子分離工程
により形成されうる。
【０００７】次いで、セル領域Ａ及びコア領域Ｂにソー
ス（図示せず）、ドレーン（図示せず）及びゲート電極
（図示せず）よりなるトランジスタを形成する。前記ゲ
ート電極はゲート酸化膜、ゲート導電層及びキャッピン
グ絶縁膜よりなり、その側壁にはスペーサを形成する。
前記ソース及びドレーン領域はＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有する。
【０００８】次いで、前記トランジスタが形成されてい
る半導体基板１００の全面に第１層間絶縁膜１０２を蒸
着し、これを化学機械的研磨またはエッチバック工程を
利用して平坦化する。次に、前記ソースまたはドレーン
領域と電気的に接続するコンタクトパッド１０４を形成
するために第１層間絶縁膜１０２をパターニングする。
次いで、導電膜を蒸着して第１層間絶縁膜１０２内に導
電膜が十分に埋め込まれるようにした後、これを化学機
械的研磨して平坦化する。前記平坦化工程によりノード
分離がなされてソース領域及びドレーン領域上部にコン
タクトパッド１０４が形成される。
【０００９】次に、半導体基板１００の全面に第２層間
絶縁膜１０６を形成した後、化学機械的研磨またはエッ
チバック工程を利用して平坦化する。次いで、一般の写
真工程及びエッチング工程を利用して第２層間絶縁膜１
０６を貫通するコンタクトホールを形成した後、導電物
質で埋め込んでビットラインとドレーン領域とを電気的
に接続するためのコンタクトプラグ（図示せず）を形成
する。前記コンタクトプラグはドレーン領域上部のコン
タクトパッド１０４に接続される。
【００１０】次いで、第２層間絶縁膜１０６上にビット
ライン１１２を形成する。ビットライン１１２は前記コ
ンタクトプラグに接続される。ビットライン１１２は導
電層１０８及びキャッピング絶縁膜１１０が順次に積層
された構造を有する。前記キャッピング絶縁膜１１０は
シリコン窒化膜より形成する。
【００１１】次に、半導体基板１００上にシリコン窒化
膜を蒸着し、異方性エッチングしてビットラインの側壁
にスペーサ１１４を形成する。
【００１２】図２を参照すれば、ビットライン１１２が
形成されている半導体基板１００上に第３層間絶縁膜１
１６を蒸着する。半導体素子の集積度が高まるにつれて
ビットライン１１２間の幅は狭くなり、縦横比は大きく
なっている。このように縦横比が大きくなる場合、第３
層間絶縁膜１１６の蒸着時にビットライン１１２間のギ
ャップ入口部分にボイドが生じる問題が起きる。ビット
ライン１１２間のギャップ入口部分にボイドが発生すれ
ば、隣接する導電層間がショートして素子が正しく動作
できない。従って、これを解決するために湿式エッチン
グを利用してギャップ入口部分を十分に広くした後で、
第４層間絶縁膜１１８を蒸着している。図３はビットラ
イン１１２間のギャップ入口部分を湿式エッチングを利
用して十分に広くした後、第４層間絶縁膜１１８を蒸着
した様子をを示したものである。蒸着された第４層間絶
縁膜１１８は化学機械的研磨またはエッチバック工程を
利用して平坦化される。
【００１３】図４を参照すれば、キャパシタの下部電極
（図示せず）とソース領域とを電気的に接続するための
コンタクトホールを形成するために、写真エッチング工
程を利用してフォトレジストパターン１２０を形成す
る。次いで、フォトレジストパターン１２０をマスクと
して、第４層間絶縁膜１１８、第３層間絶縁膜１１６ａ
及び第２層間絶縁膜１０６を順次に乾燥式エッチングし
てコンタクトホール１２２を形成する。しかし、前記エ
ッチング過程においてキャッピング絶縁膜１１０及びス
ペーサ１１４もエッチングされ、従ってビットライン導
電層１０８が外部に露出される。ビットライン導電層１
０８が外部に露出されれば、コンタクトプラグ（図５の
１２４参照）と電気的にショートされて半導体素子が正
しく動作できない。前記層間絶縁膜１１８，１１６ａ，
１０６をエッチングする時にシリコン窒化膜に対してエ
ッチング選択比が大きいエッチングガスを使用して層間
絶縁膜１１８，１１６ａ，１０６だけを選択的にエッチ
ングするが、前記エッチング過程においてシリコン窒化
膜も所定割合でエッチングされる。従って、キャッピン
グ絶縁膜１１０とスペーサ１１４の上部とがエッチング
されてビットライン導電層１０８が外部に露出される
が、このような現象は形成せねばならないコンタクトホ
ール１２２が深ければ深いほど一層深刻になる。図４に
おいて点線で示した部分はコンタクトホール１２２形成
のための前記エッチング過程においてキャッピング絶縁
膜１１０及びスペーサ１１４が部分的にエッチングされ
なくなる部分を示したものである。
【００１４】図５を参照すれば、フォトレジストパター
ン１２０を除去する。次いで、半導体基板１００の全面
にコンタクトホール１２２が十分に埋め込まれるように
ドーピングされたポリシリコン膜を蒸着した後、化学機
械的研磨またはエッチバック工程を利用して平坦化す
る。前記平坦化によりノードが分離されたコンタクトプ
ラグ１２４が形成される。しかし、前述のように、ビッ
トライン導電層１０８ａが露出されている場合、前記導
電層１０８ａとコンタクトプラグ１２４とは接触されて
電気的にショートされうる。また、ノード分離のための
平坦化工程時にディッシング現象によりコア領域Ｂのビ
ットラインキャッピング絶縁膜１１０ａが全て消耗され
てビットライン導電層１０８ａが外部に現れる問題も引
き起こされる。図５において点線で示された部分は平坦
化工程においてコア領域Ｂのキャッピング絶縁膜１１０
ａ及びスペーサ１１４ａが消耗される部分を示す。
【００１５】
【発明が解決しようとする課題】本発明がなそうとする
技術的課題は、層間絶縁膜の蒸着により生じたボイドを
効果的に除去でき、寄生キャパシタンスを低減し、コン
タクトホール形成のための層間絶縁膜エッチング時にビ
ットライン導電層が外部に露出されたりコンタクトプラ
グ形成のための平坦化工程時にディッシング現象により
コア領域のビットライン導電層が外部に現れる問題を解
決できる半導体素子のコンタクトプラグ形成方法を提供
するところにある。
【００１６】
【課題を解決するための手段】前記技術的課題を達成す
るために本発明は、まず所定の下地層が形成されていて
セル領域及びコア領域が区分されている半導体基板上に
ビットラインを形成する。次に、ビットラインが形成さ
れた前記半導体基板全面に層間絶縁膜を形成し、前記層
間絶縁膜が前記ビットラインの上部表面から所定深さの
リセスが形成されるまで前記層間絶縁膜を湿式エッチン
グする。次いで、前記半導体基板全面にスペーサ形成の
ための絶縁膜を段差に沿って形成した後、コア領域の前
記絶縁膜はそのまま残し、セル領域の前記絶縁膜は異方
性エッチングしてセル領域に前記絶縁膜によるスペーサ
を形成する。次に、前記スペーサ及び前記絶縁膜をマス
クとして前記層間絶縁膜をエッチングしてコンタクトホ
ールを形成する。次いで、コンタクトホールが形成され
ている前記半導体基板全面に導電膜を蒸着し、前記コン
タクトホール内に前記導電膜を埋め込む。
【００１７】前記ビットライン形成段階は前記半導体基
板上に導電層を蒸着する段階と、前記導電層上にキャッ
ピング絶縁膜を蒸着する段階及び前記キャッピング絶縁
膜及び前記導電層を順次にエッチングする段階を含む。
【００１８】前記層間絶縁膜の湿式エッチング後、残っ
ている層間絶縁膜の高さは前記導電層よりは高く、前記
導電層及び前記キャッピング絶縁膜の全体よりは低い。
【００１９】前記キャッピング絶縁膜はシリコン窒化膜
でもよい。
【００２０】前記絶縁膜はシリコン窒化膜でもよい。
【００２１】前記スペーサを形成する段階は、前記絶縁
膜全面にフォトレジストを塗布した後、コア領域は前記
フォトレジストにより全面保護されるようにし、セル領
域はコンタクトホール形成のためのフォトレジストパタ
ーンを形成する段階と、前記フォトレジストパターンを
マスクとしてセル領域の前記絶縁膜を異方性エッチング
する段階と、前記スペーサ間の底部に残っている前記絶
縁膜をエッチングして残滓処理する段階、及びコア領域
の前記フォトレジスト及びセル領域の前記フォトレジス
トパターンを除去する段階を含む。
【００２２】前記コンタクトホールを前記導電膜で埋め
込む段階後に、導電膜が蒸着された前記半導体基板を化
学機械的研磨またはエッチバック工程を利用して平坦化
し、コンタクトプラグを形成する段階をさらに含むこと
ができる。前記平坦化はセル領域のビットライン間に形
成されている前記層間絶縁膜の上部が露出されるまで実
施することが望ましい。
【００２３】前記層間絶縁膜はＢＰＳＧ（Ｂｏｒｏｎ
Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）膜、ＰＳＧ（Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃ
ａｔｅＧｌａｓｓ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓ
ｓ）膜、ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌ Ｏｒｔｈｏ
Ｓｉｌｉｃａｔｅ）膜、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉ
ｌｉｃａｔｅ Ｇｌａｓｓ）膜またはＨＤＰ（Ｈｉｇｈ
Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）膜であることが望まし
い。
【００２４】また、前記技術的課題を達成するために本
発明は、まずセル領域とコア領域とが区分されている半
導体基板上に活性領域と非活性領域とを定義するフィー
ルド酸化膜を形成し、前記半導体基板にソース、ドレー
ン及びゲート電極よりなるトランジスタを形成する。次
に、トランジスタが形成されている前記半導体基板全面
に第１層間絶縁膜を形成し、前記第１層間絶縁膜をパタ
ーニングして半導体基板のソース及びドレーン領域上部
にコンタクトパッドを形成する。次いで、コンタクトパ
ッドが形成されている前記半導体基板全面に第２層間絶
縁膜を形成し、前記第２層間絶縁膜をパターニングして
ドレーン領域上部の前記コンタクトパッドと接続される
コンタクトプラグを形成する。次に、前記第２層間絶縁
膜上に前記コンタクトプラグと接続されるビットライン
を形成する。次いで、ビットラインが形成された前記半
導体基板全面に第３層間絶縁膜を形成し、前記第３層間
絶縁膜が前記ビットラインの上部表面から所定深さのリ
セスが形成されるまで前記第３層間絶縁膜を湿式エッチ
ングする。次に、前記半導体基板全面にスペーサ形成の
ための絶縁膜を段差に沿って形成した後、コア領域の前
記絶縁膜はそのまま残し、セル領域の前記絶縁膜は異方
性エッチングしてセル領域に前記絶縁膜によるスペーサ
を形成する。次いで、前記スペーサ及び前記絶縁膜をマ
スクとして前記第３層間絶縁膜及び前記第２層間絶縁膜
を前記コンタクトパッドが露出されるまでエッチングし
てコンタクトホールを形成する。次に、コンタクトホー
ルが形成されている前記半導体基板全面に導電膜を蒸着
し、前記コンタクトホール内に前記導電膜を埋め込む。
【００２５】
【発明の実施の形態】以下、添付された図面を参照して
本発明による望ましい実施形態を詳細に説明する。しか
し、以下の実施形態は当業者に本発明が十分に理解さる
べく提供されるものであり、さまざまな他の形態に変形
でき、本発明の範囲が後述される実施形態に限定される
ものではない。以下の説明において、ある層が他の層の
上に存在すると記述される時、それは他の層の真上に存
在することもあり、その間に第３の層が介在することも
ある。また、図面において各層の厚みや大きさは説明の
便宜及び明確性のために誇張された。図面上にて同一符
号は同じ要素を指す。
【００２６】図６ないし図１２は本発明の望ましい実施
形態による半導体素子のコンタクトプラグ形成方法を工
程順序により示した断面図である。
【００２７】図６を参照すれば、まず半導体基板２００
上にセル領域Ａ、コア領域Ｂを定義し、各領域において
活性領域を電気的に分離させるフィールド酸化膜（図示
せず）を形成する。前記フィールド酸化膜は一般のＬＯ
ＣＯＳ工程または浅いトレンチ素子分離工程により形成
される。
【００２８】次いで、セル領域Ａ及びコア領域Ｂにソー
ス（図示せず）、ドレーン（図示せず）及びゲート電極
（図示せず）よりなるトランジスタを形成する。すなわ
ち、半導体基板２００上にゲート酸化膜、ゲート導電層
用の物質及びキャッピング絶縁膜用の物質を順次に蒸着
した後、キャッピング絶縁膜用の物質、ゲート導電層用
の物質及びゲート酸化膜を順にエッチングしてキャッピ
ング絶縁膜、ゲート導電層及びゲート酸化膜よりなるゲ
ート電極を形成する。次いで、前記ゲート電極両側の活
性領域にＬＤＤ形成のための低濃度の不純物をイオン注
入する。次に、前記ゲート電極の側壁にスペーサを形成
した後、前記スペーサ両側の活性領域に高濃度の不純物
をイオン注入してＬＤＤ構造のソース及びドレーン領域
を形成する。
【００２９】次いで、前記トランジスタが形成されてい
る半導体基板２００全面に第１層間絶縁膜２０２を蒸着
し、これを化学機械的研磨またはエッチバック工程を利
用して平坦化する。第１層間絶縁膜２０２はＢＰＳＧ
膜、ＰＳＧ膜、ＳＯＧ膜、ＴＥＯＳ膜、ＵＳＧ膜または
ＨＤＰ膜より形成することが望ましい。
【００３０】次に、前記ソースまたはドレーン領域と電
気的に接続されるコンタクトパッド２０４を形成するた
めに第１層間絶縁膜２０２をパターニングする。次い
で、導電膜を蒸着して第１層間絶縁膜２０２内に導電膜
を十分に埋め込んだ後、これを化学機械的研磨して平坦
化する。前記平坦化工程によりノード分離がなされて前
記ソース及びドレーン領域と接続されるコンタクトパッ
ド２０４が形成される。
【００３１】次に、半導体基板２００全面に第２層間絶
縁膜２０６を形成した後、化学機械的研磨またはエッチ
バック工程を利用して平坦化する。第２層間絶縁膜２０
６はシリコン窒化膜に対してエッチング選択比が大きい
物質を使用して形成する。第２層間絶縁膜２０６はＢＰ
ＳＧ膜、ＰＳＧ、ＳＯＧ膜、ＴＥＯＳ膜、ＵＳＧ膜また
はＨＤＰ膜より形成することが望ましい。
【００３２】次いで、一般の写真工程及びエッチング工
程を利用して第２層間絶縁膜２０６を貫通するコンタク
トホール（図示せず）を形成した後、導電物質で埋め込
んでビットラインとドレーン領域とを電気的に接続する
ためのコンタクトプラグ（図示せず）を形成する。前記
コンタクトプラグはドレーン領域上部に形成されている
コンタクトパッド２０４と接続される。
【００３３】次いで、第２層間絶縁膜２０６上にビット
ライン２１２を形成する。すなわち、第２層間絶縁膜２
０６上に導電層及びキャッピング絶縁膜を順次に積層し
た後、前記キャッピング絶縁膜と導電層とをエッチング
してビットライン２１２を形成する。ビットライン２１
２は前記コンタクトプラグに接続される。ビットライン
２１２は導電層２０８及びキャッピング絶縁膜２１０が
順次に積層された構造を有する。導電層２０８はタング
ステン膜、タングステンシリサイド膜またはポリサイド
膜より形成することが望ましい。キャッピング絶縁膜２
１０はシリコン窒化膜より形成する。
【００３４】次いで、ビットライン２１２が形成されて
いる半導体基板２００全面に第３層間絶縁膜２１４を形
成した後、化学機械的研磨またはエッチバック工程を利
用して平坦化する。第３層間絶縁膜２１４はシリコン窒
化膜に対してエッチング選択比が大きく、シリコン窒化
膜に比べて誘電率が小さい物質を使用して形成する。第
３層間絶縁膜２１４はＢＰＳＧ膜、ＰＳＧ、ＳＯＧ膜、
ＴＥＯＳ膜、ＵＳＧ膜またはＨＤＰ膜より形成すること
が望ましい。
【００３５】図７を参照すれば、第３層間絶縁膜２１４
を湿式エッチングを利用して所定厚みだけエッチングす
る。前記エッチングは第３層間絶縁膜２１４がビットラ
インキャッピング絶縁膜２１０の上部表面から所定深さ
だけリセスされるまで実施し、エッチング後に残ってい
る第３層間絶縁膜２１４ａの高さはビットライン導電層
２０８よりは高く、ビットライン２１２の全体（導電層
２０８及びキャッピング絶縁膜２１０）よりは低くす
る。従って、第３層間絶縁膜２１４の蒸着時にビットラ
イン２１２間のギャップ入口部分にボイドが形成されて
いても、前記湿式エッチングにより第３層間絶縁膜２１
４内のボイドは除去されうる。
【００３６】図８を参照すれば、半導体基板２００全面
にスペーサ（図９の２１６ａ参照）形成のための絶縁膜
２１６を蒸着する。前記絶縁膜２１６は第３層間絶縁膜
２１４ａ及び第２層間絶縁膜２０６とのエッチング選択
比の大きい物質、例えばシリコン窒化膜より形成するこ
とが望ましい。
【００３７】図９を参照すれば、半導体基板２００全面
にフォトレジスト（図示せず）を塗布する。次に、セル
領域Ａに前記絶縁膜２１６によるスペーサ２１６ａを形
成するために露光及び現象工程を利用してフォトレジス
トパターン（図示せず）を形成する。この時、コア領域
Ｂは後続のスペーサ２１６ａ形成のためのエッチング時
に前記フォトレジストにより全面保護されるようにす
る。次いで、前記フォトレジストパターンをマスクとし
て前記絶縁膜２１６を異方性エッチングしてセル領域Ａ
にスペーサ２１６ａを形成する。次に、スペーサ２１６
ａ間の底部に残っている絶縁膜も第３層間絶縁膜２１４
ａが露出されるまでエッチングして残滓処理する。次い
で、コア領域Ｂのフォトレジスト及びセル領域Ａのフォ
トレジストパターンを除去する。本発明の実施形態の通
りスペーサ２１６ａを形成する場合、コンタクトホール
（図１０の２１８参照）を形成するためにエッチングせ
ねばならない層間絶縁膜２１４ａ，２０６の深さが従来
に比べてかなり浅くなる。また、従来にはコンタクトホ
ール形成のためのエッチング時にキャッピング絶縁膜と
スペーサの上部とが共にエッチングされてビットライン
導電層が外部に露出される問題が生じたが、本発明の場
合に絶縁膜２１６により十分の厚みのキャッピング絶縁
膜２１０がさらに確保される結果になるので、コンタク
トホール（図１０の２１８参照）形成のためのエッチン
グに対してもビットライン導電層２０８が現れない。
【００３８】図１０を参照すれば、スペーサ２１６ａ及
び絶縁膜２１６をマスクとして第３層間絶縁膜２１４ａ
及び第２層間絶縁膜２０６を乾燥式エッチングしてコン
タクトホール２１８を形成する。前記エッチングはコン
タクトパッド２０４が露出されるまで実施する。この
時、エッチングガスはシリコン窒化膜に対して層間絶縁
膜２１４ａ，２０６のエッチング選択比の大きいガスを
使用する。前述のように、本発明の場合、コンタクトホ
ール２１８を形成するためにエッチングせねばならない
層間絶縁膜２１４ａ，２０６の深さが従来に比べてかな
り浅くなり、またコンタクトホール２１８形成のための
エッチングに対するマスクとして十分の厚みのキャッピ
ング絶縁膜２１０がさらに確保される結果になるので、
従来のようにコンタクトホールがオープンされなかった
り、コンタクトホール形成のための層間絶縁膜エッチン
グ時にビットライン導電層が外部に露出される問題は生
じない。
【００３９】図１１を参照すれば、半導体基板２００全
面にコンタクトホール２１８が埋め込まれるように導電
膜を蒸着する。前記導電膜はドーピングされたポリシリ
コンまたは金属物質でもよい。
【００４０】図１２を参照すれば、導電膜が蒸着された
半導体基板２００全面をノード分離のために化学機械的
研磨またはエッチバック工程を利用して平坦化する。前
記平坦化によりノードが分離されたコンタクトプラグ２
２０が形成される。前記平坦化工程がなされた後には従
来のビットラインはシリコン窒化膜よりなるスペーサを
有する構造よりなるが、本発明のビットラインは酸化膜
（または第３層間絶縁膜２１４ｂ）よりなるスペーサを
有する構造よりなる。従って、ビットライン２１２とビ
ットライン２１２間またはビットライン導電層２０８と
コンタクトプラグ２２０間のキャパシタンスは減少す
る。すなわち、酸化膜２１４ｂの誘電率は前記シリコン
窒化膜の誘電率よりは小さいために、ビットライン導電
層２０８とコンタクトプラグ２２０間の寄生キャパシタ
ンスは減少する効果がある。また、従来にはノード分離
のための平坦化工程時にディッシング現象によりコア領
域のビットラインキャッピング絶縁膜が全て消耗されて
ビットライン導電層が外部に現れる問題があったが、本
発明の場合に前記平坦化工程によりビットライン導電層
が現れない程度にコア領域Ｂにスペーサ形成のための絶
縁膜とコンタクトホール埋め込みのための導電膜とが十
分に厚く形成されているのでかような現象は生じない。
【００４１】
【発明の効果】本発明による半導体素子のコンタクトプ
ラグ形成方法によれば、層間絶縁膜蒸着時にビットライ
ン間のギャップ入口部分にボイドが生成されていても、
層間絶縁膜の湿式エッチングによりそれを効果的に除去
でき、ビットラインとビットライン間またはビットライ
ン導電層とコンタクトプラグ間の寄生キャパシタンスも
減らせる。また、コンタクトホールを形成するためにエ
ッチングせねばならない層間絶縁膜の深さが従来に比べ
てかなり浅くなり、スペーサ形成のための絶縁膜により
キャッピング絶縁膜が結果的に十分に厚く確保される結
果になるために、従来のようにコンタクトホールがオー
プンされなかったりコンタクトホール形成のための層間
絶縁膜エッチング時にビットライン導電層が外部に露出
される問題は生じない。また、従来にはノード分離のた
めの平坦化工程時にディッシング現象によりコア領域の
ビットラインキャッピング絶縁膜が全て消耗されてコア
領域のビットライン導電層が外部に現れる問題があった
が、本発明の場合に平坦化工程以前にすでにコア領域に
スペーサ形成のための絶縁膜とコンタクトホール埋め込
みのための導電膜とが十分に厚く形成されているので、
平坦化工程時にビットライン導電層が外部に現れない。
【００４２】以上、本発明の望ましい実施形態を挙げて
詳細に説明したが、本発明は前記実施形態に限定される
のではなく、本発明の技術的思想の範囲内で当業者によ
りさまざまな変形が可能である。
【図面の簡単な説明】
【図１】 従来の半導体素子のコンタクトプラグ形成方
法を工程順序により示した断面図であって、第１の工程
を説明するための図である。
【図２】 図１の次の工程を説明するための図である。
【図３】 図２の次の工程を説明するための図である。
【図４】 図３の次の工程を説明するための図である。
【図５】 図４の次の工程を説明するための図である。
【図６】 本発明の望ましい実施形態による半導体素子
のコンタクトプラグ形成方法を工程順序により示した断
面図であって、第１の工程を説明するための図である。
【図７】 図６の次の工程を説明するための図である。
【図８】 図７の次の工程を説明するための図である。
【図９】 図８の次の工程を説明するための図である。
【図１０】 図９の次の工程を説明するための図であ
る。
【図１１】 図１０の次の工程を説明するための図であ
る。
【図１２】 図１１の次の工程を説明するための図であ
る。
【符号の説明】
２００ 半導体基板 ２０２ 第１層間絶縁膜 ２０４ コンタクトパッド ２０６ 第２層間絶縁膜 ２０８ 導電膜 ２１０ 絶縁膜 ２１２ ビットライン ２１４ 第３層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH04 HH19 HH28 JJ00 MM05 MM07 NN20 QQ09 QQ19 QQ31 QQ37 QQ48 RR04 RR06 RR09 RR14 RR15 SS04 TT08 VV16 XX24 XX31 5F083 AD10 AD21 AD48 AD49 JA35 JA39 JA53 JA56 KA05 MA06 MA17 MA20 PR07 PR39 PR40 PR43 PR44 PR45 PR53 PR54 PR55

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 所定の下地層が形成されていてセル領域
    及びコア領域が区分されている半導体基板上にビットラ
    インを形成する段階と、 ビットラインが形成された前記半導体基板全面に層間絶
    縁膜を形成する段階と、 前記層間絶縁膜が前記ビットラインの上部表面から所定
    深さのリセスが形成されるまで前記層間絶縁膜を湿式エ
    ッチングする段階と、 前記半導体基板全面にスペーサ形成のための絶縁膜を段
    差に沿って形成する段階と、 コア領域の前記絶縁膜はそのまま残し、セル領域の前記
    絶縁膜は異方性エッチングしてセル領域に前記絶縁膜に
    よるスペーサを形成する段階と、 前記スペーサ及び前記絶縁膜をマスクとして前記層間絶
    縁膜をエッチングしてコンタクトホールを形成する段階
    と、 コンタクトホールが形成されている前記半導体基板全面
    に導電膜を蒸着し、前記コンタクトホール内に前記導電
    膜を埋め込む段階とを含むことを特徴とする半導体素子
    のコンタクトプラグ形成方法。
  2. 【請求項２】 前記ビットライン形成段階は、 前記半導体基板上に導電層を蒸着する段階と、 前記導電層上にキャッピング絶縁膜を蒸着する段階と、 前記キャッピング絶縁膜及び前記導電層を順次にエッチ
    ングする段階とを含むことを特徴とする請求項１に記載
    の半導体素子のコンタクトプラグ形成方法。
  3. 【請求項３】 前記層間絶縁膜の湿式エッチング後、残
    っている層間絶縁膜の高さは前記導電層よりは高く、前
    記導電層及び前記キャッピング絶縁膜の全体よりは低い
    ことを特徴とする請求項２に記載の半導体素子のコンタ
    クトプラグ形成方法。
  4. 【請求項４】 前記キャッピング絶縁膜はシリコン窒化
    膜であることを特徴とする請求項２に記載の半導体素子
    のコンタクトプラグ形成方法。
  5. 【請求項５】 前記絶縁膜はシリコン窒化膜であること
    を特徴とする請求項１に記載の半導体素子のコンタクト
    プラグ形成方法。
  6. 【請求項６】 前記スペーサを形成する段階は、 前記絶縁膜全面にフォトレジストを塗布した後、コア領
    域は前記フォトレジストにより全面保護されるように
    し、セル領域はコンタクトホール形成のためのフォトレ
    ジストパターンを形成する段階と、 前記フォトレジストパターンをマスクとして前記絶縁膜
    を異方性エッチングする段階と、 前記スペーサ間の底部に残っている前記絶縁膜をエッチ
    ングして残滓処理する段階と、 コア領域の前記フォトレジスト及びセル領域の前記フォ
    トレジストパターンを除去する段階とを含むことを特徴
    とする請求項１に記載の半導体素子のコンタクトプラグ
    形成方法。
  7. 【請求項７】 前記コンタクトホールを前記導電膜で埋
    め込む段階後に、 導電膜が蒸着された前記半導体基板を化学機械的研磨ま
    たはエッチバック工程を利用して平坦化し、コンタクト
    プラグを形成する段階をさらに含むことを特徴とする請
    求項１に記載の半導体素子のコンタクトプラグ形成方
    法。
  8. 【請求項８】 前記平坦化は、セル領域のビットライン
    間に形成されている前記層間絶縁膜の上部が露出される
    まで実施することを特徴とする請求項７に記載の半導体
    素子のコンタクトプラグ形成方法。
  9. 【請求項９】 前記層間絶縁膜は、ＢＰＳＧ膜、ＰＳＧ
    膜、ＳＯＧ膜、ＴＥＯＳ膜、ＵＳＧ膜またはＨＤＰ膜で
    あることを特徴とする請求項１に記載の半導体素子のコ
    ンタクトプラグ形成方法。
  10. 【請求項１０】 セル領域とコア領域とが区分されてい
    る半導体基板上に活性領域と非活性領域とを定義するフ
    ィールド酸化膜を形成する段階と、 前記半導体基板にソース、ドレーン及びゲート電極より
    なるトランジスタを形成する段階と、 トランジスタが形成されている前記半導体基板全面に第
    １層間絶縁膜を形成する段階と、 前記第１層間絶縁膜をパターニングして半導体基板のソ
    ース及びドレーン領域上部にコンタクトパッドを形成す
    る段階と、 コンタクトパッドが形成されている前記半導体基板全面
    に第２層間絶縁膜を形成する段階と、 前記第２層間絶縁膜をパターニングしてドレーン領域上
    部の前記コンタクトパッドと接続されるコンタクトプラ
    グを形成する段階と、 前記第２層間絶縁膜上に前記コンタクトプラグと接続さ
    れるビットラインを形成する段階と、 ビットラインが形成された前記半導体基板全面に第３層
    間絶縁膜を形成する段階と、 前記第３層間絶縁膜が前記ビットラインの上部表面から
    所定深さだけリセスされるまで前記第３層間絶縁膜を湿
    式エッチングする段階と、 前記半導体基板全面にスペーサ形成のための絶縁膜を段
    差に沿って形成する段階と、 コア領域の前記絶縁膜はそのまま残し、セル領域の前記
    絶縁膜は異方性エッチングしてセル領域に前記絶縁膜に
    よるスペーサを形成する段階と、 前記スペーサ及び前記絶縁膜をマスクとして前記第３層
    間絶縁膜及び前記第２層間絶縁膜を前記コンタクトパッ
    ドが露出されるまでエッチングしてコンタクトホールを
    形成する段階と、 コンタクトホールが形成されている前記半導体基板全面
    に導電膜を蒸着し、前記コンタクトホール内に前記導電
    膜を埋め込む段階とを含むことを特徴とする半導体素子
    のコンタクトプラグ形成方法。
  11. 【請求項１１】 前記ビットライン形成段階は、 前記第２層間絶縁膜上に導電層を蒸着する段階と、 前記導電層上にキャッピング絶縁膜を蒸着する段階と、 前記キャッピング絶縁膜及び前記導電層を順次にエッチ
    ングする段階とを含むことを特徴とする請求項１０に記
    載の半導体素子のコンタクトプラグ形成方法。
  12. 【請求項１２】 前記第３層間絶縁膜の湿式エッチング
    後、残っている第３層間絶縁膜の高さは前記導電層より
    は高く、前記導電層及び前記キャッピング絶縁膜の全体
    よりは低いことを特徴とする請求項１１に記載の半導体
    素子のコンタクトプラグ形成方法。
  13. 【請求項１３】 前記キャッピング絶縁膜はシリコン窒
    化膜であることを特徴とする請求項１１に記載の半導体
    素子のコンタクトプラグ形成方法。
  14. 【請求項１４】 前記絶縁膜はシリコン窒化膜であるこ
    とを特徴とする請求項１０に記載の半導体素子のコンタ
    クトプラグ形成方法。
  15. 【請求項１５】 前記スペーサを形成する段階は、 前記絶縁膜全面にフォトレジストを塗布した後、コア領
    域は前記フォトレジストにより全面保護されるように
    し、セル領域はコンタクトホール形成のためのフォトレ
    ジストパターンを形成する段階と、 前記フォトレジストパターンをマスクとしてセル領域の
    前記絶縁膜を異方性エッチングする段階と、 前記スペーサ間の底部に残っている絶縁膜をエッチング
    して残滓処理する段階と、 コア領域の前記フォトレジスト及びセル領域の前記フォ
    トレジストパターンを除去する段階とを含むことを特徴
    とする請求項１０に記載の半導体素子のコンタクトプラ
    グ形成方法。
  16. 【請求項１６】 前記コンタクトホールを前記導電膜で
    埋め込む段階後に、 導電膜が蒸着された前記半導体基板を化学機械的研磨ま
    たはエッチバック工程を利用して平坦化し、コンタクト
    プラグを形成する段階をさらに含むことを特徴とする請
    求項１０に記載の半導体素子のコンタクトプラグ形成方
    法。
  17. 【請求項１７】 前記平坦化は、セル領域のビットライ
    ン間に形成されている前記第３層間絶縁膜の上部が露出
    されるまで実施することを特徴とする請求項１６に記載
    の半導体素子のコンタクトプラグ形成方法。
  18. 【請求項１８】 前記第３層間絶縁膜は、ＢＰＳＧ膜、
    ＰＳＧ膜、ＳＯＧ膜、ＴＥＯＳ膜、ＵＳＧ膜またはＨＤ
    Ｐ膜であることを特徴とする請求項１０に記載の半導体
    素子のコンタクトプラグ形成方法。
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