KR100755673B1 - 반도체 소자 제조 방법 및 이에 따라 제조된 반도체 소자 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 49
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 239000010410 layer Substances 0.000 claims abstract description 124
- 239000011229 interlayer Substances 0.000 claims abstract description 91
- 238000001039 wet etching Methods 0.000 claims abstract description 45
- 238000001312 dry etching Methods 0.000 claims abstract description 26
- 125000006850 spacer group Chemical group 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000004020 conductor Substances 0.000 claims abstract description 10
- 239000000463 material Substances 0.000 claims description 16
- 238000010030 laminating Methods 0.000 claims 2
- 238000003860 storage Methods 0.000 abstract description 38
- 238000004519 manufacturing process Methods 0.000 abstract description 9
- 239000003989 dielectric material Substances 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 9
- 238000005530 etching Methods 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
반도체 소자 제조 방법 및 이에 따라 제조된 반도체 소자가 제공된다. 반도체 소자 제조 방법은 반도체 기판 상의 제 1 층간 절연막 내에 일방향으로 연장된 게이트 라인과 게이트 라인 사이에 콘택 패드를 형성하고, 제 1 층간 절연막 상에 습식 식각율이 다른 절연막이 다층으로 적층된 제 2 층간 절연막을 형성하고, 제 2 층간 졀연막 상에 게이트 라인과 수직 방향으로 연장되고 콘택 패드와 선택적으로 연결되는 비트 라인을 형성하고, 제 2 층간 절연막을 건식 식각한 후 습식 식각하여 제 2 층간 절연막 내에 비트 라인 방향으로 확장된 하나 이상의 확장부를 갖는 확장 콘택홀을 형성하되, 제 2 층간 절연막의 일부를 잔류시키고, 확장 콘택홀의 내벽을 따라 컨포말하게 콘택 스페이서를 형성하고, 콘택 스페이서 내에 도전 물질을 충진시켜 콘택을 완성하는 것을 포함한다.
습식 식각율, 확장 콘택 홀, 콘택 스페이서
Description
도 1은 본 발명의 실시예들에 따른 반도체 소자의 레이아웃도이다.
도 2 내지 도 6은 각 실시예들에 따른 단면도로서, 도 1의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 7a 내지 도 13e는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 단계별로 나타낸 단면도들이며, 이 중, 도 9a 내지 도 12c는 반도체 소자의 확장부를 형성하는 방법들을 나타낸 단면도들이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 반도체 기판 102: 소자 분리막
104: 활성 영역 110: 제 1 층간 절연막
112: 게이트 라인 114: 비트 라인용 콘택 패드
116: 스토리지 노드용 콘택 패드 120: 제 2 층간 절연막
122: 제 1 산화막 124: 식각 정지막
126: 제 2 산화막 128: 비트 라인 콘택 플러그
130: 비트 라인 132: 비트 라인용 도전막
134: 비트 라인용 캡핑막 136: 비트 라인 스페이서
140: 제 3 층간 절연막
142a, 142b, 142c, 142d, 142e: 개구부
143: 확장부
144a, 144b, 144c, 144d, 144e: 확장 콘택 홀
150: 콘택 스페이서 160: 스토리지 노드 콘택
본 발명은 반도체 소자 제조 방법 및 이에 따라 제조된 반도체 소자에 관한 것으로서, 더욱 상세하게는 콘택 간의 브릿지 현상이 발생하는 것을 방지할 수 있는 반도체 소자 제조 방법 및 이에 따라 제조된 반도체 소자에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 소자와 소자 또는 층과 층을 연결시키기 위한 콘택 홀의 크기는 감소하는 반면, 층간 절연막의 두께는 증가하고 있다. 따라서, 콘택 홀의 어스펙트 비(aspect ratio)가 증가하여 사진 식각 공정시 콘택 홀의 정렬 마진(alignment margin)이 감소한다
이에 따라 스토리지 노드용 콘택인 매몰 콘택(BC: buried contact)의 사이즈 또한 감소하게 되어, 하부로 갈수록 폭이 점차 작아지거나 콘택 홀이 완전히 형성되지 않는 문제가 발생하였다. 따라서 매몰 콘택의 사이즈를 증가시키기 위해 콘택 홀 형성 후, 콘택 홀에 대해 습식 식각 공정을 수행하여 콘택 홀의 폭을 확장시켰다.
그러나, 반도체 메모리 소자의 집적도가 증가함에 따라 비트 라인의 사이즈 또한 작아져 확장된 매몰 콘택을 형성하기 위한 습식 식각 공정시 비트 라인 하부의 절연막이 제거되는 영역이 발생하게 된다. 이에 따라 매몰 콘택 형성을 위한 도전 물질 증착시 매몰 콘택 간의 브릿지가 발생하게 된다.
또한, 확장된 매몰 콘택을 형성하기 위한 습식 식각 공정시 비트 라인과 하부의 콘택 패드를 연결하는 콘택(DC)까지 손상되어, 콘택(DC)과 매몰 콘택 간에 브릿지가 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 콘택 간의 브릿지 현상이 발생하는 것을 방지할 수 있는 반도체 메모리 소자를 제공하는데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 이러한 반도체 메모리 소자 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 소자 제조 방법은 반도체 기판 상의 제 1 층간 절연막 내에 일방향으로 연장된 게이트 라인과 게이트 라인 사이에 콘택 패드를 형성하고, 제 1 층간 절연막 상에 습식 식각율이 다른 절연막이 다층으로 적층된 제 2 층간 절연막을 형성하고, 제 2 층간 졀연막 상에 게이트 라인과 수직 방향으로 연장되고 콘택 패드와 선택적으로 연결되는 비트 라인을 형성하고, 제 2 층간 절연막을 건식 식각한 후 습식 식각하여 제 2 층간 절연막 내에 비트 라인 방향으로 확장된 하나 이상의 확장부를 갖는 확장 콘택홀을 형성하되, 상기 제 2 층간 절연막의 일부를 잔류시키고, 확장 콘택홀의 내벽을 따라 컨포말하게 콘택 스페이서를 형성하고, 콘택 스페이서 내에 도전 물질을 충진시켜 콘택을 완성하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판 상의 제 1 층간 절연막 내에 위치하는 일방향으로 연장된 게이트 라인 및 게이트 라인 사이에 형성된 콘택 패드, 제 1 층간 절연막 상에 위치하며, 습식 식각율이 다른 절연막이 다층으로 적층된 제 2 층간 절연막, 제 2 층간 졀연막 상에 위치하며, 게이트 라인과 수직 방향으로 연장되고 콘택 패드와 선택적으로 연결된 비트 라인, 비트 라인 사이의 콘택 패드를 노출시키며 제 2 층간 절연막 내에서 비트 라인 방향으로 확장된 하나 이상의 확장부를 갖는 확장 콘택 홀, 확장 콘택 홀의 내벽을 따라 컨포말하게 형성된 콘택 스페이서 및 확장 콘택 홀 내에 도전 물질로 형성된 콘택을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구 현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다.
먼저, 도 1 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 반도체 소자에 대해 설명하면 다음과 같다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 레이아웃도이며, 도 2 내지 도 6은 각 실시예들에 따른 단면도로서, 도 1의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 1 및 도 2 내지 도 6에 도시된 바와 같이, 반도체 기판(100)은 소자 분리막(102)에 의해 필드 영역(102)과 활성 영역(104)으로 구분되어 있으며, 반도체 기판(100) 상에는 일방향으로 연장된 다수의 게이트 라인(112)이 위치하고 있다. 그리고 게이트 라인(112)들 양측의 활성 영역(104) 내에는 불순물 영역이 형성되어 있다. 여기서, 게이트 라인(112)은 게이트 절연막, 게이트용 도전막, 게이트 캡핑막 및 스페이서로 형성되어 있다.
이러한 게이트 라인(112)들 상에는 제 1 층간 절연막(110)이 위치하며, 게이트 라인(112)들 사이의 제 1 층간 절연막(110) 내에는 콘택 패드(114, 116)가 형성되어 있다. 콘택 패드(114, 116)는 고농도의 불순물이 도핑된 폴리 실리콘과 같은 도전 물질 또는 금속 물질로 형성되어 있다. 이에 따라, 반도체 기판(100) 내에 형성된 불순물 영역(미도시)과 비트 라인(13) 및 스토리지 노드(미도시)가 각각 전기적으로 연결된다. 즉, 콘택 패드(114, 116)는 비트 라인용 콘택 패드(114)와 스토리지 노드용 콘택 패드(116)로 구분할 수 있다.
그리고, 제 1 층간 절연막(110) 상에는 제 2 층간 절연막(120)이 위치하고 있으며, 제 2 층간 절연막(120) 내에는 비트 라인용 콘택 패드(114)와 전기적으로 연결되는 비트 라인 콘택 플러그(128)가 형성되어 있다. 여기서, 제 2 층간 절연막(120)은 습식 식각율이 다른 절연막이 다층으로 적층되어 있다.
즉, 제 2 층간 절연막(120)은 도 2 내지 도 4 에 도시된 바와 같이, 제 1 산화막(122), 식각 정지막(124) 및 제 2 산화막(126)의 적층 구조를 갖거나, 도 5 및 도 6에 도시된 바와 같이, 제 1 산화막(122) 및 제 2 산화막(126)으로 이루어진 적층 구조를 갖을 수 있다.
보다 상세히 설명하면, 다층의 절연막으로 이루어진 제 2 층간 절연막(120)은 접하는 절연막간의 습식 식각율이 다르게 형성되어 있다. 즉, 습식 식각율이 다른 한층을 사이에 두고 상하에 위치하는 절연막은 동일한 식각율을 갖을 수 있다. 다시 말해, 제 1 산화막(122), 식각 정지막(124) 및 제 2 산화막(126)은 각각 습식 식각율이 다른 물질로 형성되어 있다. 그리고, 제 1 산화막(122)/식각 정지막(124)/제 2 산화막(126)의 적층 구조를 갖는 경우, 제 1 산화막(122)과 제 2 산화막(126)은 습식 식각율이 동일한 물질로 형성될 수도 있다.
이와 같은, 제 1 산화막(122) 및 제 2 산화막(126)은 BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma) 등과 같이 실리콘 산화막 중 선택된 물질로 형성될 수 있다. 그리고 식각 정지막(124)은 실리콘 질화막(SiN) 또는 실리콘 산질화막(SiON)으로 형성될 수 있다.
본 발명의 일 실시예에서는 2층 및 3층으로 적층된 것으로 설명하였으나 식각율이 다른 절연막들을 조합하여 3층 이상으로도 형성할 수 있을 것이다.
이어서, 제 2 층간 절연막(120) 상에는 비트 라인 콘택 플러그(128)와 연결되고, 하부의 게이트 라인(112)과 수직 방향으로 연장된 다수의 비트 라인(130)이 형성되어 있다. 비트 라인(130)은 비트 라인용 도전막(132) 및 비트 라인 캡핑막(134)이 적층되어 있으며, 측벽에는 스페이서(136)가 위치한다. 여기서, 비트 라인용 도전막(132)은 장벽 금속막 및 금속막으로 형성될 수도 있다.
그리고 비트 라인(130) 상에는 제 3 층간 절연막(도 8a, 8b의 140 참조)이 위치하며, 제 2 및 제 3 층간 절연막(120, 140)에 걸쳐 하부의 스토리지 노드용 콘택 패드(116)를 노출시키는 확장 콘택 홀(144a, 114b, 144c, 144d, 144e 참조)이 형성되어 있다. 확장 콘택 홀(144a, 144b, 144c, 144d, 144e 참조)은 제 2 층간 절연막(120) 내에서 비트 라인(130) 방향으로 확장된 확장부(143)를 하나 이상 갖는다.
도 2 내지 도 6을 참조하여 확장부(143)에 대해 보다 상세히 설명하면 다음과 같다.
먼저, 도 2 내지 도 4에 도시된 바와 같이, 제 2 층간 절연막(120)이 제 1 산화막(122), 식각 정지막(124) 및 제 2 산화막(126)으로 이루어진 경우, 도 2에 도시된 바와 같이, 확장부(143)가 제 1 및 제 2 산화막(122, 126) 내에 각각 형성될 수 있다. 그리고, 도 3에 도시된 바와 같이 확장부(143)가 하부에 위치하는 제 1 산화막(122) 내에 형성되거나, 도 4에 도시된 바와 같이, 확장부(143)가 제 2 산화막(126) 내에 형성될 수도 있다. 도 4에 도시된 바와 같이, 확장부(143)가 제 2 산화막(126) 내에 형성된 경우에는, 제 1 산화막(122)에서 확장 콘택 홀(144a, 144b, 144c, 144d, 144e 참조)의 측벽 프로파일은 제 2 산화막(126)에서의 측벽 프로파일로부터 연장된다. 이에 따라 스토리지 노드용 콘택 패드(116)와의 접촉 면적을 확보할 수 있다.
그리고, 도 5 및 도 6에 도시된 바와 같이, 제 2 층간 절연막(120)이 제 1 산화막(122) 및 제 2 산화막(126)으로 이루어진 경우, 확장부(143)는 도 5에서와 같이 제 1 산화막(122) 내에 형성되거나, 도 6에서와 같이 제 2 산화막(126) 내에 형성될 수 있다.
이와 같은 확장 콘택 홀(144a, 144b, 144c, 144d, 144e 참조)의 내벽에는 도 2 내지 도 6에서와 같이 콘택 스페이서(150)가 형성되어 있다. 이에 따라 확장 콘택 홀(144a, 144b, 144c, 144d, 144e 참조)에 의해 비트 라인 콘택 플러그(128) 또는 비트 라인용 콘택 패드(114)가 노출되는 것을 방지할 수 있다. 그리고, 측벽에 콘택 스페이서(150)가 형성된 확장 콘택 홀(144a, 144b, 144c, 144d, 144e 참조) 내부에는 도전 물질로 이루어진 스토리지 노드 콘택(160)이 형성되어 있다. 이와 같이 확장 콘택 홀(144a, 144b, 144c, 144d, 144e 참조)에 형성된 스토리지 노드 콘택(160)은 스토리지 노드용 콘택 패드(116)와의 접촉 면적을 증가시킨다. 그리고 콘택 스페이서(150)에 의해 스토리지 노드 콘택(160)들 간의 브릿지 현상 또는 스토리지 노드 콘택(160)과 비트 라인 콘택 플러그(128) 간의 브릿지 현상을 방지할 수 있다.
이하, 도 7a 내지 도 13e을 참조하여 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 대해 상세히 설명한다.
도 7a 내지 도 13e는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 단계별로 나타낸 단면도들이며, 이 중, 도 9a 내지 도 12c는 반도체 소자의 확장부를 형성하는 방법들을 나타낸 단면도들이다.
먼저, 도 7a에 도시된 바와 같이, LOCOS(Local Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정을 수행하여 필드 영역(102)과 활성 영역(104)을 구분하는 소자 분리막(102)을 형성한다.
그리고, 활성 영역(104)이 정의된 반도체 기판(100) 상에 활성 영역(104)을 가로지르며 일 방향으로 연장된 다수의 게이트 라인(112)들을 형성한다. 게이트 라인(112)들은 반도체 기판(100) 상에 게이트 절연막(미도시), 게이트용 도전막(미도시) 및 게이트 캡핑막(미도시)을 적층한 다음 패터닝하고, 양측벽에 스페이서(미도시)를 형성함으로써 완성된다.
이 후, 게이트 라인(112)을 이온 주입 마스크로 이용하여 게이트 라인(112) 양측의 활성 영역(104)에 불순물을 주입함으로써 불순물 영역(미도시)을 형성한다. 이에 따라 통상의 트랜지스터가 완성된다.
이어서, 게이트 라인(112)들이 형성된 반도체 기판(100) 전면에 절연 물질을 증착하고, 화학 기계적 연마(CMP: Chemicl Mechanical Polishing) 또는 에치 백(etch back) 공정을 실시하여 상부를 평탄화시킴으로써 제 1 층간 절연막(110)을 형성한다.
다음으로, 제 1 층간 절연막(110)에 통상의 사진 식각(photolithography) 공정을 실시하여 반도체 기판(100) 내의 불순물 영역(미도시)을 노출시키는 콘택 홀을 형성한다. 여기서, 실리콘 산화물로 이루어진 제 1 층간 절연막(110)에 콘택 홀을 형성하는 경우, 게이트 라인(112)에 대하여 높은 식각 선택비를 갖는 식각 가스를 이용함으로써 콘택 홀들이 게이트 라인(112)에 대하여 자기 정렬(self-alignment)되면서 반도체 기판(100) 내의 불순물 영역(미도시)을 노출시킨다.
다음으로, 콘택 홀이 형성된 제 1 층간 절연막(110) 전면에 고농도의 불순물로 도핑된 폴리실리콘과 같은 도전 물질 또는 금속 물질을 증착하여 콘택 홀을 매립시키는 도전막을 형성한다. 이어서, 제 1 층간 절연막(110)의 상부가 노출될 때까지 도전막을 평탄화시킴으로써 제 1 층간 절연막(110) 내에 자기 정렬된 콘택 패드(114, 116)를 형성한다. 콘택 패드(114, 116)는 후속 공정에 의해 비트 라인용 콘택 패드(114) 및 스토리지 노드용 콘택 패드(116)로 구분될 수 있다.
이어서, 콘택 패드(114, 116)를 포함하는 제 1 층간 절연막(110) 상부에 절연 물질을 증착하고 평탄화하여 제 2 층간 절연막(120)을 형성한다. 보다 상세히 설명하면, 제 2 층간 절연막(120)은 습식 식각율이 다른 절연막을 다층으로 적층하여 형성한다. 그리고 다층의 절연막으로 이루어진 제 2 층간 절연막(120)은 접하는 절연막간의 습식 식각율이 다르게 형성한다. 즉, 습식 식각율이 다른 한층을 사이에 두고 상하에 위치하는 절연막은 동일한 식각율을 갖을 수 있다. 예를 들어, 도 7a에 도시된 바와 같이, 제 1 산화막(122), 식각 정지막(124) 및 제 2 산화막(126)을 적층하여 형성할 수 있으며, 이 때, 제 1 및 제 2 산화막(122, 126)은 동일한 습식 식각율을 갖는 물질로 형성될 수 있다. 그리고, 도 7b에 도시된 바와 같이, 제 1 산화막(122) 및 제 2 산화막(126)을 적층하여 형성할 수도 있다.
이 때, 제 2 층간 절연막(120)은 약 1,000 ~ 1,200Å의 두께로 형성하며, 제 1 산화막(122)/식각 정지막(124)/제 2 산화막(126)의 적층 구조를 갖는 경우 제 1 산화막(122)을 약 500Å 이하의 두께로 형성하고, 식각 정지막(124)은 약 300Å 이하의 두께로 형성한다.
그리고, 제 1 및 제 2 산화막(122, 126)은 BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma) 등과 같은 실리콘 산화막으로 이루어질 수 있다. 식각 정지막(124)은 실리콘 질화막(SiN) 또는 실리콘 산질화막(SiON) 등과 같은 질화막으로 이루어질 수 있다.
다음으로, 도 8a 및 도 8b에 도시된 바와 같이, 제 2 층간 절연막(120)에 통상의 사진 식각 공정을 실시하여 하부의 비트 라인용 콘택 패드(114)를 노출시키는 비트 라인용 콘택 홀을 형성한다. 그리고 나서, 도전 물질을 증착 및 평탄화하여 제 2 층간 절연막(120) 내에 비트 라인 콘택 플러그(128)를 형성한다. 이에 따라 비트 라인 콘택 플러그(128)가 반도체 기판(100)의 불순물 영역과 전기적으로 연결 된다.
비트 라인 콘택 플러그(128)를 형성한 다음에는, 제 2 층간 절연막(120) 상에 하부의 게이트 라인(112)들과 수직 방향으로 연장되며, 비트 라인 콘택 플러그(128)와 전기적으로 연결되는 다수의 비트 라인(130)들을 형성한다. 상세히 설명하면, 비트 라인(130)들은 제 2 층간 절연막(120) 상에 비트 라인용 도전막(132) 및 비트 라인용 캡핑막(134)을 적층하고 패터닝한 다음, 측벽에 스페이서(136)를 형성함으로써 완성된다. 이 때, 비트 라인용 도전막(132)은 장벽 금속막 및 금속막을 적층하여 형성할 수도 있다.
비트 라인(130)들을 형성한 다음에는 전면에 비트 라인(130)을 매립시키는 절연 물질을 증착하고 평탄화하여 제 3 층간 절연막(140)을 형성한다.
다음으로, 제 2 및 제 3 층간 절연막(120, 140)을 부분 건식 식각한 다음, 습식 식각하여 제 2 층간 절연막(120) 내에 하나 이상의 확장부(143)가 형성된 확장 콘택 홀(144a, 144b, 144c, 144d, 144e)을 형성한다. 이 때, 확장부(143)는 제 1 산화막(122) 및 제 2 산화막(126)에 형성될 수 있으며, 제 1 산화막(122) 또는 제 2 산화막(126) 내에 각각 형성될 수도 있다.
확장 콘택 홀(144a, 144b, 144c 144d, 144e)을 형성하는 방법에 대해 상세히 설명하면 다음과 같다.
먼저, 도 9a 내지 도 9c를 참조하여 확장 콘택 홀(144a, 144b)을 형성하는 방법을 설명한다. 즉, 도 9a에 도시된 바와 같이, 제 3 층간 절연막(140) 상에 하부의 스토리지 노드용 콘택 패드(116)를 노출시키기 위한 마스크(미도시)를 형성한 다. 그리고 나서 마스크(미도시)를 이용하여 제 2 및 제 3 층간 절연막(120, 140)을 선택적으로 건식 식각함으로써 하부의 스토리지 노드용 콘택 패드(116)를 노출시키는 개구부(142a)를 형성한다. 개구부(142a)를 형성하기 위한 건식 식각은 비트 라인(116)의 비트 라인용 캡핑막(134)을 마스크로 이용함으로써 비트 라인(130)에 대해 자기 정렬되도록 형성할 수 있다.
이 후, 스토리지 노드용 콘택 패드(116)를 노출시키는 개구부(142a)에 대해 습식 식각 공정을 수행한다. 이 때, 개구부(142a)에 의해 측벽이 노출되는 제 1 산화막(122) 및 제 2 산화막(126)이 동일한 습식 식각율을 갖는 물질로 형성된 경우, 습식 식각에 의해 비트 라인(130) 하부의 제 1 산화막(122)과 제 2 산화막(126)이 라운드진 측벽 프로파일을 갖으며 식각된다. 이와 같이, 제 1 및 제 2 산화막(122, 124) 내에 확장부(143)를 형성하기 위한 습식 식각시 식각 정지막(124)은 습식 식각 방지막(wet etch barrier) 역할을 하게 된다. 그러므로 확장부(143) 형성에 의해 비트 라인(130) 하부의 제 1 및 제 2 산화막(122, 126)이 국부적으로 제거되더라도 식각 정지막(124)은 잔류하게 된다. 이에 따라, 도 9b에 도시된 바와 같이, 제 1 산화막(122) 및 제 2 산화막(126) 각각에 비트 라인(130) 방향으로 확장된 확장부(143)를 갖는 확장 콘택 홀(144a)을 형성할 수 있다.
이와 달리, 제 1 산화막(122)의 습식 식각율이 제 2 산화막(126)의 습식 식각율보다 높은 물질로 형성할 경우, 개구부(142a)에 대한 습식 식각 공정시 제 1 산화막(122)이 등방성 식각되면서 제 1 산화막(122) 내에서 비트 라인(130) 방향으로 확장된다. 이에 따라 도 9c에 도시된 바와 같이, 제 1 산화막(122) 내에 확장 부(143)를 갖는 확장 콘택 홀(144b)을 형성할 수 있다.
확장 콘택 홀을 형성하는 다른 방법에 대해 도 10a 내지 도 10e를 참조하여 상세히 설명한다.
먼저, 도 10a에 도시된 바와 같이, 제 1 산화막(122) 표면이 노출될 때까지 제 3 층간 절연막(140) 및 제 2 층간 절연막(120)의 일부를 선택적으로 건식 식각하여 개구부(142b)를 형성한다. 건식 식각시 비트 라인용 캡핑막(134)을 마스크로 이용함으로써 비트 라인(130)에 대해 자기 정렬되도록 형성할 수 있다.
제 1 산화막(122)을 노출시키는 개구부(142b)를 형성하기 위한 건식 식각시 식각 정지막(124)에 의해 식각이 저지된다. 따라서 식각 정지막(124)을 제거하기 위해 과도 식각(over etch)될 수 있다.
제 1 산화막(122)을 노출시키는 개구부(142b)를 형성한 다음으로, 습식 식각 공정을 실시함으로써 제 1 및 제 2 산화막(122, 126)에 확장부(143)를 형성하거나, 제 1 또는 제 2 산화막(122, 126)에 확장부(143)를 형성할 수 있다.
즉, 제 1 산화막(122)과 제 2 산화막(126)이 동일한 습식 식각율을 갖는 경우, 제 1 및 2 산화막(122,126)이 비트 라인(130) 방향으로 등방성 식각되어 라운드진 측벽 프로파일을 갖는 확장부(143)가 형성된다. 그리고 제 1 산화막(122)은 습식 식각을 통해 하부의 스토리지 노도용 콘택 패드(116)를 노출시킴과 동시에 비트 라인(130) 방향으로도 확장되어 확장부(143)를 형성한다. 이와 같은 방법에 따라 도 10b에 도시된 바와 같이, 제 1 및 제 2 산화막(122, 126) 내에 각각 확장부(143)가 형성된 확장 콘택 홀(144b)을 형성할 수 있다. 이 때, 비트 라인(130) 하부의 식각 정지막(124)은 습식 식각되지 않고 잔류한다.
그리고, 제 1 산화막(122)의 습식 식각율이 제 2 산화막(126)의 습식 식각율보다 높을 경우, 제 1 산화막(122)을 노출시키는 개구부(142b)에 대해 습식 식각하면, 도 10c에 도시된 바와 같이 제 1 산화막(122)이 습식 식각되면서 하부의 스토리지 노드용 콘택 패드(116)를 노출시키며, 동시에 비트 라인(130) 방향으로도 식각되어 확장부(143)가 형성된다. 따라서 스토리지 노드용 콘택 패드(116)를 노출시키는 면적이 증가된 확장 콘택 홀(144b)을 형성할 수 있다.
또한, 제 2 층간 절연막(110)에서 제 2 산화막(126)을 제 1 산화막(122)보다 습식 식각율이 높은 물질로 형성할 때, 확장 콘택 홀(144c)을 형성하는 방법에 대해 설명하면 다음과 같다.
먼저, 도 10a에서와 같이 형성된 제 1 산화막(122)을 노출시키는 개구부(142b)에 대해 습식 식각 공정을 실시한다. 이 때, 제 2 산화막(126)의 습식 식각율이 높으므로 도 10d와 같이 제 2 산화막(126) 내에 비트 라인(130) 방향으로 확장된 확장부(143)가 형성된다. 그리고 제 2 산화막(126)을 습식 식각시 하부에 노출되어 있는 제 1 산화막(122)의 표면도 일부 등방성 식각될 수 있다.
그리고 나서, 도 10d에와 같이 하부가 확장된 개구부(142c)에 대해 별도의 마스크 없이 제 1 산화막(122)을 건식 식각하여 도 10e에 도시된 바와 같은 확장 콘택 홀(144c)을 형성한다. 이 때, 제 1 산화막(122) 표면 일부가 등방성 식각된 상태이므로 식각 정지막(124)에서의 확장 콘택 홀(144c)의 직경보다 제 1 산화막(122)에서의 직경이 크게 형성될 수 있다. 이와 같이 확장 콘택 홀(144c)을 형성 할 때, 제 2 산화막(126)에 확장부(143)를 형성하고, 습식 식각에 따른 측벽 프로파일과 연결되게 건식 식각한다. 따라서 스토리지 노드용 콘택 패드(116)를 노출시키는 면적을 증가시킴과 동시에 비트 라인 콘택 플러그(128) 하부가 확장 콘택 홀(144c)에 의해 노출되는 것을 방지할 수 있다.
다음으로, 도 11a 내지 도 11c 및 도 12a 내지 도 12c 제 1 산화막(122) 및 제 2 산화막(126)이 적층된 제 2 층간 절연막(120)에 확장 콘택 홀(144d, 144e)을 형성하는 방법에 대해 설명한다.
먼저, 제 1 산화막(122)의 습식 식각율이 높은 경우, 비트 라인(130)을 덮는 제 3 층간 절연막(140) 상에 하부의 스토리지 노드용 콘택 패드(116)를 노출시키기 위한 마스크(미도시)를 형성한다. 그리고 나서 마스크(미도시)를 이용하여 제 2 및 제 3 층간 절연막(120, 140)을 선택적으로 건식 식각함으로써 도 11a에 도시된 바와 같이, 하부의 스토리지 노드용 콘택 패드(116)를 노출시키는 개구부(142d)를 형성한다. 이 때, 도 11b에 도시된 바와 같이 하부의 제 1 산화막(122)을 노출시키는 개구부(142e)를 형성할 수도 있다. 개구부(142d, 142e)를 형성하기 위한 건식 식각은 비트 라인(116)의 비트 라인용 캡핑막(134)을 마스크로 이용함으로써 비트 라인(130)에 대해 자기 정렬되도록 형성할 수 있다.
이 후, 스토리지 노드용 콘택 패드(116)를 노출시키는 개구부(142d) 또는 제 1 산화막(122)을 노출시키는 개구부(142e)에 대해 습식 식각 공정을 실시한다. 이에 따라, 제 1 산화막(122)의 습식 식각율이 높으므로 제 1 산화막(122) 내에 확장부(143)가 형성된 확장 콘택 홀(144d)이 도 11c와 같이 형성될 수 있다. 여기서, 스토리지 노드용 콘택 패드(116)를 노출시키는 개구부(142d)에 대해 습식 식각 공정을 수행하는 경우, 제 1 산화막(122) 내에서 비트 라인 방향으로 확장되는 확장부(143)가 형성된다. 그리고 개구부(142e)가 제 1 산화막(122)을 노출시키고 있을 경우, 제 1 산화막(122)이 하부 및 측면으로 등방성 식각되어 하부의 스토리지 노드용 콘택 패드(116)를 노출시키면서 측면으로도 확장된다.
다음으로, 도 12a 내지 도 12c를 참조하여 확장 콘택 홀을 형성하는 방법에 대해 설명한다. 여기서, 제 2 층간 절연막의 제 1 산화막이 제 2 산화막의 습식 식각율보다 낮은 물질로 형성되어 있다.
먼저, 제 2 및 제 3 층간 절연막(120, 140)을 선택적으로 건식 식각함으로써 도 12a에 도시된 바와 같이, 하부의 제 1 산화막(122)을 노출시키는 개구부(142d)를 형성한다. 이 때, 개구부(142d)는 비트 라인(130)에 대해 자기 정렬되도록 형성할 수 있다. 여기서 건식 식각시 제 2 산화막(126)을 노출시키는 개구부(142d)를 형성할 수도 있다.
다음으로, 개구부(142d)에 대해 습식 식각 공정을 실시하여 도 12b에 도시된 바와 같이 제 2 산화막(126) 내에 확장부(143)가 형성된 확장 개구부(142f)를 형성한다.
이어서, 확장 개구부(142f)에 의해 노출된 제 1 산화막(122)을 건식 식각함으로써 도 12c에 도시된 바와 같이, 하부의 스토리지 노드용 콘택 패드(116)를 노출시키는 확장 콘택 홀(144e)을 형성할 수 있다. 여기서, 제 1 산화막(122)을 노출시키는 확장 개구부(142f)를 통해 제 1 산화막(122)을 건식 식각함으로써, 제 1 산 화막(122)을 노출시키던 개구부(142e)의 직경보다 제 1 산화막(122)에서 확장 콘택 홀(144e)의 직경이 증가된다. 즉, 제 2 산화막(126)에 확장부(143)를 형성하고 습식 식각에 따른 측벽 프로파일과 연결되게 제 1 산화막(122)을 건식 식각한다. 이에 따라, 스토리지 노드용 콘택 패드(116)를 노출시키는 면적을 증가시킴과 동시에 비트 라인 콘택 플러그(128) 하부가 확장 콘택 홀(144e)에 의해 노출되는 것을 방지할 수 있다.
이와 같이, 제 2 층간 절연막(120) 내에 하나 이상의 확장부(143)를 형성시, 습식 식각 공정에 이용되는 식각액으로는 암모니아(NH4OH), 과산화수소(H-2O2) 및 탈이온수의 혼합 용액 또는 불화수소산(HF) 용액 등을 이용할 수 있다. 그리고, 비트 라인(130) 방향으로 확장된 확장부(143)를 형성하기 위한 습식 식각 공정시, 비트 라인(130) 하부에 위치하는 제 1 및/또는 제 2 산화막(122, 126)이 국부적으로 잔류하지 않을 수도 있다.
이상, 다양한 방법으로 제 2 층간 절연막(120) 내에 하나 이상의 확장부(143)를 형성함으로써, 스토리지 노드용 콘택 패드(116)를 노출시키는 확장 콘택 홀(144a, 144b, 144c, 144d, 144e)의 하부 면적이 증가된다.
상기한 바와 같이 다향한 방법으로 형성된 확장 콘택 홀(144a, 144b, 144c, 144d, 144e)을 형성한 다음에는, 도 13a 내지 도 13e에 도시된 바와 같이, 확장 콘택 홀(144a, 144b, 144c, 144d, 144e)의 내벽에 콘택 스페이서(150)를 형성한다. 보다 상세히 설명하면, 확장 콘택 홀(144a, 144b, 144c, 144d, 144e)이 형성된 결 과물 전면에 컨포말하게 스페이서용 절연막을 형성한다. 스페이서용 절연막은 실리콘 질화막(SiN)을 약 100 ~ 300Å의 두께로 증착하여 형성할 수 있다. 이 후, 컨포말하게 증착된 스페이서용 절연막에 대해 에치 백(etch back) 공정을 실시하여 확장 콘택 홀(144a, 144b, 144c, 144d, 144e) 내벽에 콘택 스페이서(150)를 형성한다.
여기서, 비트 라인(130) 하부의 제 1 및 제 2 산화막(122, 126)이 국부적으로 제거되어 인접한 확장 콘택 홀(144a, 144b, 144c, 144d, 144e) 간에 연결되었더라도, 중간에 식각 정지막(124)이 남아 있으므로 스페이서용 절연막이 컨포말하게 증착되면서 확장 콘택 홀(144a, 144b, 144c, 144d, 144e)을 각각 분리시킬 수 있다.
그리고, 확장 콘택 홀(144a, 144b, 144c, 144d, 144e)의 확장부(143)에 의해 비트 라인 콘택 플러그(128)가 노출되었을 경우에도, 비트 라인 콘택 플러그(128)의 노출된 면을 따라 스페이서용 절연막이 컨포말하게 증착되므로, 이 후 확장 콘택 홀(144a, 144b, 144c, 144d, 144e) 내에 형성되는 스토리지 노드용 콘택(160)과 전기적으로 절연시킨다.
다음으로, 도 2 내지 도 6에 도시된 바와 같이, 확장 콘택 홀(144a, 144b, 144c, 144d, 144e) 내부를 도전 물질 또는 금속 물질로 충진시키고, 비트 라인용 캡핑막(134)이 노출될 때까지 평탄화시킴으로써 스토리지 노드용 콘택(160)을 완성한다.
이와 같이 형성된 스토리지 노드용 콘택(160)은 확장 콘택 홀(144a, 144b, 144c, 144d, 144e)의 내벽에 형성된 콘택 스페이서(150)에 의해 인접한 스토리지 노드 콘택(160) 간의 전기적 단락이 방지된다. 또한, 스토리지 노드 콘택(160)과 비트 라인 콘택 플러그(128) 간의 브릿지 현상을 방지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 반도체 소자 및 그 제조 방법에 따르면 하부의 스토리지 노드용 콘택 패드를 노출시키는 확장 콘택 홀 내에 스토리지 노드 콘택을 형성할 때 스토리지 노드 콘택 간의 브릿지 현상을 방지할 수 있다.
특히, 비트 라인 하부의 층간 절연막을 습식 식각율이 다른 절연막으로 적층하여 형성함으로써, 확장 콘택 홀 형성시 비트 라인 하부의 층간 절연막이 국부적으로 제거되더라도 하부에 콘택 스페이서를 형성함으로써 스토리지 노드용 콘택 간의 브릿지 현상을 방지할 수 있다.
또한, 건식 식각 및 습식 식각을 수행하여 확장 콘택 홀을 형성할 때 비트 라인 콘택 플러그의 노출을 최소화할 수 있다. 따라서 스토리지 노드 콘택과 비트 라인 콘택 플러그 간의 브릿지 현상을 방지할 수 있다.
Claims (19)
- 반도체 기판 상의 제 1 층간 절연막 내에 일방향으로 연장된 게이트 라인과 상기 게이트 라인 사이에 콘택 패드를 형성하고,상기 제 1 층간 절연막 상에 습식 식각율이 다른 절연막이 다층으로 적층된 제 2 층간 절연막을 형성하고,상기 제 2 층간 졀연막 상에 상기 게이트 라인과 수직 방향으로 연장되고 상기 콘택 패드와 선택적으로 연결되는 비트 라인을 형성하고,상기 제 2 층간 절연막을 건식 식각한 후 습식 식각하여 상기 제 2 층간 절연막 내에 비트 라인 방향으로 확장된 하나 이상의 확장부를 갖는 확장 콘택홀을 형성하되, 상기 제 2 층간 절연막의 일부를 잔류시키고,상기 확장 콘택홀의 내벽을 따라 컨포말하게 콘택 스페이서를 형성하고,상기 콘택 스페이서 내에 도전 물질을 충진시켜 콘택을 완성하는 것을 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제 2 층간 절연막은 제 1 산화막, 식각 정지막 및 제 2 산화막이 적층하여 형성하는 것을 포함하는 반도체 소자 제조 방법.
- 제 2 항에 있어서, 상기 확장 콘택홀을 형성하는 것은,상기 건식 식각시 상기 제 2 층간 절연막을 관통하여 상기 콘택 패드를 노출시키고,상기 제 1 산화막을 상기 제 2 산화막보다 습식 식각율이 높은 물질로 형성하여 상기 제 1 산화막 내에 상기 확장부를 형성하는 것을 포함하는 반도체 소자 제조 방법.
- 제 2 항에 있어서, 상기 확장 콘택홀을 형성하는 것은,상기 건식 식각시 상기 제 2 층간 절연막을 관통하여 상기 콘택 패드를 노출시키고,상기 제 1 산화막 및 상기 제 2 산화막은 습식 식각율이 동일한 물질로 형성하여 상기 제 1 및 제 2 산화막 내에 각각 상기 확장부를 형성하는 것을 포함하는 반도체 소자 제조 방법.
- 제 2 항에 있어서, 상기 확장 콘택홀을 형성하는 것은,상기 건식 식각시 상기 제2 산화막 및 상기 식각 정지막을 관통하여 상기 제 1 산화막을 노출시키고,상기 제 1 산화막을 상기 제 2 산화막보다 습식 식각율이 높은 물질로 형성하여 상기 제 1 산화막 내에 상기 확장부를 형성하는 것을 포함하는 반도체 소자 제조 방법.
- 제 2 항에 있어서, 상기 확장 콘택홀을 형성하는 것은,상기 건식 식각시 상기 제2 산화막 및 상기 식각 정지막을 관통하여 상기 제 1 산화막을 노출시키고,상기 제 1 산화막 및 상기 제 2 산화막을 습식 식각율이 동일한 물질로 형성하여 상기 제 1 및 제 2 산화막 내에 각각 상기 확장부를 형성하는 반도체 소자 제조 방법.
- 제 2 항에 있어서, 상기 확장 콘택홀을 형성하는 것은,상기 건식 식각시 상기 제2 산화막 및 상기 식각 정지막을 관통하여 상기 제 1 산화막을 노출시키고,상기 제 2 산화막을 상기 제 1 산화막보다 습식 식각율이 높은 물질로 형성하여 상기 제 2 산화막 내에 상기 확장부를 형성하는 것을 포함하는 반도체 소자 제조 방법.
- 제 7 항에 있어서,상기 확장부를 형성한 다음, 상기 확장부와 연결되도록 상기 제 1 산화막을 건식 식각하여 상기 확장 콘택 홀을 완성하는 것을 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제 2 층간 절연막은 제 1 산화막 및 제 2 산화막을 적층하여 형성하는 것을 포함하는 반도체 소자 제조 방법.
- 제 9 항에 있어서, 상기 확장 콘택홀을 형성하는 것은,상기 건식 식각시 상기 제 2 층간 절연막을 관통하여 상기 콘택 패드를 노출시키고,상기 제 1 산화막을 상기 제 2 산화막보다 습식 식각율이 높은 물질로 형성하여 상기 제 1 산화막 내에 상기 확장부를 형성하는 것을 포함하는 반도체 소자 제조 방법.
- 제 9 항에 있어서, 상기 확장 콘택홀을 형성하는 것은,상기 건식 식각시 상기 제 2 층간 절연막을 관통하여 상기 콘택 패드를 노출시키고,상기 제 2 산화막을 상기 제 1 산화막보다 습식 식각율이 높은 물질로 형성하여 상기 제 2 산화막 내에 상기 확장부를 형성하는 것을 포함하는 반도체 소자 제조 방법.
- 제 11 항에 있어서,상기 확장부를 형성한 다음, 상기 확장부와 연결되도록 상기 제 1 산화막을 건식 식각하여 상기 확장 콘택 홀을 완성하는 것을 포함하는 반도체 소자 제조 방 법.
- 제 9 항에 있어서, 상기 확장 콘택홀을 형성하는 것은,상기 건식 식각시 상기 제 2 산화막을 관통하여 상기 제 1 산화막을 노출시키고,상기 제 1 산화막을 상기 제 2 산화막보다 습식 식각율이 높은 물질로 형성하여 상기 제 1 산화막 내에 상기 확장부를 형성하는 것을 포함하는 반도체 소자 제조 방법.
- 제 9 항에 있어서, 상기 확장 콘택홀을 형성하는 것은,상기 건식 식각시 상기 제 2 산화막을 관통하여 상기 제 1 산화막을 노출시키고,상기 제 2 산화막을 상기 제 1 산화막보다 습식 식각율이 높은 물질로 형성하여 상기 제 2 산화막 내에 상기 확장부를 형성하는 것을 포함하는 반도체 소자 제조 방법.
- 제 14 항에 있어서,상기 확장부를 형성한 다음, 상기 확장부와 연결되도록 상기 제 1 산화막을 건식 식각하여 상기 확장 콘택 홀을 완성하는 것을 포함하는 반도체 소자 제조 방법.
- 반도체 기판 상의 제 1 층간 절연막 내에 위치하는 일방향으로 연장된 게이트 라인 및 상기 게이트 라인 사이에 형성된 콘택 패드;상기 제 1 층간 절연막 상에 위치하며, 습식 식각율이 다른 절연막이 다층으로 적층된 제 2 층간 절연막;상기 제 2 층간 졀연막 상에 위치하며, 상기 게이트 라인과 수직 방향으로 연장되고 상기 콘택 패드와 선택적으로 연결된 비트 라인;상기 비트 라인 사이의 상기 콘택 패드를 노출시키며, 상기 제 2 층간 절연막 내에서 상기 비트 라인 방향으로 확장된 하나 이상의 확장부를 갖는 확장 콘택 홀;상기 확장 콘택 홀의 내벽을 따라 컨포말하게 형성된 콘택 스페이서; 및상기 확장 콘택 홀 내에 도전 물질로 형성된 콘택을 포함하는 반도체 소자.
- 제 16 항에 있어서,상기 제 2 층간 절연막은 제 1 산화막, 식각 정지막 및 제 2 산화막을 적층된 반도체 소자.
- 제 16 항에 있어서,상기 제 2 층간 절연막은 제 1 산화막및 제 2 산화막이 적층된 반도체 소자.
- 제 17 항 또는 18 항에 있어서,상기 확장부는 상기 제 1 산화막, 제 2 산화막 또는 제1 및 제2 산화막 내에 형성된 반도체 소자.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060073913A KR100755673B1 (ko) | 2006-08-04 | 2006-08-04 | 반도체 소자 제조 방법 및 이에 따라 제조된 반도체 소자 |
| US11/712,504 US20080029899A1 (en) | 2006-08-04 | 2007-03-01 | Method of fabricating a semiconductor device and semiconductor device fabricated thereby |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060073913A KR100755673B1 (ko) | 2006-08-04 | 2006-08-04 | 반도체 소자 제조 방법 및 이에 따라 제조된 반도체 소자 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100755673B1 true KR100755673B1 (ko) | 2007-09-05 |
Family
ID=38736567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060073913A KR100755673B1 (ko) | 2006-08-04 | 2006-08-04 | 반도체 소자 제조 방법 및 이에 따라 제조된 반도체 소자 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20080029899A1 (ko) |
| KR (1) | KR100755673B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130034966A1 (en) * | 2011-08-04 | 2013-02-07 | Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") | Chemical dispersion method and device |
| KR102119829B1 (ko) * | 2013-09-27 | 2020-06-05 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
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2006
- 2006-08-04 KR KR1020060073913A patent/KR100755673B1/ko not_active IP Right Cessation
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- 2007-03-01 US US11/712,504 patent/US20080029899A1/en not_active Abandoned
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Also Published As
| Publication number | Publication date |
|---|---|
| US20080029899A1 (en) | 2008-02-07 |
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|---|---|---|---|
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