KR100846099B1 - 리세스 채널 트랜지스터를 포함하는 반도체 장치 제조 방법 - Google Patents

리세스 채널 트랜지스터를 포함하는 반도체 장치 제조 방법 Download PDF

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Abstract

리세스 채널 트랜지스터를 포함하는 반도체 장치 제조 방법에 있어서, 리세스 채널 트랜지스터가 형성된 기판을 마련한 후 기판의 소자 분리막 상에 리세스 채널 트랜지스터를 노출시키는 절연막 패턴을 형성한다. 상기 절연막 패턴의 제1 개구에 매몰된 제1 도전막 패턴을 형성한 후 상기 제1 도전막 패턴을 제2 개구에 의해 분리된 제1 도전성 패드로 형성한다. 상기 제1 도전성 패드의 측벽에 스페이서를 형성한 후 상기 스페이서가 형성된 제2 개구에 매몰된 제2 도전성 패드를 형성한다. 상기와 같은 방법은 다마신 방식에 의해 도전성 패드를 형성하므로 도전성 패드와 콘택 영역의 미스 얼라인을 최소화할 수 있다.

Description

리세스 채널 트랜지스터를 포함하는 반도체 장치 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE INCLUDING RECESSED CHANNEL TRANSISTOR}
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 평면도들이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도들이다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 리세스 채널 트랜지스터를 포함하는 반도체 장치 제조 방법을 설명하기 위한 평면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 기판 101 : 활성 영역
102 : 소자 분리막 104 : 게이트 산화막 패턴
106 : 게이트 전극 108 : 게이트 마스크
110 : 게이트 구조물 112 : 제1 콘택 영역
114 : 제2 콘택 영역 120 : 층간절연막 패턴
122 : 제1 도전막 패턴 124 : 제1 도전성 패드
128 : 스페이서 130 : 제2 도전성 패드
본 발명은 반도체 장치 제조 방법에 관한 것으로, 보다 상세하게는 리세스 채널 트랜지스터와 전기적으로 연결되는 콘택 패드를 포함하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 소자가 집적화되면서, DRAM 소자내의 단위 정보를 기억시키는 단위 셀은 폭이 100nm 내외가 되며 이를 실현시키기 위해 극한적인 패턴형성 기술과 관련된 제반 기술이 요구되고 있다. 그러므로 현재까지는 주어진 영역에서 효율적으로 기존 공정을 이용하려는 시도가 선행되어 진행되고 있으며, 그대표적인 사례는 자기 정렬 콘택 형성기술이다. 이는 나노 급의 단위 기억소자를 제조하는데 핵심기술이며 이를 이용하므로써 패턴형성에 커다란 공정상의 편의를 제공한다. 그러나, 이러한 자기 정렬 콘택 공정은 게이트 라인 프로파일(Profile) 및 게이트 라인 높이 등 게이트 라인의 구조에 따라 소자 특성을 저해하는 문제가 발생한다. 상기 자기 정렬 콘택 공정을 이용하는 반도체 장치 제조 방법에 대한 일 예는 대한민국 공개특허 제10-2003-0056321호에 개시되어 있다.
이하에서는, 종래의 반도체 장치 제조 방법에 의해 반도체 장치를 제조하는 방법에 대해 간략하게 설명한다.
액티브 영역 및 필드 영역이 한정되어 있는 기판 상에, 게이트 산화막 패턴, 게이트 전극 패턴 및 하드 마스크 패턴이 적층된 구조를 갖는 게이트 구조물을 형성한다. 상기 게이트 전극 구조물 및 기판 상에 식각 저지막을 형성하고, 상기 게이트 전극 구조물 측벽에 스페이서를 형성한다. 상기 게이트 전극 구조물이 형성된 기판에 불순물 이온을 주입하여 불순물 영역을 형성한다. 다음에 상기 게이트 전극을 매몰하는 층간 절연막을 형성한다. 상기 층간 절연막 상에 상기 게이트 전극 사이에 해당하는 부위를 선택적으로 오픈하는 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 이용하여 상기 층간 절연막을 제거한다. 이 때, 상기 층간 절연막만이 선택적으로 식각되도록, 상기 층간 절연막과 상기 게이트 전극 패턴을 감싸고 있는 하드 마스크 및 스페이서와의 선택비가 높은 식각 조건으로 상기 층간 절연막을 식각한다. 상기 공정에 의해, 자기 정렬 방식으로 상기 게이트 전극 사이의 기판 부위를 노출하는 콘택홀과 상기 콘택홀에 매몰된 콘택 패드를 형성할 수 있다. 그러나, 상기 자기 정렬 콘택 형성방법은 리세스 채널 트랜지스터가 적용되는 반도체 소자에는 적용하기 어렵다.
상기 리세스 채널 트랜지스터는 디자인 룰이 100nm이하로 고도로 집적된 반도체 장치에 채용되는 트랜지스터가 충분한 유효 채널 길이 및 양호한 정션 누설 전류 특성을 확보하기 위해 개발되었다. 상기 리세스 채널 트랜지스터에 포함된 게이트 전극은 통상적으로 기판을 식각하여 리세스를 형성한 이 후에 상기 리세스 내에 게이트 산화막 및 도전막을 채워 넣음으로서 형성된다. 따라서, 상기 게이트 전극의 상면은 기판의 표면보다 낮게 위치할 수 있다.
이에 따라, 리세스 채널 트랜지스터가 적용되는 반도체 소자의 콘택홀은 식각 마스크를 형성한 후 식각마스크에 노출된 층간절연막을 식각하여 형성하고 있다. 그러나 이러한 콘택홀 형성 방법은 콘택 패드와 콘택 영역의 오버랩 마진이 감 소되는 문제점을 초래한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 리세스 채널 트랜지스터가 형성된 기판의 콘택 영역과 오버랩 마진이 높은 콘택 패드를 포함하는 반도체 소자의 제조방법을 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은, 먼저, 소자 분리막에 의해 활성 영역이 정의되고, 리세스 게이트 구조물과 상기 리세스 게이트 구조물에 인접하는 제1 및 제2 콘택 영역을 포함하는 리세스 채널 트랜지스터가 형성된 기판을 마련한다. 상기 기판의 소자 분리막 상에 활성 영역의 리세스 채널 트랜지스터를 노출시키는 제1 개구를 갖는 절연막 패턴을 형성한다. 상기 절연막 패턴의 제1 개구에 매몰된 제1 도전막 패턴을 형성한다. 상기 제1 도전막 패턴 식각하여 상기 제1 콘택 영역을 노출시키는 제2 개구를 형성함으로써 상기 제2 개구에 의해 분리된 제1 도전성 패드를 형성한다. 상기 제2 개구에 노출된 제1 도전성 패드의 측벽에 스페이서를 형성한다. 상기 스페이서가 형성된 제2 개구에 매몰된 제2 도전성 패드를 형성한다. 상기 방법을 수행하면 상기 콘택 영역과 오버랩 마진이 높은 도전성 패드를 포함하는 반도체 소자가 형성될 수 있다.
상술한 바와 같은 본 발명에 따르면, 자기정렬 콘택 공정을 적용하지 않고 다마신 방법으로 콘택 영역과 얼라인 마진이 높이 높은 도전성 패드를 형성할 수 있다. 즉, 상기 도전성 패드가 상기 게이트 전극 양측의 콘택 영역과 접속하지 못하는 문제를 최소화할 수 있다.
이하, 본 발명에 따른 바람직한 일 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
리세스 채널 트랜지스터의 콘택 패드 제조
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 평면도들이고, 도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도들이다. 여기서, 도 2a 내지 도 2g는 도 1a 내지 도 1g를 I'-I"를 자른 단면도이다.
도 1a 및 도 2a를 참조하면, 실리콘과 같은 반도체 물질로 이루어지는 기판(100)을 마련한 후 상기 기판(100)의 상부에 통상적인 트렌치 소자 분리 공정을 수행한다. 그 결과 상기 기판에는 소자 분리막(102)이 형성된다. 상기 기판(100)에 형성된 소자 분리막(102)에 의해 상기 기판의 활성 영역(101)은 정의된다. 즉, 상기 활성 영역(101)은 도 1a의 평면도와 같이 소자 분리막 (102)에 의해 고립된다.
도 1b 및 도 2b를 참조하며, 상기 소자 분리막(102)이 형성된 기판(100)에 리세스된 채널을 갖는 리세스 채널 트랜지스터를 형성한다. 상기 리세스 채널 트랜지스터는 게이트 구조물(110)과, 제1 콘택 영역(112) 및 제2 콘택 영역(114)을 포함한다.
구체적으로, 상기 기판(100)을 열 산화시켜 패드 산화막(도시안됨)을 형성한다. 상기 패드 산화막은 후속 공정에 의해 형성되는 마스크막과 기판(100)간의 스 트레스를 완화시키기 위한 버퍼층으로 제공된다.
이어서, 상기 패드 산화막 상에 마스크막(도시안됨)을 형성한다. 상기 마스크막은 후속 공정을 통해 기판을 식각하기 위한 식각 마스크로 제공된다. 상기 마스크막은 실리콘 질화물 또는 실리콘 산질화물을 사용하여 형성할 수 있다. 또한, 마스크막은 화학 기상 증착(CVD) 공정 또는 플라즈마 증대 화학 기상 증착 공정(PE-CVD)을 수행하여 형성될 수 있다.
이어서, 상기 마스크막을 사진 및 식각 공정을 통해 패터닝함으로서, 게이트 전극용 리세스를 형성하기 위한 기판 부위를 선택적으로 노출하는 제1 식각 마스크(도시안됨)를 형성한다.
이어서, 상기 제1 식각 마스크를 사용하여 상기 기판 표면을 선택적으로 이방성 식각함으로서 리세스를 형성한다. 상기 리세스는 이방성 식각 공정을 통해 형성되므로 실질적으로 수직한 측벽 형상을 갖는다.
상기 기판(100)의 활성 영역(101)에 형성된 리세스에 연속적으로 게이트 산화막(도시안됨)을 형성한다. 상기 게이트 산화막은 열산화 공정을 통해 형성되는 실리콘 산화막인 것이 바람직하다.
이어서, 상기 게이트 산화막이 형성된 리세스를 매몰하는 게이트 전극용 도전막(도시안됨)을 형성한다. 상기 게이트 전극용 도전막(도시안됨)은 불순물이 도핑된 폴리실리콘 또는 금속을 증착하여 형성하는 것이 바람직하다.
이어서, 상기 기판(100)의 상부 표면이 노출되도록 상기 게이트 전극용 도전막 및 상기 게이트 산화막을 전면 식각한다. 이때, 상기 전면 식각은 게이트 전 극(106)이 상기 기판의 상면보다 낮은 상면을 가질 때 까지 수행한다.
이어서, 상기 게이트 전극(106)이 형성된 리세스를 완전히 매몰하는 게이트 마스크(108)을 형성한다. 상기 게이트 마스크(108)는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함하고, 상기 기판(100)의 상면과 실질적은 동일한 높의 상면을 갖는다. 상기 게이트 구조물(110)은 상기 전면 식각 공정 후 잔존하는 게이트 산화막 패턴(104) 및 게이트 전극(106) 및 게이트 마스크(108)을 포함한다.
이후, 상기 게이트 구조물(110)을 이온주입 마스크로 이용하여 기판(100)의 표면 아래로 불순물 이온을 주입한다. 그 결과 상기 기판의 활성 영역(101)에는 상기 게이트 구조물(110)에 인접하는 제1 콘택 영영(112)과 제2 콘택 영역(114)이 형성된다. 상기 제1 콘택 영역(112)과 상기 제2 콘택 영역(114)은 형성하고자하는 트랜지스터의 타입에 따라 3족 또는 5족의 불순물 이온이 주입될 수 있다. 일 예로서, 상기 제1 콘택 영역(112)은 비트라인 콘택 영역이고, 상기 제2 콘택 영역(114)은 커패시터 콘택 영역이다.
도 1c 및 도 2c를 참조하면, 상기 리세스 채널 트랜지스터가 형성된 기판(100)을 완전히 덮는 제1 층간 절연막(도시안됨)을 형성한다.
상기 제1 층간 절연막을 형성하기 위해 적용되는 절연물의 예로서는 BPSG(boro-phosphor silicate glass), PSG(phosphor silicate glass), USG(undoped silicate glass), SOG(spin on glass), PE-TEOS(plasma enhanced-tetraethylorthosilicate) 등과 같은 실리콘 산화물을 들 수 있다. 일 예로서, 상기 제1 층간 절연막은 화학적 기계적 연마 공정이 수행되어 평탄한 상면을 가질 수 있다.
이어서, 상기 제1 층간 절연막에 대하여 높은 식각 선택비를 갖는 물질로 이루어진 제1 마스크 패턴(도시안됨)을 상기 제1 층간 절연막 상에 형성한다. 일 예로서, 상기 제1 마스크 패턴은 포토레지스트, 실리콘 질화물 또는 실리콘 산질화물로 포함하고, 상기 소자 분리막(102)과 대응되는 위치에 형성된다.
이후, 상기 제1 마스크 패턴에 노출된 제1 층간 절연막을 식각하여 상기 기판의 활성 영역(101)을 노출시키는 제1 개구(118)를 형성한다. 그 결과 상기 제1 층간 절연막은 상기 활성 영역(101)의 리세스 채널 트랜지스터를 노출시키는 제1 개구(118)를 갖는 층간 절연막 패턴(120)으로 형성된다.
일 예로서, 상기 층간 절연막 패턴(120)은 탈 이온수, 불화암모늄 및 불산을 포함하는 LAL 식각 용액을 이용하여 상기 제1 층간 절연막을 습식 식각하는 공정을 수행함으로써 형성할 수 있다. 또한 다른 예로서, 상기 층간 절연막 패턴(120)은 무수 불화수소산(HF), 이소프로필 알콜(IPA) 및/또는 수증기가 혼합된 식각 가스를 이용하여 상기 제1 층간 절연막을 건식 식각함으로써 형성할 수 있다. 필요한 경우에는, 상기 층간 절연막 패턴(120)의 형성 전에 상기 제1 및 제2 콘택 영역에 금속 실리사이드막을 더 형성할 수 있다. 이후, 상기 제1 마스크 패턴은 증간 절연막 패턴(120)으로부터 제거된다.
도 1d 및 도 2d를 참조하면, 상기 층간 절연막 패턴(120)의 제1 개구(118)에 충분히 매몰된 제1 도전막 패턴(122)을 형성한다.
구체적으로, 상기 제1 도전막 패턴(122)을 형성하기 위해서는 먼저 상기 제1 개구(118)를 매몰하면서 상기 층간 절연막 패턴을 덮는 제1 도전막을 형성한다. 상기 제1 도전막은 불순물이 도핑된 폴리실리콘 또는 금속을 증착하여 형성할 수 있다. 이어서, 상기 제1 도전막을 상기 층간 절연막 패턴의 표면이 노출될 때까지 화학 기계적 연마한다. 그 결과 상기 제1 도전막은 상기 제1 개구(118)에 매몰된 제1 도전막 패턴(122)으로 형성된다. 상기 제1 도전막 패턴(122)은 상기 기판의 제1 콘택 영역(112)과 제2 콘택 영역(114)과 전기적으로 연결된다.
도 1e 및 도 2e를 참조하면, 상기 제1 도전막 패턴(122)을 식각하여 상기 제1 불순물 영역(112)을 노출시키면서 상기 제1 도전막 패턴을 분리시키는 제2 개구(126)를 형성한다.
일 예로서, 상기 제2 개구(126)는 상기 제1 불순물 영역(112)과 상기 기판(100)의 게이트 구조물(110) 상면의 일부를 동시에 노출시킬 수 있도록 형성된다. 여기서, 상기 제1 도전성 패드(124)는 제1 도전막 패턴(122)에 제2 개구(126)의 형성함음으로 인해 형성된다. 즉, 상기 제1 도전성 패드(124)들은 상기 제2 개구(126)에 의해 서로 이격(분리)된 구조를 갖는다. 상기 제1 도전성 패드(124)들은 상기 제2 콘택 영역(114)과 전기적으로 연결된다.
상기 제1 도전성 패드(124)를 형성하기 위해서는 상기 층간 절연막 패턴(120)과 제1 도전성 패턴(122) 상에 제2 개구(126)의 형성영역을 정의하는 제2 마스크 패턴을 형성한다. 이후, 상기 제2 마스크 패턴에 노출된 제1 도전막 패턴(122)을 상기 제1 콘택 영역(112)이 노출될 때까지 식각함으로서 형성할 수 있다. 상술한 방법으로 제1 도전성 패드(124)를 형성할 경우 상기 제1 도전성 패 드(124)는 제2 콘택 영역(114)과 미스 얼라인 되는 것을 최소화 할 수 있다.
도 1f 및 도 2f를 참조하면, 상기 제2 개구(126)에 노출된 제1 도전성 패드(124)의 측벽에 스페이서(128)를 형성한다. 일 예로서, 상기 제2 개구에 노출된 제1 도전성 패드(124)의 측벽 및 제2 개구(126)에 노출된 층간 절연막 패턴(120)의 측벽에 형성될 수 있다.
구체적으로, 상기 스페이서(128)를 형성하기 위해서는 먼저, 상기 제2 개구(126)가 형성된 결과물 상에 균일한 두께를 갖는 스페이서막(도시안됨)을 연속적으로 형성한다. 이때, 상기 스페이서막(도시안됨)은 약 100 내지 300Å의 두께를 갖는 것이 바람직하다. 상기 스페이서막은 실리콘 질화물, 실리콘 산질화물 또는 실리콘 산화물을 포함할 수 있다.
이후, 상기 스페이서막을 제1 콘택 영역(112)이 노출될 때까지 건식 전면 식각한다. 그 결과 제2 개구(126)에 존재하며, 사각 실린더 형상을 갖는 스페이서(128)가 형성된다. 상기 스페이서(128)는 상기 제1 도전성 패드(124)와 이후 형성되는 제2 도전성 패드(130)를 서로 절연시키는 역할을 한다.
도 1g 및 도 2g를 참조하면, 상기 스페이서(128)가 형성된 제2 개구(126)에 충분히 매몰된 제2 도전성 패드(130)를 형성한다. 상기 제2 도전성 패드(130)는 제1 콘택 영역(112)과 전기적으로 연결된다.
상기 제2 도전성 패드를 형성하기 위해서는 먼저 스페이서(128)가 형성된 제2 개구(126)를 매몰하는 동시에 상기 제2 도전성 패턴(124)을 덮는 제2 도전막(도시안됨)을 형성한다. 상기 제2 도전막은 불순물이 도핑된 폴리실리콘 또는 금속을 증착하여 형성할 수 있다.
이어서, 상기 제2 도전막을 상기 제1 도전성 패턴의 상면이 노출될 때까지 화학 기계적 연마한다. 그 결과 상기 제2 도전막은 상기 제2 개구(126)에 매몰된 제2 도전성 패턴(130)으로 형성된다. 상기 제2 도전성 패턴(130)은 제2 도전성 패드로 상기 제1 도전성 패드(124)와 전기적으로 절연되고, 상기 기판의 제1 콘택 영역(112)과 전기적으로 연결된다.
본 발명에 따른 상기 도전성 패드의 형성방법은 자기정렬 콘택 공정을 적용하지 않고도 콘택 영역과 얼라인 마진이 높이 높은 도성성 패드를 형성할 수 있다. 또한, 자기 정공 콘택이 수반되지 않으므로 공정의 단순화시킬 수 있다.
리세스 채널 트랜지스터를 포함하는 반도체 소자의 제조
도 3a 내지 도3h 은 본 발명의 일 실시예에 따른 리세스 채널 트랜지스터를 포함하는 커패시터의 제조 방법을 나타내는 단면도들이다.
도 3a를 참조하면, 상기 도 2g에서와 같이 상기 리세스 채널 트랜지스터의 제2 콘택 영역(114)과 전기적으로 연결된 제1 도전성 패드(124)와 제1 콘택 영역(112)과 전기적으로 연결된 제2 도전성 패드(130)형성된 기판을 마련한다. 상기 기판을 마련하는 단계는 상기 리세스 채널 트랜지스터의 콘택 패드의 제조방법에서 상세히 설명하였기에 생략한다.
이어서, 제1 도전성 패드(124)와 제2 도전성 패드(130)가 형성된 기판(100) 상에 제2 층간 절연막(132)을 형성한다. 제2 층간 절연막(132)은 후속하여 형성되 는 비트 라인과 제2 도전성 패드(130)를 전기적으로 절연시키는 역할을 한다.
이어서, 화학기계적 연마공정을 수행하여 제2 층간 절연막(132)의 상부를 평탄화 한다. 이어서, 상기 평탄화된 제2 층간 절연막(132) 상에 제1 포토레지스트 패턴(도시안됨)을 형성한 후, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간 절연막(132)을 부분적으로 식각함으로써, 상기 제2 층간 절연막(132)에 제2 도전성 패드(130)를 노출시키는 제1 콘택홀(도시안됨)을 형성한다. 제1 콘택홀은 후속하여 형성되는 비트 라인(134)과 제2 도전성 패드(130)를 서로 전기적으로 연결하기 위한 비트 라인 콘택홀에 해당한다.
이어서, 상기 제1 포토레지스트 패턴을 에싱 및/또는 스트립 공정을 이용하여 제거한 후, 제1 콘택홀을 채우면서 제2 층간 절연막(132) 상에 제3 도전막(도시 안됨)을 형성한다.
이어서, 상기 제3 도전막을 패터닝하여 상기 제2 도전성 패드(130)와 전기적으로 연결되는 비트 라인(134)을 형성한다. 비트 라인(134)은 대체로 금속/금속 화합물로 구성된 제1 층 및 금속으로 이루어진 제2 층으로 이루어진다. 예를 들면, 상기 제1 층은 티타늄/티타늄 질화물(Ti/TiN)로 이루어지며, 상기 제2 층은 텅스텐(W)으로 이루어진다.
도 3b를 참조하면, 상기 비트 라인(134)이 형성된 제2 층간 절연막(132)을 덮는 제3 층간 절연막(140)을 형성한다. 제3 층간 절연막(140)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 사용하여 형성할 수 있다.
이어서, 상기 제3 층간 절연막(140) 상에 제2 포토레지스트 패턴(도시 안됨) 을 형성한 후, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간절연막(140) 및 제2 층간 절연막을 부분적으로 식각함으로써, 제2 도전성 패드(222)들을 노출시키는 제2 콘택홀(도시 안됨)들을 형성한다. 여기서, 상기 제2 콘택홀들은 각기 커패시터의 콘택 플러그 형성되는 콘택홀에 해당된다.
이어서, 제2 콘택홀들을 매몰하면서 제3 층간 절연막(140) 상에 제4 도전막을 형성한 후, 화학기계적 연마공정을 수행하여 제2 콘택홀들에 존재하는 제3 도전성 패드(150)를 형성한다. 제3 도전성 패드(150)는 대체로 불순물로 도핑된 폴리실리콘으로 이루어지며, 제2 도전성 패드(124)와 후속하여 형성되는 하부 전극(도시 안됨)을 서로 연결시키는 역할을 한다.
도 3c를 참조하면, 제3 도전성 패드(150) 및 제3 층간 절연막(140) 상에 식각방지막(152)을 형성한다. 예를 들면, 상기 식각방지막(152)은 이후 상기 제3 개구(155)를 갖는 몰드막(160) 형성하기 위해 상기 몰드막을 선택적으로 식각하는 공정을 수행할 경우 상기 제3 도전성 패드(150)의 식각 손상을 방지하기 위해 형성된다. 상기 식각방지막(152)은 약 10 내지 200Å 정도의 두께로 형성되며 상기 몰드막에 대하여 식각율이 낮은 질화물이나 금속 산화물로 형성된다.
상기 식각 저지막(152) 상에 몰드막(160)을 형성한다. 상기 몰드막(160)은 실리콘 산화물로 형성할 수 있다. 구체적으로, 상기 몰드막(160)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성할 수 있다. 상기 몰드막(160)은 상기한 물질들을 2층 이상 적층하여 형성할 수도 있다. 또한, 상기 물질들 중에서 식각율이 다소 차이가 나는 물질들을 2층 이상 적층시켜 상기 몰드막(160)을 형성 함으로서, 후속 공정에서 형성되는 커패시터의 하부 전극의 측벽의 형상을 변경시킬 수 있다.
상기 몰드막(160)의 두께는 커패시터에 요구되는 커패시턴스에 따라 적절하게 조절 가능하다. 즉, 커패시터의 높이는 몰드막(160)의 두께에 의하여 주로 결정되므로, 요구되는 커패시턴스를 갖는 커패시터를 형성하기 위하여 몰드막(160)의 두께를 적절하게 조절할 수 있다.
이어서, 상기 몰드막(160) 및 식각저지막(152)을 부분적으로 식각함으로써, 상기 제3 도전성 패드(150)을 노출시키는 제3 개구(155)를 형성한다. 상기 제3 개구(155)를 형성할 시에, 제3 개구(155) 저면에 상기 식각저지막(152)이 조금도 남아있지 않도록 하기 위해서 상기 식각저지막(152)을 과도하게 식각한다. 때문에, 도시되지는 않았으나, 상기 식각 공정을 수행하고 나면 상기 제3 도전성 콘택(150) 상부면이 다소 식각될 수 있다.
도 3d을 참조하며, 상기 제3 개구(155) 측벽 및 저면과 상기 몰드막(160) 상부면에 하부 전극으로 제공되기 위한 하부전극용 도전막(162)을 연속적으로 형성한다. 상기 하부 전극용 도전막(162)은 하부의 제3 도전성 콘택(150)과 서로 다른 재질의 물질로서 이루어진다. 상기 하부 전극용 도전막(162)은 금속 또는 금속을 포함하는 물질로 이루어질 수 있다. 구체적으로, 상기 하부 전극용 도전막(162)은 티타늄, 티타늄 질화물 또는 상기 티타늄, 티타늄 질화물이 적층된 다층막으로 이루어질 수 있다. 일 예로, 상기 하부 전극용 도전막(162)은 티타늄/ 티타눔 질화막 구조를 가질 수 있다.
설명한 바와 같이, 상기 하부 전극용 도전막(162)을 폴리실리콘 물질을 사용하여 형성하지 않고 금속 또는 금속을 포함하는 물질로 형성하는 경우에는, 후속 공정에 의해 형성되는 하부 전극과 유전막의 계면에 공핍층이 형성되지 않기 때문에 커패시터의 커패시턴스를 증가시킬 수 있다.
상기 하부 전극용 도전막(162)은 높은 종횡비를 갖는 개구부의 내부 표면을 따라 형성되어야 하므로 스텝 커버러지 특성이 양호한 증착 방법에 의해 형성되어야 한다. 또한, 상기 하부 전극용 도전막(162)은 상기 개구부를 완전히 매립하지 않을 정도의 얇은 두께로 증착되어야 한다. 이를 만족시키기 위하여, 상기 하부 전극용 도전막(162)은 화학 기상 증착 방법, 싸이클릭 화학 기상 증착 방법 또는 원자층 적층 방법에 의해 형성할 수 있다.
도 3e을 참조하면, 상기 제3 개구에 매몰된 매몰하면서 하부 전극용 도전막이 형성된 제3 개구에 매몰된 버퍼막 패턴(166)을 형성한다.
구체적으로, 상기 제3 개구를 매몰하면서 하부전극용 도전막의 상면을 덮는 버퍼막을 형성한다. 상기 버퍼막은 포토레지스트, 실리콘 삼화물을 포함한다. 일 예로서, 상기 버퍼막은 스핀온글래스막이다. 이어서, 상기 몰드막 상에 위치하는 도전막이 노출될 때까지 상기 버퍼막을 전면 식각한다. 상기 전면 식각은 불화수소산을 포함하는 식각액을 이용하여 수행할 수 있다. 그 결과 상기 버퍼막은 상기 도전막이 형성된 개구 내에 존재하는 버퍼막 패턴(166)으로 형성된다.
도 3f을 참조하면, 상기 몰드막(260) 상에 존재하는 하부전극용 도전막(262)을 제거하여 하부 전극(172)을 형성한다.
구체적으로, 상기 버퍼막 패턴(166)을 식각마스크로 이용하여 하부전극용 도전막(162)을 상기 몰드막(260)의 표면이 노출될 때까지 식각한다. 그 결과, 상기 하부 전극용 도전막(162)은 상기 제3 개구(255)들의 측벽에 면접하고, 실린더 형상을 갖는 하부 전극(170)으로 형성된다. 상기 공정을 수행하고 나면, 상기 하부 전극(170)의 실린더 내부에는 버퍼막 패턴(166)이 남아있게 되고, 상기 하부 전극(270)의 외측벽은 몰드막(160)으로 둘러싸여 있게 된다
도 3g를 참조하면, 식각 용액을 이용한 습식 식각 공정을 수행하여 상기 몰드막(160)과 버퍼막 패턴(166)을 동시에 제거한다. 상기 몰드막(160)과 버퍼막 패턴은 모두 실리콘 산화물을 포함하기 때문에 물, 불화수소산, 불화수소암모늄을 포함하는 LAL 용액을 이용한 습식 식각 공정에 의해 동시에 제거될 수 있다. 특히, 상기 LAL 용액은 상기 하부 전극의 부식 방지 및 산화물의 재흡착을 방지할 수 있는 금속부식 방지제 및 계면 활성제를 더 포함할 수 있다.
도 3h를 참조하면, 상기 하부 전극(170) 상에 균일한 두께를 갖는 유전막(180)을 형성한다. 상기 유전막(180)은 고유전율을 갖는 금속 산화물을 증착시켜 형성할 수 있다. 상기 금속 산화물의 예로서는 알루미늄 산화물 및 하프늄 산화물을 들 수 있다.
다음에, 상기 유전막(180) 상에 상부 전극(190)을 형성한다. 상기 상부 전극(290)은 금속 또는 금속을 포함하는 물질로 형성될 수 있다. 또는, 상기 상부 전극(290)은 금속 또는 금속을 포함하는 물질을 증착한 이 후에 폴리실리콘을 적층한 다층막으로 형성될 수 있다. 상기 공정을 통해, 디램 장치가 완성된다.
상기와 같은 본 발명의 바람직한 일 실시예에 따르면, 자기정렬 콘택 공정을 적용하지 않고 다마신 방법으로 콘택 영역과 얼라인 마진이 높이 높은 제1 도전성 패드와 제2 도전성 패드를 형성할 수 있다. 즉, 상기 제1 도전성 패드와 제2 도전성 패드를가 상기 게이트 구주물에 인접한 콘택 영역들과 접속하지 못하는 문제를 최소화할 수 있다.
상기에서 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 소자 분리막에 의해 활성 영역이 정의되고, 리세스 게이트 구조물과 상기 리세스 게이트 구조물에 인접하는 제1 및 제2 콘택 영역을 포함하는 리세스 채널 트랜지스터가 형성된 기판을 마련하는 단계;
    상기 기판의 소자 분리막 상에 활성 영역의 리세스 채널 트랜지스터를 노출시키는 제1 개구를 갖는 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴의 제1 개구에 매몰된 제1 도전막 패턴을 형성하는 단계;
    상기 제1 도전막 패턴 식각하여 상기 제1 콘택 영역을 노출시키는 제2 개구를 형성함으로써 상기 제2 개구에 의해 분리된 제1 도전성 패드를 형성하는 단계;
    상기 제2 개구에 노출된 제1 도전성 패드의 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서가 형성된 제2 개구에 매몰된 제2 도전성 패드를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 절연막 패턴은 실리콘 산화물을 포함하고, 상기 소자 분리막에 의해 정의되는 기판의 활성 영역을 노출시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 게이트 구조물의 상면은 상기 기판의 상면과 동일한 높이를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 게이트 구조물은,
    상기 소자분리막이 형성된 기판에 리세스를 형성하는 단계;
    상기 리세스의 측벽과 저면에 게이트 산화막을 연속적으로 형성하는 단계;
    상기 게이트 산화막이 형성된 트렌치에 매몰된 도전막 패턴을 형성하는 단계;
    상기 리세스 내에 매몰된 도전막 패턴 및 상기 게이트 산화막을 전면 식각하여, 상기 리세스 내에 상기 게이트 산화막 패턴 및 상기 게이트 전극을 형성하는 단계; 및
    상기 리세스를 매몰하고, 상기 게이트 전극 상에 존재하는 게이트 마스크를 형성하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제4항에 있어서, 상기 게이트 마스크는 산화물(Oxide), 실리콘산질화물(SiON) 및 실리콘질화물(SiN)로 이루어지는 군에서 선택되는 어느 하나의 물질로 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제1항에 있어서, 상기 제1 도전막 패턴은
    상기 제1 개구를 갖는 절연막 패턴 상에 상기 제1 개구를 매몰하는 제1 도전막을 형성하는 단계; 및
    상기 제1 도전막을 상기 절연막 패턴의 표면이 노출될 때까지 전면 식각하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1항에 있어서, 상기 제1 도전성 패드는 상기 기판의 제2 콘택 영역과 전기적으로 연결되도록 형성하고, 상기 제2 도전성 패드는 상기 제1 콘택 영역과 전기적으로 연결되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법
  8. 제1항에 있어서, 상기 제1 도전성 패드는 불순물이 도핑된 폴리실리콘 폴리실리콘, 금속 또는 상기 폴리실리콘과 금속을 포함하고, 상기 제2 도전성 패드는 불순물이 도핑된 폴리실리콘, 금속 또는 상기 폴리실리콘과 금속을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제1항에 있어서, 상기 스페이서는
    상기 제2 개구가 형성된 결과물 상에 스페이서막을 균일한 두께로 형성하는 단계; 및
    상기 스페이서막을 상기 제1 콘택 영역이 노출되도록 전면 식각하는 단계를 순차적으로 수행하여 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제9항에 있어서, 상기 스페이서막은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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US12/785,544 US7936012B2 (en) 2007-01-30 2010-05-24 Recessed channel transistors that include pad structures

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101095828B1 (ko) 2009-06-29 2011-12-16 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US8604558B2 (en) 2010-03-10 2013-12-10 Samsung Electronics Co., Ltd. Semiconductor device having improved reliability

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8696724B2 (en) 2007-01-11 2014-04-15 Scion Neurostim, Llc. Devices for vestibular or cranial nerve stimulation
US8267983B2 (en) 2007-01-11 2012-09-18 Scion Neurostim, Llc. Medical devices incorporating thermoelectric transducer and controller
KR100846099B1 (ko) * 2007-01-30 2008-07-14 삼성전자주식회사 리세스 채널 트랜지스터를 포함하는 반도체 장치 제조 방법
KR101102715B1 (ko) * 2009-04-08 2012-01-05 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법
WO2011075573A1 (en) 2009-12-18 2011-06-23 Scion Neurostim, Llc Devices and methods for vestibular and/or cranial nerve stimulation
JP2011114049A (ja) * 2009-11-25 2011-06-09 Renesas Electronics Corp 半導体装置
CN102237311B (zh) * 2010-04-21 2015-06-17 中国科学院微电子研究所 半导体器件及其制作方法
WO2012083098A1 (en) 2010-12-16 2012-06-21 Scion Neurostim, Llc Apparatus and methods for producing brain activation via the vestibular system with time-varying waveforms
KR101933044B1 (ko) 2012-03-30 2018-12-28 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP2014225566A (ja) * 2013-05-16 2014-12-04 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
CN104347374A (zh) * 2013-07-30 2015-02-11 北大方正集团有限公司 半导体器件制造方法
CN107818980B (zh) 2016-09-12 2019-07-05 联华电子股份有限公司 有源区域结构以及其形成方法
CN109427786B (zh) 2017-08-21 2021-08-17 联华电子股份有限公司 半导体存储装置及其制作工艺
CN109509836B (zh) 2017-09-14 2022-11-01 联华电子股份有限公司 形成存储器电容的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001185729A (ja) 1999-12-22 2001-07-06 Takehide Shirato Ｍｉｓ電界効果トランジスタ及びその製造方法
US20020008324A1 (en) 2000-07-21 2002-01-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing same
JP2006135038A (ja) 2004-11-04 2006-05-25 Nec Electronics Corp 半導体装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0155831B1 (ko) 1995-06-20 1998-12-01 김광호 셀프얼라인을 이용한 듀얼패드셀 반도체장치 및 그것의 제조방법
KR20030056321A (ko) 2001-12-28 2003-07-04 주식회사 하이닉스반도체 반도체 소자의 자기정렬콘택 형성 방법
KR100533956B1 (ko) 2004-05-31 2005-12-06 삼성전자주식회사 반도체 장치 제조 방법
KR100620655B1 (ko) 2004-12-30 2006-09-13 주식회사 하이닉스반도체 반도체 소자의 리세스 게이트 형성 방법
KR100846099B1 (ko) * 2007-01-30 2008-07-14 삼성전자주식회사 리세스 채널 트랜지스터를 포함하는 반도체 장치 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001185729A (ja) 1999-12-22 2001-07-06 Takehide Shirato Ｍｉｓ電界効果トランジスタ及びその製造方法
US20020008324A1 (en) 2000-07-21 2002-01-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing same
JP2006135038A (ja) 2004-11-04 2006-05-25 Nec Electronics Corp 半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101095828B1 (ko) 2009-06-29 2011-12-16 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US8574988B2 (en) 2009-06-29 2013-11-05 Hynix Semiconductor Inc. Method for forming semiconductor device
US8604558B2 (en) 2010-03-10 2013-12-10 Samsung Electronics Co., Ltd. Semiconductor device having improved reliability

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US20080182399A1 (en) 2008-07-31

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