KR101933044B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR101933044B1
KR101933044B1 KR1020120032925A KR20120032925A KR101933044B1 KR 101933044 B1 KR101933044 B1 KR 101933044B1 KR 1020120032925 A KR1020120032925 A KR 1020120032925A KR 20120032925 A KR20120032925 A KR 20120032925A KR 101933044 B1 KR101933044 B1 KR 101933044B1
Authority
KR
South Korea
Prior art keywords
pattern
disposed
substrate
film
patterns
Prior art date
Application number
KR1020120032925A
Other languages
English (en)
Other versions
KR20130110732A (ko
Inventor
정진원
이원철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120032925A priority Critical patent/KR101933044B1/ko
Priority to US13/732,353 priority patent/US9379114B2/en
Priority to TW102102682A priority patent/TWI634643B/zh
Priority to DE102013102720A priority patent/DE102013102720A1/de
Priority to CN201310109329.7A priority patent/CN103367283B/zh
Publication of KR20130110732A publication Critical patent/KR20130110732A/ko
Application granted granted Critical
Publication of KR101933044B1 publication Critical patent/KR101933044B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Abstract

본 발명은 반도체 장치 및 이의 제조 방법을 제공한다. 이 장치에서는 워드라인들 사이에서 이웃하는 스토리지 노드 패드들이 분리막 패턴에 의해 서로 이격된다. 이로써, 마스크 오정렬에 따른 브릿지 문제를 해결할 수 있다. 이로써 신뢰성이 향상된 반도체 장치를 제공할 수 있다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 컨택 저항을 줄일 수 있으며 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 마스크 오정렬에 따른 컨택 패드 브릿지 문제를 해결할 수 있는 고집적화된 반도체 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 기판; 상기 기판에 배치되며 상기 기판의 상부면 보다 낮은 상부면을 가지는 소자분리막; 상기 기판 상에 배치되는 정보 저장 요소; 및 상기 정보 저장 요소와 전기적으로 연결되며 상기 기판의 상부면 및 양측면과 접하는 제 1 도전 패턴을 포함한다.
상기 제 1 도전 패턴의 모든 측면은 실리콘 질화막과 접할 수 있다.
상기 제 1 도전 패턴의 갯수는 두개 이상이며, 상기 반도체 장치는 이웃하는 상기 제 1 도전 패턴들 사이에 배치되는 분리막 패턴을 더 포함할 수 있다.
상기 분리막 패턴의 상부면과 상기 제 1 도전 패턴의 상부면은 공면을 이룰 수 있다.
상기 분리막 패턴의 하부면은 상기 기판의 상부면 보다 낮을 수 있다.
상기 반도체 장치는, 상기 제 1 도전 패턴에 인접한 캐핑막 패턴; 및 상기 캐핑막 패턴 아래에 배치되며 제 1 방향으로 연장되는 워드라인을 더 포함할 수 있다.
상기 워드라인은 상기 기판 내에 배치될 수 있다.
상기 캐핑막 패턴의 상부면과 상기 제 1 도전 패턴은 공면을 이룰 수 있다.
상기 분리막 패턴은 상기 제 1 방향과 교차하는 제 2 방향으로 길쭉한 바(bar) 형태를 가질 수 있다.
상기 분리막 패턴의 하부면은 상기 캐핑막 패턴의 하부면 보다 높을 수 있다.
상기 분리막 패턴은 상기 캐핑막 패턴의 상부면을 분리시킬 수 있다.
상기 반도체 장치는, 상기 제 1 도전 패턴의 일 측에 배치되는 제 2 도전 패턴; 및 상기 제 2 도전 패턴과 상기 제 1 도전 패턴 사이에 개재되는 스페이서를 더 포함할 수 있다.
상기 제 2 도전 패턴의 하부면은 상기 소자분리막의 상부면 보다 낮을 수 있다.
상기 반도체 장치는 상기 제 1 도전 패턴의 타측에 배치되는 분리막 패턴; 및 상기 제 2 도전 패턴 상에 배치되며 제 1 방향으로 연장되는 도전 라인을 더 포함할 수 있으며, 상기 도전 라인은 상기 분리막 패턴과 동일한 폭을 가지며 수직적으로 중첩될 수 있다.
상기 반도체 장치는, 상기 기판 내에 배치되며 상기 제 1 도전 패턴과 접하는 제 1 불순물 주입 영역; 및 상기 기판 내에 배치되며 상기 제 2 도전 패턴과 접하는 제 2 불순물 주입 영역을 포함할 수 있다. 상기 제 2 불순물 주입 영역의 깊이는 상기 제 1 불순물 주입 영역의 깊이보다 깊을 수 있다.
본 발명의 일 예에 따른 반도체 장치는, 기판; 상기 기판 상에 배치되는 제 1 도전 패턴; 및 상기 제 1 도전 패턴의 모든 측면을 둘러싸는 실리콘 질화막을 포함할 수 있다.
본 발명의 구체적 일 예에 따른 반도체 장치는, 기판 내에 게이트 절연막을 개재하여 배치되며 제 1 방향으로 연장되는 복수개의 워드라인들; 상기 워드라인들 상에 각각 배치되며 상기 기판의 상부면 보다 돌출된 캐핑막 패턴들; 상기 캐핑막 패턴들 사이에 배치되며 상기 기판과 접하는 스토리지 노드 패드들; 및 상기 캐핑막 패턴들 사이에서 상기 스토리지 노드 패드들 사이에 배치되는 분리막 패턴들을 포함한다.
상기 스토리지 노드 패드들, 상기 분리막 패턴들 및 상기 캐핑막 패턴들의 상부면들은 공면을 이룰 수 있다.
상기 반도체 장치는, 상기 기판에 배치되어 활성 영역을 정의하는 소자분리막을 더 포함할 수 있으며, 상기 분리막 패턴들은 상기 소자분리막과 접하며, 상기 소자분리막의 상부면은 상기 기판의 상부면 보다 낮으며 상기 분리막 패턴들의 하부면 보다 높을 수 있다.
상기 소자분리막에 의해 상기 기판의 측벽이 노출될 수 있으며, 상기 스토리지 노드 패드는 연장되어 상기 노출된 기판의 측벽과 상기 소자분리막의 상부면을 덮을 수 있다.
상기 반도체 장치는, 상기 워드라인들 사이의 상기 기판과 접하며 상기 분리막 패턴과 이격된 비트라인 노드 콘택을 더 포함할 수 있으며, 상기 비트라인 노드 콘택의 하부면은 상기 소자 분리막의 상부면 보다 낮을 수 있다.
상기 반도체 장치는, 상기 비트라인 노드 콘택과 상기 스토리지 노드 패드 사이에 개재된 절연스페이서를 더 포함할 수 있다.
상기 반도체 장치는, 상기 비트라인 노드 콘택 상에 배치되는 비트라인을 더 포함할 수 있다. 상기 비트라인은 상기 분리막 패턴들과 수직적으로 중첩될 수 있다.
상기 반도체 장치는, 상기 스토리지 노드 패드와 접하는 스토리지 노드 콘택; 및 상기 스토리지 노드 콘택과 전기적으로 연결되는 정보 저장 요소를 더 포함할 수 있다.
상기 기판은 셀 어레이 영역, 셀 가장자리 영역 및 주변회로 영역을 포함하며, 상기 반도체 장치는 상기 셀 가장자리 영역에서 서로 인접하게 배치되는 더미 비트라인 노드 콘택과 더미 분리막 패턴을 더 포함할 수 있다.
상기 더미 분리막 패턴은 'U'자 형태를 가질 수 있다.
하나의 상기 더미 분리막 패턴은 이웃하는 적어도 두개의 상기 비트라인들과 동시에 중첩될 수 있다.
상기 더미 분리막 패턴은 최외곽에 배치되는 더미 비트라인 노드 콘택 보다 더욱 외곽에 배치될 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 기판 상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 마스크로 이용하여 상기 기판에 제 1 방향으로 연장되는 복수개의 제 1 그루브들을 형성하는 단계; 상기 제 1 그루브들 안에 각각 워드라인을 형성하는 단계; 상기 워드라인 상에 상기 기판의 상부면 보다 돌출된 캐핑막 패턴을 형성하는 단계; 상기 마스크 패턴과 상기 캐핑막 패턴을 식각하여 상기 제 1 방향과 교차하는 제 2 방향으로 연장되며 상기 기판을 노출시키는 복수개의 제 2 그루브들을 형성하는 단계; 상기 제 2 그루브들을 채우는 분리막 패턴들을 형성하는 단계; 상기 마스크 패턴을 제거하여 상기 기판을 노출시키는 단계; 및 상기 분리막 패턴들 사이 그리고 상기 캐핑막 패턴들 사이에서 상기 기판과 접하는 제 1 도전 패턴을 형성하는 단계를 포함한다.
상기 제 1 도전 패턴을 형성하는 단계는, 상기 기판 상에 도전막을 형성하여, 상기 분리막 패턴들 사이 그리고 상기 캐핑막 패턴들 사이 공간을 채우는 단계; 및 평탄화 식각 공정을 진행하여 상기 분리막 패턴들 및 상기 캐핑막 패턴들 상부면을 노출시키는 단계를 포함할 수 있다.
상기 분리막 패턴을 형성하는 단계는, 상기 기판 상에 분리막을 형성하여 상기 제 2 그루브를 채우는 단계; 및 평탄화 식각 공정을 진행하여 상기 캐핑막 패턴 및 상기 마스크 패턴의 상부면들을 노출시키는 단계를 포함할 수 있다.
상기 방법은 상기 마스크 패턴을 형성하기 전에, 상기 기판에 소자분리막을 형성하여 활성 영역을 정의하는 단계를 더 포함할 수 있다. 이때, 상기 제 2 그루브를 형성하는 단계는, 상기 기판의 상부와 상기 소자분리막의 상부를 각각 제거하여 상기 기판과 상기 소자분리막 상에 각각 제 1 리세스 영역 및 제 2 리세스 영역을 형성하는 단계를 포함할 수 있다. 이때 상기 제 1 리세스 영역의 깊이는 상기 제 2 리세스 영역의 깊이보다 얕을 수 있다.
상기 분리막 패턴들은 상기 제 1 리세스 영역 안의 제 1 분리막 패턴과 상기 제 2 리세스 영역 안의 제 2 분리막 패턴을 포함할 수 있으며, 상기 제 1 분리막 패턴의 하부면은 상기 제 2 분리막 패턴의 하부면 보다 낮을 수 있다.
상기 방법은, 상기 제 1 도전 패턴을 형성한 후에, 상기 제 1 분리막 패턴과 이에 인접한 상기 제 1 도전 패턴의 일부를 제거하여 상기 기판을 노출시키는 홀을 형성하는 단계; 상기 홀의 측벽을 덮되 상기 기판을 노출시키는 제 1 스페이서를 형성하는 단계; 및 상기 홀을 채우는 제 2 도전 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 홀의 하부면은 상기 제 1 분리막 패턴의 하부면 보다 낮을 수 있다.
상기 마스크 패턴을 제거하는 단계는 상기 소자분리막의 상부를 일부 제거하는 단계를 포함할 수 있다. 상기 마스크 패턴을 제거한 후의 상기 소자분리막의 상부면은 상기 제 1 분리막 패턴의 하부면 보다 높을 수 있다.
상기 기판은 셀 가장자리 영역을 포함하며, 상기 셀 가장자리 영역에서 이웃하는 적어도 두개의 상기 제 2 그루브들은 서로 연결되도록 형성될 수 있다.
본 발명에 따른 반도체 장치는 워드라인들 사이에서 이웃하는 스토리지 노드 패드들이 분리막 패턴에 의해 서로 이격된다. 이로써, 상기 스토리지 노드 패드들이 기판의 활성 영역과 접하는 면적이 넓어져 스토리지 노드 패드와 기판 사이의 컨택(contact) 저항을 줄일 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은 상기 분리막 패턴에 의해 상기 스토리지 노드 패드들이 자기 정렬방식으로 형성되어 마스크 오정렬에 따른 브릿지 문제를 해결할 수 있다. 이로써 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
또한, 본 발명에 따른 분리막 패턴은 더블 패터닝 기술(Double patterning tech.)을 이용하여 형성되므로, EUV광원이 아닌 ArF 및/또는 KrF 광원을 이용한 포토리소그라피로 구현될 수 있어, 제조 단가를 낮출 수 있다.
도 1a는 본 발명의 일 예에 따른 반도체 장치의 레이아웃이다.
도 1b는 본 발명의 일 예에 따라 도 1a를 A-A'선, B-B'선 및 C-C'선으로 자른 단면도를 나타낸다.
도 1c는 본 발명의 다른 예에 따라 도 1a를 A-A'선, B-B'선 및 C-C'선으로 자른 단면도를 나타낸다.
도 2a, 3a, 4a, 5a 및 6a는 도 1a의 반도체 장치를 형성하는 과정을 순차적으로 나타내는 평면도들이다.
도 2b, 3b, 3c, 3d, 3e, 4b, 4c, 5b, 5c, 5d, 5e, 6b, 6c, 6d, 6e, 6f, 6g, 및 6h는 반도체 장치를 형성하는 과정을 순차적으로 나타내는 공정 단면도들로서, 도 1b의 단면도에 대응된다.
도 5f는 도 5e의 A-A' 단면을 제 1 캐핑막 패턴의 상부면과 같은 높이의 선으로 잘랐을 때의 사시도이다.
도 7은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 8은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a는 본 발명의 일 예에 따른 반도체 장치의 레이아웃이다. 도 1b는 본 발명의 일 예에 따라 도 1a를 A-A'선, B-B'선 및 C-C'선으로 자른 단면도를 나타낸다.
도 1a 및 1b를 참조하면, 셀 어레이 영역(CAR)과 주변 회로 영역(PCR)을 포함하는 기판(1)이 준비된다. 상기 셀 어레이 영역(CAR)은 더미 패턴들이 배치되는 셀 가장자리 영역(ER)을 포함한다. 상기 기판(1)에는 활성 영역(AR)을 정의하는 소자분리막(3)이 배치된다. 상기 셀 어레이 영역(CAR)에서 상기 활성 영역(AR)은 평면적으로 제 1 방향(D1)으로 길쭉한 바(Bar) 형태를 가질 수 있으며, 복수개로 서로 평행하게 배치될 수 있다. 상기 기판(1) 내에는 상기 활성 영역(AR)과 상기 소자분리막(3)을 가로질러 제 2 방향(D2)으로 연장되는 복수개의 워드라인들(WL)이 배치된다. 상기 워드라인들(WL)은 폴리실리콘, 금속 실리사이드 및 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다. 상기 제 2 방향(D2)은 상기 제 1 방향(D1)과 교차한다. 상기 워드라인들(WL)은 그루브(6) 내에 배치된다. 상기 워드라인들(WL)의 상부면은 상기 기판(1)의 상부면 보다 낮게 배치될 수 있다. 상기 워드라인들(WL)은 셀 게이트 패턴으로도 명명될 수 있다. 상기 워드라인들(WL)과 상기 기판(1) 사이에는 게이트 절연막(7)이 개재된다. 상기 워드라인(WL)의 일 측의 상기 기판(1)에는 제 1 불순물 주입 영역(11)이 배치되고, 상기 워드라인(WL)의 타 측의 상기 기판(1)에는 제 2 불순물 주입 영역(13)이 배치된다. 상기 제 2 불순물 주입 영역(13)은 이웃하는 두개의 워드라인들(WL) 사이에 배치될 수 있다. 상기 제 2 불순물 주입 영역(13)은 상기 제 1 불순물 주입 영역(11) 보다 깊은 하부면을 가질 수 있다.
상기 워드라인들(WL)의 상에는 제 1 캐핑막 패턴(14)이 배치될 수 있다. 상기 제 1 캐핑막 패턴(14)은 상기 기판(1)의 상부면 보다 돌출된다. 즉, 상기 제 1 캐핑막 패턴(14)의 상부면은 상기 기판(1)의 상부면 보다 높다. 상기 제 1 캐핑막 패턴(14)은 예를 들면 실리콘 질화막, 실리콘 산화질화막 및 실리콘 산화막을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다. 이웃하는 캐핑막 패턴들(14) 사이에서, 상기 제 1 불순물 주입 영역(11)과 접하는 스토리지 노드 패드들(25a)이 배치된다. 또한, 이웃하는 캐핑막 패턴들(14) 사이에서, 이웃하는 상기 스토리지 노드 패드들(25a) 사이에 상기 소자분리막(3)과 접하는 분리막 패턴(21a)이 배치된다. 상기 분리막 패턴(21a)은 상기 캐핑막 패턴들(14)과 동일한 물질로 형성될 수 있다. 상기 분리막 패턴(21a), 상기 스토리지 노드 패드들(25a) 및 상기 제 1 캐핑막 패턴(14)의 상부면들은 공면을 이룰 수 있다.
상기 스토리지 노드 패드들(25a)이 분리막 패턴(21a)에 의해 서로 이격된다. 상기 스토리지 노드 패드들(25a)의 평면형태는 사각형과 비슷하나, 비트라인 노드 콘택(DC)에 인접한 부분은 굴곡진다. 본 발명의 스토리지 노드 패드들(25a)의 하부면은 기존의 원기둥 형태의 스토리지 노드 패드의 하부면 보다 넓다. 따라서, 기존의 원기둥 형태의 스토리지 노드 패드를 가지는 구조와 비교할 경우, 본 발명의 구조에서 상기 스토리지 노드 패드들(25a)이 상기 기판(1)의 활성 영역과 접하는 면적이 약 1.37배 넓어진다. 이로써, 상기 스토리지 노드 패드(25a)와 상기 제 1 불순물 주입 영역(11) 사이의 컨택(contact) 저항을 줄일 수 있다.
상기 소자분리막(3)의 상부면은 상기 기판(1)의 상부면 보다 낮으며 상기 분리막 패턴(21a)의 하부면 보다 높을 수 있다. 상기 소자분리막(3)의 상부면과 상기 기판(1)의 상부면의 높이 차이는 80Å이내일 수 있다. 상기 소자분리막(3)에 의해 상기 기판(1)의 측벽이 노출되며, 상기 스토리지 노드 패드들(25a)은 연장되어 상기 노출된 기판(1)의 측벽과 상기 소자분리막(3)의 상부면을 덮을 수 있다. 도 1b의 B-B' 단면에서 상기 스토리지 노드 패드(25a)는 돌출된 상기 기판(1)의 양 측면을 덮도록 형성된다. 이로써, 상기 스토리지 노드 패드(25a)와 상기 기판(1)과의 접합 면적은 더욱 넓어질 수 있다.
본 실시예에서, 상기 워드라인들(WL)이 그루브(6) 내에 배치되므로 셀 트랜지스터가 리세스된 채널 영역을 가지게 된다. 이로써 쇼트 채널 효과(short channel effect) 특성을 개선할 수 있어 고집적화된 반도체 장치에서 누설 전류를 최소화할 수 있다.
상기 셀 어레이 영역(CAR)에서 상기 기판(1) 상에는 제 1 절연막(27)이 배치될 수 있다. 상기 제 1 절연막(27) 상에는 상기 제 1 방향(D1)과 상기 제 2 방향(D2)과 동시에 교차하는 제 3 방향(D3)으로 연장되는 비트라인(BL)이 배치된다. 상기 비트라인(BL)은 상기 분리막 패턴들(21a)과 수직적으로 중첩될 수 있다. 상기 비트라인(BL)은 금속함유막일 수 있다. 상기 비트라인(BL)의 폭은 상기 분리막 패턴(21a)의 폭과 거의 동일할 수 있다. 또한, 상기 비트라인(BL)과 상기 분리막 패턴(21a)은 수직적으로 중첩될 수 있다. 상기 비트라인(BL)의 측벽들과 상기 분리막 패턴(21a)의 측벽들은 서로 정렬될 수 있다.
상기 비트라인(BL)은 상기 제 2 불순물 주입 영역(13)과 접하는 비트라인 노드 콘택(DC)에 의해 상기 제 2 불순물 주입 영역(13)과 전기적으로 연결된다. 상기 비트라인 노드 콘택(DC)은 금속실리사이드막, 폴리실리콘막, 금속질화막, 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다. 상기 비트라인 노드 콘택(DC)의 상부 폭은 상기 비트라인(BL)의 폭과 동일할 수 있다. 상기 비트라인 노드 콘택(DC)은 상기 제 1 절연막(27), 상기 제 1 캐핑막 패턴(14)의 일부 및 상기 기판(1)의 일부가 식각되어 형성되는 비트라인 노드홀(37) 안에 배치된다. 상기 비트라인 노드홀(37)의 하부면 또는 상기 비트라인 노드 콘택(DC)의 하부면은 상기 소자 분리막(3)의 상부면 보다 낮을 수 있다.
상기 비트라인 노드홀(37)의 측벽은 제 1 스페이서(37)로 덮인다. 상기 제 1 스페이서(39)의 두께는 바람직하게는 30~300Å일 수 있다. 상기 제 1 스페이서(39)가 이러한 두께를 가짐으로써, 상기 스토리지 노드 패드(25)와 상기 비트라인 노드 콘택(DC)을 효과적으로 서로 절연시킬 수 있다. 상기 비트라인(BL)의 측벽 및 상기 비트라인 노드 콘택(DC)의 측벽은 제 2 스페이서(47c)로 덮인다. 상기 제 1 스페이서(37)의 측벽은 제 3 스페이서(47b)로 덮인다. 상기 제 1 내지 제 3 스페이서들(37, 47a, 47b)은 실리콘 질화막, 실리콘 산화질화막 및 실리콘 산화막을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다. 상기 제 2 스페이서(47a)의 측벽은 상기 제 3 스페이서(47b)의 측벽과 이격될 수 있다.
도 1a 및 1b에서, 상기 스토리지 노드 패드(25a)의 측면에는 상기 제 1 캐핑막 패턴(14), 분리막 패턴(21a) 및 상기 제 1 스페이서(37)가 배치된다. 만약 상기 제 1 캐핑막 패턴(14), 분리막 패턴(21a) 및 상기 제 1 스페이서(37)가 동일한 물질로, 예를 들면, 실리콘 질화막으로 형성될 경우, 상기 스토리지 노드 패드(25a)의 측면들은 모두 실리콘 질화막으로 덮이게 된다.
도 1a의 평면 레이아웃을 참조하면, 상기 셀 가장자리 영역(ER)에는 더미 비트라인 노드 콘택(DDC)이 배치된다. 상기 더미 비트라인 노드 콘택(DDC)은 상기 비트라인 노드 콘택(DC)과 형태가 동일하나, 기능을 하지는 않을 수 있다. 상기 셀 가장자리 영역(ER)에는 더미 분리막 패턴(21c)가 배치된다. 상기 더미 분리막 패턴(21c)은 최외곽에 배치되는 상기 더미 비트라인 노드 콘택(DDC) 보다 더욱 외곽쪽에 배치된다. 상기 더미 분리막 패턴(21c)은 상기 분리막 패턴(21a)과 동일한 물질로 형성될 수 있다. 상기 더미 분리막 패턴(21c)은 'U'자 형태로 배치될 수 있다. 상기 더미 분리막 패턴(21c)은 이웃하는 비트라인들과 동시에 중첩될 수 있다. 상기 더미 분리막 패턴(21c)은 이웃하는 더미 비트 라인 노드 콘택들(DDC)을 연결할 수 있다.
다시 도 1b를 참조하면, 상기 제 1 절연막(27) 상에는 제 2 절연막(50)이 배치될 수 있다. 상기 제 2 절연막(50)은 연장되어 상기 제 2 스페이서(47a)와 상기 제 3 스페이서(47b) 사이의 공간에 배치될 수 있으며, 상기 제 2 스페이서(47a)와 상기 제 3 스페이서(47b)의 측벽들을 덮을 수 있다. 스토리지 노드 콘택(BC)은 상기 제 2 절연막(50)과 상기 제 1 절연막(27)을 관통하여 상기 스토리지 노드 패드들(25a)과 접한다. 상기 스토리지 노드 콘택(BC)은 금속실리사이드막, 폴리실리콘막, 금속질화막 및 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다. 상기 제 2 절연막(50) 상에는 하부전극 패드(BEP)가 배치된다. 상기 하부 전극 패드(BEP)은 상기 제 2 절연막(50)을 일부 관통하여 상기 스토리지 노드 콘택(BC)와 접한다.
상기 주변 회로 영역(PCR)에서, 상기 기판(1) 상에는 주변회로 게이트 전극(68)이 배치된다. 상기 주변 게이트 전극(68)은 차례로 적층된 제 1 게이트막(33)과 제 2 게이트막(43)을 포함할 수 있다. 상기 제 1 게이트막(33)은 폴리실리콘일 수 있으며, 상기 제 2 게이트막(43)은 금속함유막일 수 있다. 상기 제 2 게이트막(43)은 상기 비트라인(BL)과 동일한 물질을 포함할 수 있다. 이와 같이, 셀 어레이 영역의 상기 비트라인(BL)의 물질을 주변회로 영역의 게이트 전극 물질로도 사용하므로, 게이트 전극을 위한 추가적인 증착 공정을 필요로 하지 않아 공정을 단순화할 수 있으며, 층간 두께를 감소시킬 수 있다. 상기 주변 게이트 전극(68)의 측벽은 제 4 스페이서(47c)으로 덮인다. 상기 비트라인(BL)과 상기 주변 게이트 전극(68)의 상부는 제 2 캐핑막 패턴(45)으로 덮인다. 상기 제 2 내지 제 4 스페이서들(47a, 47b, 47c)은 동일한 물질로 형성될 수 있다.
상기 주변 게이트 전극(68)의 일 측의 상기 기판(1)에는 주변 불순물 주입 영역(69)이 배치된다. 상기 주변회로 영역(PCR)의 상기 기판(1)은 상기 제 2 절연막(50)으로 덮일 수 있다. 상기 비트라인(BL)은 상기 제 2 캐핑막 패턴(45)을 관통하는 제 1 주변 콘택(72), 상기 제 2 절연막(50) 상에 배치되는 주변 배선(70), 및 상기 제 2 절연막(50)을 관통하여 상기 주변 불순물 주입 영역(69)과 접하는 제 2 주변 콘택 (74)에 의해 상기 주변 불순물 주입 영역(69)과 전기적으로 연결될 수 있다. 상기 제 1 주변 콘택(72), 상기 제 2 주변 콘택(74) 및 상기 주변 배선(70)은 서로 연결된 하나의 단일 패턴으로 형성될 수 있다. 상기 제 1 주변 콘택(72), 상기 제 2 주변 콘택(74) 및 상기 주변 배선(70)은 상기 하부 전극 패드(BEP)와 동일한 물질로 형성될 수 있다.
상기 셀 어레이 영역(CAR)에서 상기 제 2 절연막(50) 상에는 제 3 절연막(51)이 배치된다. 상기 제 3 절연막(51)은 제 1 및 제 2 절연막들(27, 50)과 동일한 물질로 형성될 수 있다. 상기 제 3 절연막(51) 상에는 식각 저지막(52)이 배치되며, 상기 하부 전극 패드(BEP)를 노출시킨다. 상기 하부전극 패드(BEP) 상에는 정보 저장 요소가 배치될 수 있다. 본 실시예에서, 상기 정보 저장 요소는 캐패시터(CP)일 수 있으며, 상기 반도체 장치는 디램 장치일 수 있다. 구체적으로, 상기 셀 어레이 영역(CAR)에서 상기 제 3 절연막(51) 상에 하부전극(60)이 배치된다. 상기 하부전극(60)은 상기 식각 저지막(52)을 관통하여 상기 하부전극 패드(BEP)과 전기적으로 연결될 수 있다. 상기 하부전극 패드(BEP)는 플러그형 또는 기둥 형태를 가질 수 있다.
상기 하부전극(60)의 측벽에는 적어도 한 층의 지지막 패턴(40, 41)을 포함한다. 본 실시예에서, 예시적으로 상기 지지막 패턴(40, 41)은 두 층으로 배치될 수 있다. 즉 제 1 지지막 패턴(40)과 제 2 지지막 패턴(41)이 배치될 수 있다. 상기 지지막 패턴들(40, 41)은 이웃하는 적어도 두개의 하부전극들(60)의 측면과 동시에 접할 수 있다. 상기 지지막 패턴들(40, 41)의 평면 형태는 다양할 수 있다. 상기 지지막 패턴들(40, 41)은 상기 하부전극들(60)의 쓰러짐을 방지할 수 있다.
상기 하부전극(60)의 상부면과 측면들 그리고 상기 지지막 패턴들(40, 41)의 상부면, 하부면 및 측면들은 유전막(58)으로 콘포말하게 덮인다. 상기 유전막(58)은 고유전율을 가지는 금속산화물을 포함할 수 있다. 상기 유전막(58)은 상부전극막(56)으로 콘포말하게 덮일 수 있다. 상기 하부전극(60), 상기 유전막(58) 및 상기 상부전극막(56)은 상기 캐패시터(CP)를 구성할 수 있다. 상기 상부전극막(56)은 예를 들면 티타늄질화막일 수 있다. 상기 상부전극막(56)은 플레이트 전극막(62)으로 덮일 수 있다. 상기 플레이트 전극막(62)은 예를 들면 텅스텐을 포함할 수 있다. 상기 플레이트 전극막(62)은 상기 하부전극들(60) 사이, 상기 지지막 패턴들(40, 41) 사이, 그리고 상기 하부전극(60)과 이에 인접한 상기 지지막 패턴들(40, 41) 사이의 공간을 채울 수 있다.
본 실시예에 따른 상기 반도체 장치는 워드라인들(WL) 사이에서 이웃하는 스토리지 노드 패드들(25)이 분리막 패턴(21a)에 의해 서로 이격된다. 이로써, 상기 스토리지 노드 패드들(25a)이 상기 기판(1)의 제 1 불순물 주입 영역(11)과 접하는 면적이 넓어진다. 또한, 상기 스토리지 노드 패드들(25a)은 연장되어 상기 제 1 불순물 주입 영역(11)의 측면까지 덮는다. 이로써 면적이 더욱 넓어져 스토리지 노드 패드(1)와 상기 제 1 불순물 주입 영역(11) 사이의 컨택(contact) 저항을 줄일 수 있다.
도 1c는 본 발명의 다른 예에 따라 도 1a를 A-A'선, B-B'선 및 C-C'선으로 자른 단면도를 나타낸다.
도 1c를 참조하면, 본 예에 따른 반도체 장치에서, 비트라인 노드 콘택(DC)의 형태가 도 1b와 다르다. 상기 비트라인 노드 콘택(DC)은 비트라인 노드홀(37)을 채운다. 상기 비트라인 노드 콘택(DC)의 폭은 비트라인(BL)의 폭보다 넓다. 상기 비트라인 노드 콘택(DC)과 상기 제 1 절연막(27) 사이에는 제 1 스페이서(37) 만이 존재한다. 도 1c에서 도 1b의 제 3 스페이서(47b)는 도시되지 않는다. 제 2 스페이서(47a)는 비트라인(BL)의 측면과 상기 비트라인 노드 콘택(DC)의 상부면을 일부 덮는다. 그외의 구성은 도 1b와 동일할 수 있다.
도 2a, 3a, 4a, 5a 및 6a는 도 1a의 반도체 장치를 형성하는 과정을 순차적으로 나타내는 평면도들이다. 도 2b, 3b, 3c, 3d, 3e, 4b, 4c, 5b, 5c, 5d, 5e, 6b, 6c, 6d, 6e, 6f, 6g, 및 6h는 반도체 장치를 형성하는 과정을 순차적으로 나타내는 공정 단면도들로서, 도 1b의 단면도에 대응된다.
도 2a 및 2b를 참조하면, 셀 어레이 영역(CAR)과 주변 회로 영역(PCR)을 포함하는 기판(1)을 준비한다. 상기 셀 어레이 영역(CAR)은 셀 가장자리 영역(ER)을 포함한다. 상기 기판(1)에 소자분리막(3)을 형성하여 활성 영역(AR)을 정의한다. 상기 소자분리막(3)은 STI(Shallow Trench Isolation)와 같은 방법을 이용하여 형성될 수 있다. 상기 소자분리막(3)은 예를 들면, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에 적어도 하나로 형성될 수 있다. 상기 셀 어레이 영역(CAR)에서 상기 활성 영역(AR)에 이온주입 마스크(미도시)를 이용하여 이온주입 공정을 진행하여 제 1 불순물 주입 영역(11)과 제 2 불순물 주입 영역(13)을 형성한다. 상기 이온주입 공정은 복수회 진행될 수 있으며, 상기 제 2 불순물 주입 영역(13)은 상기 제 1 불순물 주입 영역(11) 보다 깊게 형성될 수 있다. 상기 기판(1) 상에 제 2 방향(D2)으로 복수개의 라인 형태의 제 1 마스크 패턴(15)을 형성한다. 상기 제 1 마스크 패턴(15)은 예를 들면 실리콘 산화막 계열의 물질로 형성될 수 있다. 상기 제 1 마스크 패턴(15)은 상기 활성 영역(AR)과 상기 소자분리막(3) 상을 가로지른다. 상기 셀 어레이 영역(CAR)에서 상기 제 1 마스크 패턴(15)을 식각 마스크로 이용하여 상기 기판(1)과 상기 소자분리막(3)을 패터닝하여 제 1 그루브(6)을 형성한다. 상기 제 1 그루브(6)의 바닥은 상기 소자분리막(3)의 하부면 보다 높게 형성된다. 상기 제 1 그루브(6)에서 노출되는 상기 기판(1)에 게이트 절연막(7)을 형성한다. 상기 게이트 절연막(7)은 예를 들면 열산화막으로 형성될 수 있다. 상기 게이트 절연막(7)이 형성된 상기 제 1 그루브(6) 내에 도전막을 적층하고 리세스시키어 워드라인(WL)을 형성한다. 그리고 상기 제 1 그루브(6) 내에서 상기 워드라인(WL) 상에 제 1 캐핑막 패턴(14)을 형성한다. 상기 제 1 캐핑막 패턴(14)은 예를 들면 실리콘 질화막 및/또는 실리콘산화질화막으로 형성될 수 있다. 상기 제 1 캐핑막 패턴(14)을 형성하기 위하여 절연성인 캐핑막을 적층하여 상기 워드라인(WL) 상의 상기 제 1 그루브(6)을 채운 후에 평탄화 식각 공정을 진행하여 상기 제 1 마스크 패턴(15)의 상부면을 노출시키는 동시에 상기 제 1 마스크 패턴(15)의 상부면과 공면을 이루는 상부면을 가지는 상기 제 1 캐핑막 패턴(14)을 형성한다. 이로써, 상기 제 1 캐핑막 패턴(14)은 상기 제 1 마스크 패턴(15)과 자기정렬식으로 형성된다. 상기 제 1 캐핑막 패턴(14)의 상부면은 상기 기판(1)의 상부면 보다 높게 돌출되도록 형성된다.
도 3a 및 3b를 참조하면, 상기 제 1 캐핑막 패턴(14)을 형성한 후에, 상기 기판(1) 상에 제 2 마스크 패턴들(17)을 형성한다. 상기 제 2 마스크 패턴들(17)은 상기 제 1 방향(D1) 및 제 2 방향(D2)과 동시에 교차하는 제 3 방향(D3)으로 연장되는 복수개의 라인 형태로 형성된다. 상기 제 2 마스크 패턴들(17) 사이에는 상기 제 1 마스크 패턴(15)과 상기 제 1 캐핑막 패턴(14)을 노출시키는 라인 형태의 개구부(19)가 존재한다. 상기 셀 가장자리 영역(ER)에서 상기 개구부들은 연결될 수 있다. 상기 개구부(19)를 가지는 상기 제 2 마스크 패턴들(17)은 이중 패터닝 기술(Double patterning technology)를 이용하여 형성될 수 있다. 이를 위하여 일 예로, ArF 및/또는 KrF 광원을 이용하는 포토리소그라피 공정으로 구현할 수 있는 최소 선폭을 가지는 복수개의 라인 형태의 포토레지스트 패턴을 형성한 후에, 상기 포토레지스트 패턴의 측벽과 상부면을 콘포말하게 덮는 제 1 막을 형성하고, 상기 제 1막 상에서, 이웃하는 포토레지스트 패턴들 사이 공간을 채우며 상기 제 1 막의 최상부면과 공면을 이루는 상부면을 가지는 제 2 막을 형성한다. 그리고 상기 제 2 막과 상기 포토레지스트 패턴 사이의 상기 제 1 막을 제거하고, 상기 제 2 막과 상기 포토레지스트 패턴을 식각 마스크로 사용하여 하부막을 식각하여 상기 마스크 패턴들(17)을 형성한다.
또는 다른 예로, 상기 ArF 및/또는 KrF 광원을 이용하는 포토리소그라피 공정으로 구현할 수 있는 최소 선폭을 가지는 복수개의 라인 형태의 포토레지스트 패턴을 형성한 후에, 상기 포토레지스트 패턴의 측벽과 상부면을 콘포말하게 덮는 제 1 막을 형성하고, 상기 제 1 막에 대하여 이방성 식각 공정을 진행하여 상기 포토레지스트 패턴의 양 측벽들을 덮는 스페이서들을 형성한다. 그리고 상기 포토레지스트 패턴을 제거하고, 상기 스페이서들을 식각 마스크로 사용하여 하부막을 식각하여 상기 마스크 패턴들(17)을 형성한다.
이와 같은 이중 패터닝 기술(Double patterning technology)를 이용할 경우, 값비싼 EUV 포토리소그라피 공정을 진행하지 않아도, ArF 및/또는 KrF 광원을 이용하는 포토리소그라피 공정의 한계를 극복하고 보다 작은 폭의 개구부(19)을 가지는 라인 형태의 상기 제 2 마스크 패턴들(17)을 형성할 수 있다.
또한, 기존의 원기둥 형태의 스토리지 노드 패드를 형성하기 위하여, 이웃하는 스토리지 노드 패드들 간의 간격이 너무 좁아 2회의 포토 공정을 필요로 하여 마스크 오정렬이 발생할 위험이 증가하였다. 그러나, 본 발명에서는 한번의 포토 공정을 진행하므로 마스크 오정렬 문제를 해결할 수 있다.
도 3a 및 3c를 참조하면, 상기 제 2 마스크 패턴들(17)을 식각 마스크로 이용하여 상기 제 1 마스크 패턴(15) 및 상기 제 1 캐핑막 패턴(14)을 식각하여 제 2 그루브(19a, 19b)를 형성한다. 상기 제 2 그루브(19a, 19b)는 상기 소자분리막(3)을 노출시키는 제 1 리세스된 영역(19a)과 상기 기판(1)의 상기 활성 영역(AR)을 노출시키는 제 2 리세스된 영역(19b)을 포함한다. 상기 제 2 그루브(19a, 19b)에 의해 노출되는 상기 소자분리막(3)과 상기 기판(1)의 상부들은 과식각(over etch)될 수 있다. 이때, 상기 식각 공정의 레서피를 조절하여 상기 소자분리막(3)의 상부가 상기 기판(1)의 상부보다 더 식각되도록 한다. 이로써, 상기 제 1 리세스된 영역(19a)의 바닥면과 상기 기판(1)의 상부면의 높이 차이(제 1 높이차이, H1)는 상기 제 2 리세스된 영역(19b)의 바닥면과 상기 기판(1)의 상부면의 높이 차이(제 2 높이차이, H2) 보다 크다. 상기 제 2 높이 차이(H2)는 바람직하게는 10~350Å이다. 도 3c에는 도시되지 않았지만, 상기 제 1 캐핑막 패턴(14)의 상부에도 상기 제 2 그루브가 형성되나 이때, 상기 제 2 그루브에 의해 상기 워드라인(WL)의 상부면은 노출되지 않는다.
도 3a 및 3d를 참조하면, 상기 제 2 마스크 패턴(17)을 선택적으로 제거한다. 그리고 상기 제 1 마스크 패턴(15) 상에 절연성인 분리막을 형성하여 상기 제 2 그루브(19a, 19b)를 채운다. 상기 분리막은 실리콘 질화막 및/또는 실리콘 산화질화막으로 형성될 수 있다. 상기 분리막에 대하여 평탄화식각 공정을 진행하여 상기 제 1 마스크 패턴(15)의 상부면을 노출시키는 동시에 상기 제 2 그루브(19a, 19b) 안에 분리막 패턴(21a, 21b)을 형성한다. 상기 분리막 패턴(21a, 21b)은 상기 제 1 리세스된 영역(19a) 안의 제 1 분리막 패턴(21a) 및 상기 제 2 리세스된 영역(19b) 안의 제 2 분리막 패턴(21b)을 포함한다. 이로써, 상기 제 1 분리막 패턴(21a)은 상기 소자분리막(3)과 접하며, 상기 제 2 분리막 패턴(21b)은 상기 기판(1)의 제 2 불순물 주입 영역(13)과 접한다. 이때 상기 셀 가장자리 영역(ER)에는 더미 분리막 패턴(21c)이 형성된다. 상기 더미 분리막 패턴(21c)은 'U'자 형태로, 이웃하는 열의 분리막 패턴들(21a, 21b)을 연결하도록 형성된다. 상기 제 1 분리막 패턴(21a)의 하부면은 상기 제 2 분리막 패턴(21b)의 하부면 보다 낮게 형성된다. 상기 제 1 및 제 2 분리막 패턴들(21a, 21b)의 하부면들이 각각 상기 소자분리막(3) 및 상기 기판(1)의 상부면들 보다 낮게 형성되므로, 상기 제 1 및 제 2 분리막 패턴들(21a, 21b)의 쓰러짐을 방지하고, 후속에 형성되는 스토리지 노드 패드들 간의 브릿지를 방지할 수 있다.
도 3d에 도시하지는 않았지만, 상기 분리막 패턴들은 상기 제 1 캐핑막 패턴(14)의 상부의 제 2 그루브 안에도 형성된다. 상기 분리막 패턴들(21a, 21b)은 상기 제 1 마스크 패턴들(15)과 자기 정렬 방식으로 형성된다. 따라서 상기 제 1 캐핑막 패턴(14), 상기 제 1 마스크 패턴들(15) 및 상기 분리막 패턴들(21a, 21b)의 상부면은 공면을 이룬다.
도 3e를 참조하면, 상기 기판(1) 상에 상기 주변회로 영역(PCR) 만을 덮되 상기 셀 어레이 영역(CAR)을 노출시키는 제 3 마스크 패턴(23)을 형성한다. 그리고 상기 제 3 마스크 패턴(23)을 식각 마스크로 이용하여, 상기 제 1 마스크 패턴(15)을 제거하여 상기 제 1 캐핑막 패턴(14)과 상기 분리막 패턴들(21a, 21b)의 측면들을 노출시키고 동시에 상기 소자분리막(3)과 상기 기판(1)을 노출시킨다. 상기 마스크 패턴(15)과 상기 소자분리막(3)이 모두 실리콘 산화막 계열의 물질로 형성될 경우, 상기 마스크 패턴(15)을 제거할 때, 상기 소자 분리막(3)의 상부도 일부 식각될 수 있다. 상기 마스크 패턴(15)을 제거하는 공정은 습식 식각 공정으로 진행될 수 있다. 상기 소자분리막(3)의 상부가 일부 식각됨으로써, 상기 소자분리막(3)의 상부면은 상기 기판(1)의 상부면 보다 낮아지게 된다. 상기 소자분리막(3)의 상부면과 상기 기판(1)의 높이 차이(제 3 높이차이, H3)은 바람직하게는 80Å 이내일 수 있다. 상기 습식 식각 공정으로 상기 마스크 패턴(15)을 제거하므로, 건식 식각 공정시 발생하는 식각 부산물이 발생하지 않으며, 건식 식각 공정에서 필요로 하는 과식각 공정을 진행하지 않아도 되므로, 상기 소자분리막(3)의 상부면이 과도하게 낮아지지 않는다. 이로써, 후속에 형성되는 스토리지 노드 패드의 하부면이 과도하게 낮아지지 않아, GIDL(Gate-induced drain leakage)를 최소화할 수 있다. 상기 제 3 높이 차이(H3)은 바람직하게는 제 1 높이 차이(H1) 보다는 작다. 이로써, 상기 소자분리막(3)이 상기 제 1 분리막 패턴(21a)의 하부면과 하부 측벽과 접하도록 남아 있으므로, 상기 제 1 분리막 패턴(21a)의 쓰러짐이 방지되며, 후속에 형성되는 이웃하는 스토리지 노드 패드들 간의 브릿지를 방지할 수 있다.
도 4a 및 4b를 참조하면, 상기 제 3 마스크 패턴(23)을 제거하여 상기 주변회로 영역(PCR)에서 상기 제 1 마스크 패턴(15)을 노출시킨다. 상기 기판(1) 상에 도전막을 적층하고 평탄화식각 공정을 진행하여 상기 제 1 캐핑막 패턴(14)과 상기 분리막 패턴들(21a, 21b)의 상부면들을 노출시키는 동시에 상기 제 1 캐핑막 패턴(14)과 상기 분리막 패턴들(21a, 21b) 사이에서 상기 기판(1)과 접하는 예비 스토리지 노드 패드(25)를 형성한다. 상기 도전막은 예를 들면 불순물이 도핑된 폴리실리콘막일 수 있다. 상기 예비 스토리지 노드 패드(25)는 상기 제 1 불순물 주입 영역(11)과 상기 제 2 불순물 주입 영역(13)을 연결하도록 형성될 수 있다. 상기 예비 스토리지 노드 패드(25)가 상기 제 1 캐핑막 패턴(14)과 상기 분리막 패턴들(21a, 21b)과 자기 정렬적으로 형성되므로, 오정렬을 방지할 수 있다. 상기 예비 스토리지 노드 패드(25) 내부의 보이드 형성을 방지하기 위하여 상기 도전막을 형성하는 공정은 증착 공정과 식각 공정을 복수회 반복하여 진행될 수 있다. 상기 예비 스토리지 노드 패드(25)를 형성한 후에, 상기 기판(1) 상에 제 1 절연막(27)을 형성한다.
도 4c를 참조하면, 상기 주변회로 영역(PCR)에서 상기 제 1 절연막(27)과 상기 제 1 마스크 패턴(15)을 제거하여 상기 기판(1)을 노출시킨다. 증착 공정과 평탄화 식각 공정을 진행하여 상기 주변회로 영역(PCR)의 상기 기판(1) 상에 주변회로 게이트 절연막(31)과 제 1 게이트막(33)을 형성한다. 상기 제 1 게이트막(33)은 예를 들면 불순물이 도핑된 폴리실리콘막으로 형성될 수 있다. 상기 주변회로 영역(PCR)에서 상기 제 1 게이트막(33)의 상부면은 상기 셀 어레이 영역(CAR)의 상기 제 1 절연막(27)의 상부면과 공면을 이룰 수 있다.
도 5a 및 5b를 참조하면, 상기 기판(1) 상에 상기 제 2 불순물 주입 영역(13)과 중첩되는 위치의 제 2 개구부(24)를 포함하는 제 4 마스크 패턴(35)을 형성한다. 상기 제 2 개구부(24)는 상기 제 1 절연막(27)을 노출시키도록 형성된다. 상기 제 2 개구부(24)의 폭은 상기 제 2 분리막 패턴(21b)의 폭보다 넓게 형성된다.
도 5a 및 5c를 참조하면, 상기 제 4 마스크 패턴(35)을 식각 마스크로 이용하여 그 하부의 상기 제 1 절연막(27) 및 상기 제 2 분리막 패턴(21b) 및 이에 인접한 상기 예비 스토리지 노드 패드(25)을 제거하여 비트라인 노드홀(37)을 형성하는 동시에, 상기 제 1 불순물 주입 영역(11)에만 전기적으로 연결되는 스토리지 노드 패드(25a)를 형성한다. 상기 비트라인 노드홀(37)의 폭은 이웃하는 캐핑막 패턴들(14) 사이의 간격보다 넓어, 상기 비트라인 노드홀(37)을 형성하는 동안 상기 캐핑막 패턴들(14)의 측벽도 일부 제거될 수 있다. 그러나 이때 상기 워드라인(WL)의 상부면은 노출되지 않는다.상기 비트라인 노드홀(37)의 바닥면과 상기 제 1 캐핑막 패턴(14)의 상부면의 높이 차이(제 4 높이 차이,H4)는 상기 제 2 높이 차이(H2) 보다 클 수 있다. 상기 제 4 높이 차이(H4)는 바람직하게는 30~600Å일 수 있다. 이로써, 상기 비트라인 노드홀(37)의 바닥면에 상기 제 2 지지막 패턴(21b)이 잔존하지 않는다.
도 5a 및 5d를 참조하면, 상기 제 4 마스크 패턴(35)을 제거한다.그리고 상기 비트라인 노드홀(37)의 측벽을 덮는 제 1 스페이서(39)를 형성한다. 상기 제 1 스페이서(39)는 30~300Å의 두께(T1)를 가질 수 있다.
도 5a 및 5e를 참조하면, 상기 도전막을 적층하여 상기 비트라인 노드홀(37)을 채우고 평탄화식각 공정을 진행하여 상기 제 1 절연막(27)의 상부면을 노출시키는 동시에 상기 비트라인 노드홀(37) 안에 비트라인 노드 콘택(DC)을 형성한다. 이때, 상기 셀 가장자리 영역(ER)에서 상기 비트라인 노드 콘택(DC)와 동일한 형태의 더미 비트라인 노드 콘택(DDC)이 형성된다.
도 5f는 도 5e의 A-A' 단면을 상기 제 1 캐핑막 패턴(14)의 상부면과 같은 높이의 선으로 잘랐을 때의 사시도이다. 도 5f를 참조하면, 상기 스토리지 노드 패드(25a)의 측면에는 상기 제 1 캐핑막 패턴(14), 제 1 분리막 패턴(21a) 및 상기 제 1 스페이서(37)가 배치된다. 만약 상기 제 1 캐핑막 패턴(14), 분리막 패턴(21a) 및 상기 제 1 스페이서(37)가 동일한 물질로, 예를 들면, 실리콘 질화막으로 형성될 경우, 상기 스토리지 노드 패드(25a)의 측면들은 모두 실리콘 질화막으로 덮이게 된다.
도 6a 및 6b를 참조하면, 상기 기판(1) 상의 전면에 제 2 게이트막(43) 및 제 2 캐핑막(45)을 차례로 형성한다.
도 6a 및 6c를 참조하여, 상기 셀 어레이 영역(CAR)에서 상기 제 2 캐핑막 패턴(45) 및 상기 제 2 게이트막(43)을 차례대로 패터닝하여 비트라인(BL)을 형성하고 상기 비트라인 노드 콘택(DC)의 상부면을 노출시킨다. 상기 비트라인(BL)은 상기 제 1 분리막 패턴(21a)의 폭(W1)과 같은 폭(W2)을 가지도록 형성된다. 또한 상기 비트라인(BL)은 상기 제 1 분리막 패턴(21a)과 수직적으로 중첩되며, 측벽이 서로 정렬되도록 형성된다. 이때, 상기 주변회로 영역(PCR)에서 상기 제 2 캐핑막 패턴(45), 상기 제 2 게이트막(43)도 식각되며, 상기 제 1 게이트막(33)의 상부면이 노출된다.
도 6a 및 6d를 참조하면, 상기 주변 회로 영역(PCR)에서 상기 제 1 게이트막(33)을 식각하여 주변회로 게이트 전극(68)을 형성한다. 상기 제 1 게이트막(33)과 상기 비트라인 노드 콘택(DC)가 동일한 물질로, 예를 들면 폴리실리콘으로 형성되었을 경우, 상기 제 1 게이트막(33)이 식각될 때, 상기 비트라인 노드 콘택(DC)도 식각될 수 있다. 상기 비트라인 노드 콘택(DC)의 하부는 그 상부보다 넓게 형성될 수 있다.
도 6a 및 6e를 참조하면, 상기 주변회로 영역(PCR)의 상기 기판(1)에 주변회로 불순물 주입 영역(69)을 형성한다. 상기 기판(1) 상의 전면에 스페이서막을 콘포말하게 형성한 후, 이방성 식각하여 제 2 내지 제 4 스페이서들(47a, 47b, 47c)을 동시에 형성한다. 상기 제 2 스페이서(47a)은 상기 비트라인(BL)과 상기 비트라인 노드 콘택(DC)의 측면을 덮으며, 상기 제 3 스페이서(47b)은 상기 제 1 스페이서(39)의 측면을 덮으며, 상기 제 4 스페이서(47c)은 주변 게이트 전극(68)의 측면을 덮도록 형성될 수 있다.
도 6f를 참조하면, 상기 기판(1)의 전면 상에 제 2 절연막(50)을 형성하고 평탄화식각하여 상기 제 2 캐핑막 패턴(46)을 노출시킨다. 상기 셀 어레이 영역(CAR)에서 상기 제 2 절연막(50) 및 상기 제 1 절연막(27)을 패터닝하여 상기 스토리지 노드 패드(25a)를 노출시키는 스토리지 노드홀을 형성한 후, 도전막으로 채워 스토리지 노드 콘택(BC)을 형성한다. 상기 스토리지 노드 패드(25a)의 면적이 커졌으므로, 상기 스토리지 노드홀을 형성할 때, 오정렬 위험을 감소시킬 수 있다.
도 6g를 참조하면, 상기 주변 회로 영역(PCR)에서 상기 제 2 캐핑막 패턴(45)을 식각하여 상기 비트라인(BL)의 단부를 일부 노출시키고, 상기 제 2 절연막(50)을 식각하여 주변회로 불순물 주입 영역(69)을 노출시킨다. 이때 상기 스토리지 노드 콘택(BC)의 상부도 일부 제거될 수 있다.
도 6h를 참조하면, 도전막을 적층하고 패터닝하여, 하부전극 패드(BEP), 제 1 및 제 2 주변 콘택들(72, 74) 및 주변 배선(70)을 형성한다.
후속으로, 다시 도 1a 및 1b를 참조하면, 상기 셀 어레이 영역(CAR)에서 상기 하부 전극 패드들(BEP) 사이를 채우는 제 3 절연막(51)을 형성한다. 상기 제 3 절연막(51) 상에 식각 저지막(52)을 형성한다. 상기 식각 저지막(52) 상에는 몰드막들(미도시) 및 지지막들(40,41)을 교대로 적층한다. 상기 지지막들(40, 41), 상기 몰드막들 및 상기 식각 저지막(52)을 관통하여 상기 하부전극 패드(BEP)과 접하는 하부전극(60)을 형성한다. 그리고 상기 몰드막들을 제거한다. 이때 상기 지지막들(40, 41)은 제거되지 않는다. 상기 셀 어레이 영역(CAR)에 유전막(58), 상부전극막(56) 및 플레이트 전극(62)을 형성한다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 소자가 실장된 패키지는 상기 반도체 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 7은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 7을 참조하면, 본 발명의 실시예들에 따른 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(1330)는 본 발명의 실시예들에 따른 수직형 채널 트랜지스터들을 포함하는 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 8은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
도 8을 참조하면, 본 발명의 실시예들에 따른 반도체 소자들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리(1410)는 본 발명의 실시예에 따른 수직형 채널 트랜지스터들을 포함하는 반도체 소자들 중에서 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 기판
3: 소자분리막
7: 게이트 절연막
14, 45: 캐핑막
11: 제 1 불순물 주입 영역
13: 제 2 불순물 주입 영역
21a, 21b: 분리막 패턴
25a: 스토리지 노드 패드
27: 제 1 절연막
DC: 비트라인 노드 콘택
BC: 스토리지 노드 콘택
39: 절연스페이서
40, 41: 지지막
50: 제 2 절연막
51: 제 3 절연막
15, 17, 23, 35: 마스크 패턴
48: 유전막
50; 상부전극막
62: 플레이트 전극
60: 하부전극
69: 주변 불순물 주입 영역
70: 주변 배선
72: 제 1 주변 콘택
74: 제 2 주변 콘택
AR:활성영역
WL: 셀 게이트 전극
BL: 비트라인
CP: 캐패시터
BEP: 하부 전극 패드

Claims (23)

  1. 기판;
    상기 기판에 배치되며 상기 기판의 상부면 보다 낮은 상부면을 가지는 소자분리막;
    상기 기판 상에 배치되는 정보 저장 요소들;
    이웃하는 제 1 도전 패턴들, 상기 이웃하는 제 1 도전 패턴들은 각각 상기 정보 저장 요소들과 전기적으로 연결되며 상기 기판의 상부면 및 양측면과 접하고; 및
    상기 이웃하는 제 1 도전 패턴들 사이에 개재되는 분리막 패턴을 포함하되,
    상기 분리막 패턴은 상기 이웃하는 제 1 도전 패턴들과 각각 접하며 서로 대향되는 측벽들을 포함하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 분리막 패턴의 상부면과 상기 제 1 도전 패턴의 상부면은 공면을 이루는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 분리막 패턴의 하부면은 상기 기판의 상부면 보다 낮은 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 도전 패턴에 인접한 캐핑막 패턴; 및
    상기 캐핑막 패턴 아래에 배치되며 제 1 방향으로 연장되는 워드라인을 더 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 워드라인은 상기 기판 내에 배치되는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 캐핑막 패턴의 상부면과 상기 제 1 도전 패턴은 공면을 이루는 반도체 장치.
  9. 삭제
  10. 제 6 항에 있어서,
    상기 분리막 패턴은 상기 제 1 방향과 교차하는 제 2 방향으로 길쭉한 바(bar) 형태를 가지는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 분리막 패턴의 하부면은 상기 캐핑막 패턴의 하부면 보다 높은 반도체 장치.
  12. 제 10 항에 있어서,
    상기 분리막 패턴은 상기 캐핑막 패턴의 상부면을 분리하는 반도체 장치.
  13. 제 1 항에 있어서,
    상기 제 1 도전 패턴의 일 측에 배치되는 제 2 도전 패턴; 및
    상기 제 2 도전 패턴과 상기 제 1 도전 패턴 사이에 개재되는 스페이서를 더 포함하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 2 도전 패턴의 하부면은 상기 소자분리막의 상부면 보다 낮은 반도체 장치.
  15. 제 13 항에 있어서,
    상기 제 2 도전 패턴 상에 배치되며 제 1 방향으로 연장되는 도전 라인을 더 포함하며,
    상기 도전 라인은 상기 분리막 패턴과 동일한 폭을 가지며 수직적으로 중첩되는 반도체 장치.
  16. 제 13 항에 있어서,
    상기 기판 내에 배치되며 상기 제 1 도전 패턴과 접하는 제 1 불순물 주입 영역; 및
    상기 기판 내에 배치되며 상기 제 2 도전 패턴과 접하는 제 2 불순물 주입 영역을 포함하며,
    상기 제 2 불순물 주입 영역의 깊이는 상기 제 1 불순물 주입 영역의 깊이보다 깊은 반도체 장치.
  17. 기판;
    상기 기판에 배치되며 상기 기판의 상부면 보다 낮은 상부면을 가지며 활성 영역을 정의하는 소자 분리막;
    상기 기판 내에 배치되며 상기 활성 영역을 가로지르는 워드라인;
    상기 워드라인 상의 캐핑막 패턴;
    상기 캐핑막 패턴을 따라 배치되며 서로 이웃하는 스토리지 노드 패드들;
    상기 스토리지 노드 패드들 상에 각각 배치되는 스토리지 노드 콘택들; 및
    상기 이웃하는 스토리지 노드 패드들 사이에 배치되며 상기 이웃하는 스토리지 노드 패드들과 직접 접하는 분리막 패턴을 포함하되,
    상기 스토리지 노드 패드들은 각각 상기 스토리지 노드 콘택들 보다 넓은 폭을 가지는 반도체 장치.
  18. 셀 어레이 영역, 셀 가장자리 영역 및 주변회로 영역을 포함하는 기판;
    상기 기판 내에 게이트 절연막을 개재하여 배치되며 제 1 방향으로 연장되는 복수개의 워드라인들;
    상기 워드라인들 상에 각각 배치되며 상기 기판의 상부면 보다 돌출된 캐핑막 패턴들;
    상기 캐핑막 패턴들 사이에 배치되며 상기 캐핑막 패턴들 및 상기 기판과 동시에 접하는 스토리지 노드 패드들;
    상기 캐핑막 패턴들 사이에서 상기 스토리지 노드 패드들 사이에 배치되는 분리막 패턴들; 및
    상기 셀 가장자리 영역에서 서로 인접하게 배치되는 더미 비트라인 노드 콘택과 더미 분리막 패턴을 포함하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 셀 어레이 영역에서, 상기 워드라인들 사이의 상기 기판과 접하며 상기 분리막 패턴과 이격된 비트라인 노드 콘택; 및
    상기 비트라인 노드 콘택 상에 배치되며 복수개의 서로 평행한 비트라인을 더 포함하며,
    하나의 상기 더미 분리막 패턴은 이웃하는 적어도 두개의 상기 비트라인들과 동시에 중첩되는 반도체 장치.
  20. 제 18 항에 있어서,
    상기 더미 분리막 패턴은 최외곽에 배치되는 더미 비트라인 노드 콘택 보다 더욱 외곽에 배치되는 반도체 장치.
  21. 제 1 항에 있어서,
    상기 기판은 셀 어레이 영역과 셀 가장자리 영역을 포함하고,
    상기 분리막 패턴은 상기 셀 어레이 영역에 배치되고,
    상기 반도체 장치는,
    상기 셀 어레이 영역에서 상기 제 1 도전 패턴들과 각각 이격되며 상기 기판과 접하는 제 2 도전 패턴들;
    상기 제 2 도전 패턴들 상에 배치되며 복수개의 서로 평행한 도전 라인들; 및
    상기 셀 가장자리 영역에서 배치되는 더미 분리막 패턴을 더 포함하고,
    하나의 상기 더미 분리막 패턴은 이웃하는 적어도 두 개의 상기 도전 라인들과 동시에 중첩되는 반도체 장치.
  22. 제 21 항에 있어서,
    상기 셀 가장자리 영역에 배치되며 상기 제 2 도전 패턴들과 동일한 형태를 가지는 더미 도전 패턴들을 더 포함하되,
    상기 더미 분리막 패턴은 최외곽에 배치되는 더미 도전 패턴보다 더욱 외곽에 배치되는 반도체 장치.
  23. 제 17 항에 있어서,
    상기 기판은 셀 어레이 영역과 셀 가장자리 영역을 포함하고,
    상기 분리막 패턴은 상기 셀 어레이 영역에 배치되고,
    상기 반도체 장치는,
    상기 셀 어레이 영역에서 상기 스토리지 노드 패드들과 각각 이격되며 상기 기판과 접하는 비트라인 노드 콘택들;
    상기 비트라인 노드 콘택들 상에 배치되며 복수개의 서로 평행한 비트 라인들; 및
    상기 셀 가장자리 영역에서 배치되는 더미 분리막 패턴을 더 포함하고,
    하나의 상기 더미 분리막 패턴은 이웃하는 적어도 두 개의 상기 비트 라인들과 동시에 중첩되는 반도체 장치.
KR1020120032925A 2012-03-30 2012-03-30 반도체 장치 및 이의 제조 방법 KR101933044B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020120032925A KR101933044B1 (ko) 2012-03-30 2012-03-30 반도체 장치 및 이의 제조 방법
US13/732,353 US9379114B2 (en) 2012-03-30 2012-12-31 Semiconductor device and method of fabricating the same
TW102102682A TWI634643B (zh) 2012-03-30 2013-01-24 半導體元件及其製造方法
DE102013102720A DE102013102720A1 (de) 2012-03-30 2013-03-18 Halbleitervorrichtung und Verfahren zum Herstellen derselben
CN201310109329.7A CN103367283B (zh) 2012-03-30 2013-03-29 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120032925A KR101933044B1 (ko) 2012-03-30 2012-03-30 반도체 장치 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20130110732A KR20130110732A (ko) 2013-10-10
KR101933044B1 true KR101933044B1 (ko) 2018-12-28

Family

ID=49154856

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120032925A KR101933044B1 (ko) 2012-03-30 2012-03-30 반도체 장치 및 이의 제조 방법

Country Status (5)

Country Link
US (1) US9379114B2 (ko)
KR (1) KR101933044B1 (ko)
CN (1) CN103367283B (ko)
DE (1) DE102013102720A1 (ko)
TW (1) TWI634643B (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102150965B1 (ko) * 2013-01-24 2020-09-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20140141344A (ko) * 2013-05-31 2014-12-10 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법
KR102230194B1 (ko) * 2014-04-14 2021-03-19 삼성전자주식회사 반도체 소자
KR102156643B1 (ko) * 2014-05-14 2020-09-17 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9412700B2 (en) 2014-10-15 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing semiconductor device
KR102274738B1 (ko) * 2016-01-08 2021-07-07 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN108389860B (zh) 2017-02-03 2021-06-22 联华电子股份有限公司 半导体装置
CN108573971B (zh) 2017-03-07 2019-08-23 联华电子股份有限公司 半导体存储器结构
KR102371892B1 (ko) * 2017-05-25 2022-03-08 삼성전자주식회사 확대된 콘택홀과 랜딩 패드를 갖는 반도체 소자 형성 방법 및 관련된 소자
CN107845633B (zh) * 2017-10-30 2023-05-12 长鑫存储技术有限公司 存储器及其制造方法
KR102167959B1 (ko) * 2017-11-14 2020-10-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 구조체 및 그 제조 방법
US11211388B2 (en) 2017-11-14 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Array boundfary structure to reduce dishing
KR20210026193A (ko) 2019-08-29 2021-03-10 삼성전자주식회사 반도체 소자 및 그 제조방법
US11264323B2 (en) * 2019-10-08 2022-03-01 Nanya Technology Corporation Semiconductor device and method for fabricating the same
US11145727B2 (en) * 2019-10-29 2021-10-12 Nanya Technology Corporation Semiconductor structure and method of forming the same
CN211182204U (zh) * 2020-01-21 2020-08-04 福建省晋华集成电路有限公司 存储器
CN111968977B (zh) * 2020-08-31 2022-04-22 福建省晋华集成电路有限公司 半导体存储装置及其形成方法
KR20230137161A (ko) * 2022-03-21 2023-10-04 삼성전자주식회사 반도체 메모리 소자
KR20240008569A (ko) * 2022-07-12 2024-01-19 삼성전자주식회사 반도체 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010165742A (ja) * 2009-01-13 2010-07-29 Elpida Memory Inc 半導体装置および半導体装置の製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5780338A (en) * 1997-04-11 1998-07-14 Vanguard International Semiconductor Corporation Method for manufacturing crown-shaped capacitors for dynamic random access memory integrated circuits
TW323393B (en) * 1997-05-31 1997-12-21 Vanguard Int Semiconduct Corp Manufacturing method of crown-shaped stacked capacitor of dynamic random access memory
KR100505712B1 (ko) 2003-10-22 2005-08-02 삼성전자주식회사 리세스 채널 어레이 트랜지스터의 제조 방법
KR100533956B1 (ko) 2004-05-31 2005-12-06 삼성전자주식회사 반도체 장치 제조 방법
KR100604911B1 (ko) * 2004-10-20 2006-07-28 삼성전자주식회사 하부전극 콘택을 갖는 반도체 메모리 소자 및 그 제조방법
JP5091428B2 (ja) * 2005-06-14 2012-12-05 株式会社東芝 半導体装置の製造方法
KR100846099B1 (ko) 2007-01-30 2008-07-14 삼성전자주식회사 리세스 채널 트랜지스터를 포함하는 반도체 장치 제조 방법
KR100849192B1 (ko) 2007-08-13 2008-07-30 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR100945229B1 (ko) 2008-01-02 2010-03-03 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP4553049B2 (ja) * 2008-02-29 2010-09-29 エルピーダメモリ株式会社 半導体装置の製造方法
KR101040367B1 (ko) 2008-12-26 2011-06-10 주식회사 하이닉스반도체 새들 핀 트랜지스터를 구비하는 반도체소자 및 그 제조방법
KR101561061B1 (ko) 2009-04-10 2015-10-16 삼성전자주식회사 돌출형 소자 분리막을 가지는 반도체 소자
KR101078731B1 (ko) 2009-06-09 2011-11-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101075526B1 (ko) 2009-07-03 2011-10-20 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치의 자기정렬콘택 형성 방법
KR20110013050A (ko) 2009-07-31 2011-02-09 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 제조 방법
CN101996930B (zh) 2009-08-20 2013-11-06 中芯国际集成电路制造(上海)有限公司 制造接触接合垫的方法及半导体器件
KR20110024494A (ko) 2009-09-02 2011-03-09 주식회사 하이닉스반도체 이중 홀형 스토리지노드콘택홀을 이용한 반도체장치 제조 방법
JP2011129762A (ja) 2009-12-18 2011-06-30 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
JP2011129760A (ja) 2009-12-18 2011-06-30 Elpida Memory Inc 半導体装置の製造方法及び半導体装置
KR101610831B1 (ko) * 2010-02-09 2016-04-12 삼성전자주식회사 비트 라인 배선이 비트 라인 콘택 상에서 그 폭이 확장되고 그 레벨이 낮아지는 반도체 소자 및 그 제조방법
KR20120032925A (ko) 2010-09-29 2012-04-06 삼성전자주식회사 전기기기, 전기기기 시스템 및 그 아크 결함 검출 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010165742A (ja) * 2009-01-13 2010-07-29 Elpida Memory Inc 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
DE102013102720A1 (de) 2013-10-02
CN103367283A (zh) 2013-10-23
US9379114B2 (en) 2016-06-28
TWI634643B (zh) 2018-09-01
CN103367283B (zh) 2018-02-27
US20130256769A1 (en) 2013-10-03
KR20130110732A (ko) 2013-10-10
TW201340294A (zh) 2013-10-01

Similar Documents

Publication Publication Date Title
KR101933044B1 (ko) 반도체 장치 및 이의 제조 방법
US10796950B2 (en) Semiconductor devices and methods of fabricating the same
KR101924020B1 (ko) 반도체 장치 및 이의 제조 방법
KR101928310B1 (ko) 반도체 장치 및 이의 제조 방법
KR102017613B1 (ko) 반도체 소자 및 그 제조 방법
US9178026B2 (en) Semiconductor devices and methods fabricating same
US9184302B2 (en) Three dimensional semiconductor memory device and method of manufacturing the same
KR102001417B1 (ko) 반도체 장치
US9276074B2 (en) Methods of fabricating semiconductor devices having buried channel array
KR101585215B1 (ko) 사이즈가 구별되는 2종의 콘택 홀을 1회 포토 공정으로 형성하는 반도체 소자의 제조방법
KR101843442B1 (ko) 반도체 소자 제조 방법
KR101927717B1 (ko) 반도체 장치 및 그 제조 방법
US9048293B2 (en) Semiconductor device and method for manufacturing the same
KR20160084194A (ko) 반도체 소자 및 이의 제조방법
KR102059873B1 (ko) 반도체 장치 및 그의 형성방법
KR101981724B1 (ko) 반도체 장치 및 이의 제조 방법
KR20140130924A (ko) 반도체 장치 및 이의 제조 방법
US9293336B2 (en) Semiconductor device and method of fabricating the same
KR101113333B1 (ko) 반도체 소자의 형성방법
US8217449B2 (en) Semiconductor device and method for forming the same
US7749846B2 (en) Method of forming contact structure and method of fabricating semiconductor device using the same
KR20130110733A (ko) 반도체 장치의 제조 방법 및 이에 의해 형성된 반도체 장치
KR100699915B1 (ko) 반도체 장치 및 그 제조 방법
KR20140086648A (ko) 반도체장치 및 그 제조 방법
KR20130039062A (ko) 수직형 채널 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant