JP4553049B2 - 半導体装置の製造方法 - Google Patents
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Description
更に最近では、短チャネル効果を抑制するために、トランジスタのソース・ドレイン領域上に選択的エピタキシャル成長させたシリコン層を形成し、これをソース・ドレイン領域として利用する技術が採用されている。
例えば、図8に示すように、HDP−CVD膜(High Density Plasma−Chemical Vapor Deposition、高密度プラズマCVD膜)または他のCVD法で形成する膜、あるいは回転塗布法により形成するSOD膜(Spin−on Dielectric)からなる埋込絶縁膜103をシリコン基板101に埋込むことで素子分離領域M1を形成し、これにより素子分離領域M1で区画される活性領域K1を設ける。
そして、シリコン基板101上に溝108を形成し、シリコン基板101上および溝108の内部にゲート絶縁膜である熱酸化膜102を形成し、更に溝108を埋めるようにポリシリコン層104および金属層109で構成される配線材料からなるゲート電極106を形成する。更に、ゲート電極106には、シリコン窒化膜107を形成する。なお、素子分離領域M1を形成する埋込絶縁膜103にも溝108aが形成され、その上にゲート電極106と同じ配線材料であるポリシリコン層104aと金属層109aが形成される。
その後、シリコン基板101表面に選択エピタキシャル成長を行なう場合、基板シリコン表面を露出させるために、シリコン基板101に対して、熱酸化膜102や自然酸化膜を除去する前処理を行う必要がある。この前処理として、従来はDHF(Dilute Hydrofluoric acid)などを用いて、ウェットエッチングが行なわれていた。また、シリコン基板にエッチングを行なう方法に関しては、例えば特許文献1〜3に開示されている。
[1] 熱酸化法とは異なる方法によってシリコン基板に形成された酸化シリコン膜からなる溝型の素子分離絶縁膜の表面および前記素子分離絶縁膜に囲まれた活性領域の表面に、溝を形成する工程と、前記活性領域に形成された溝の内面及び前記活性領域に露出した前記シリコン基板上に、酸化シリコン膜からなるゲート絶縁膜を、熱酸化法によって形成する工程と、前記溝の内部を埋め込むようにゲート電極を形成する工程と、前記シリコン基板を50℃以下に保持した状態でアンモニアガスと無水フッ化水素ガスの混合ガス雰囲気中に曝すことで、前記ゲート電極から露出した部分の前記ゲート絶縁膜であって、ソース・ドレイン領域と接続されるべき箇所の前記シリコン基板上に形成された前記ゲート絶縁膜をケイフッ化アンモニウムとした後、前記混合ガス雰囲気を不活性ガス雰囲気に置換し、前記シリコン基板を100℃以上に昇温することで前記ケイフッ化アンモニウムを昇華させて前記ゲート絶縁膜を除去して前記シリコン基板を露出させるドライエッチング処理の工程と、前記活性領域に露出した前記シリコン基板上に、シリコンエピタキシャル層からなる前記ソース・ドレイン領域を、選択エピタキシャル成長法によって形成する選択エピタキシャル成長工程と、を備え、前記ドライエッチング処理では、前記ゲート絶縁膜と同じエッチングレートで前記素子分離絶縁膜を除去することで、前記ゲート絶縁膜を除去する厚さと同程度の深さの窪みを前記素子分離絶縁膜に形成することを特徴とする半導体装置の製造方法。
[2] 前記ゲート電極を形成した後、前記ゲート電極の表面を窒化膜で覆い、前記ドライエッチング処理では、前記ゲート電極および前記窒化膜から露出した部分の前記ゲート絶縁膜を除去することを特徴とする[1]記載の半導体装置の製造方法。
[3] 前記選択エピタキシャル成長工程では、前記活性領域に隣接する部分の前記素子分離絶縁膜の前記窪みを覆うように、前記シリコンエピタキシャル層を形成することを特徴とする[1]または[2]に記載の半導体装置の製造方法。
さらに、このドライエッチング後から選択的エピタキシャル成長工程までの許容時間がオーバーした場合でも、リワーク(前処理の再処理)を行うことが可能となる。
そのため、本発明の半導体装置の製造方法によって製造された半導体装置においては、シリコンエピタキシャル層と配線材料との間でショートが発生することを防ぐことができる。
本発明の第1の実施形態に係る半導体装置の製造方法は、シリコン基板にSTI素子分離領域を形成するとともに活性領域を形成する工程(素子分離工程)と、活性領域に溝を形成する工程(溝形成工程)と、溝にゲート電極を形成する工程(ゲート電極形成工程)と、ドライエッチングにより酸化膜を除去する工程(前処理工程)と、選択的エピタキシャル成長法によりシリコンエピタキシャル層を形成する工程(エピタキシャル成長工程)と、から概略構成されている。以下、各工程について順次説明する。
図1に示すように、シリコン基板1上に、STI(Shallow Trench Isolation)法によりSTI素子分離領域M(以下、素子分離領域Mと略す。)を形成する。素子分離領域Mは、凹部に素子分離用のシリコン酸化膜からなる埋込絶縁膜3(第2の酸化シリコン膜)を形成することによって構成される。この素子分離領域Mの形成によって、シリコン基板1上に島状の活性領域Kが形成される。
埋込絶縁膜3は、誘導型プラズマ装置を用いる高密度プラズマCVD(Chemical Vapor Deposition)法によって形成された酸化シリコン膜(HDP−CVD膜)やオゾン(O3)とテトラエトキシシラン(TEOS)を原料ガスとし準常圧雰囲気を用いるSACVD(Sub−Atmospheric CVD)法によって形成された酸化シリコン膜、または、回転塗布法によって形成された低誘電体材料からなる絶縁膜(SOG膜)であることが好ましい。これらの絶縁膜は、シリコン基板1の酸化を伴うことなく形成することができる。したがって、熱酸化法で素子分離領域を充填した場合に体積変化による応力が発生し、シリコン基板1が結晶欠陥だらけになってしまう問題を回避できる。
次に、シリコン基板1の全面にシリコン窒化膜を形成し、ゲート電極を形成すべき所定の領域をフォトリソグラフィ技術及びドライエッチング技術により選択的に除去して開口部を形成し、ゲートトレンチ形成用のマスクパターンを形成する(図示せず)。そして、このマスクパターンを用いてドライエッチングなどにより、シリコン基板1に活性領域Kを横切るように溝8を所定の間隔を隔てて形成する。この時、同時に、素子分離領域Mにおいても、溝8の深さよりも浅い深さの溝8aが形成される。その後、マスクとして用いたシリコン窒化膜を除去する。次に、熱酸化法により、シリコン基板1上面および溝8の内面にゲート絶縁膜となるシリコン酸化膜(熱酸化膜2(第1の酸化シリコン膜))を形成する。
次に、溝8を埋めるようにポリシリコン層4(配線材料)および金属層9(配線材料)を順次堆積して、ゲート電極6を形成する。更に、ゲート電極6にはポリシリコン層4と金属層9を被覆するようにシリコン窒化膜7を形成する。なお、素子分離領域Mを形成する埋込絶縁膜3にも溝8aが形成され、その上のポリシリコン層4a(配線材料)と金属層9a(配線材料)が形成される。素子分離領域Mに形成されるポリシリコン層4aおよび金属層9aは、ゲート電極6形成時のマスクパターンによってパターニングされるため、ゲート電極6を構成するポリシリコン層4および金属層9とほぼ同じ形状に形成され、例えばゲート配線として機能する。
次に、図2に示すように、選択的エピタキシャル成長工程に先立って、ゲート電極6の幅方向両側にある活性領域K上の熱酸化膜2を除去する前処理工程を実施する。エピタキシャル成長で形成するシリコン単結晶の結晶性を良質に維持する、すなわち結晶欠陥のないシリコン単結晶とするためには、種(シード)結晶となる単結晶シリコン基板1の清浄な表面を露出させることが重要である。したがって、エピタキシャル成長の前には、基板表面に形成されている熱酸化膜や自然酸化膜を除去することが必須工程となる。
従来、この前処理工程では先に述べたようにDHFなどの溶液を用いていたが、本発明においては、溶液は用いない。また、半導体製造分野では、一般的にドライエッチングといえば、ガスプラズマを利用したドライエッチングを指すが、本発明ではガスプラズマも用いない。
図1で準備されたシリコン基板1を減圧式密閉チャンバーに搬送設置する。チャンバー内を一旦真空とした後、ほぼ等流量のアンモニア(NH3)ガスと無水フッ化水素(HF)ガスを導入して20mTorrの圧力とし、60秒間保持する。シリコン基板1の温度は30℃とする。この結果、表面が露出している熱酸化膜2および埋め込み絶縁膜3の表面には厚さ3nmのケイフッ化アンモニウム((NH4)2SiF6)が形成される。60秒間保持した後、アンモニアと無水フッ化水素の供給を停止する。ケイフッ化アンモニウムは、アンモニアと、無水フッ化水素と、酸化シリコンとが反応することにより形成される。ケイフッ化アンモニウムの形成に伴って、酸化シリコン(熱酸化膜2,埋め込み絶縁膜3)の厚みが減少する。
もし、熱酸化膜の厚さが6nmであったとすると、上記ステップを2回繰り返せばよい。
これにより、熱酸化膜2がケイフッ化アンモニウムとして昇華、除去される。熱酸化膜2を除去した後、選択エピタキシャル成長チャンバーに移送してシリコンを成長する。
上記前処理では、(1)ケイフッ化アンモニウムが形成される反応は酸化シリコン膜上にのみ生じ、シリコン窒化膜やシリコン膜では生じない、(2)酸化シリコン膜の形成法によらず、いずれの方法で形成した酸化シリコン膜であっても一定の厚さのケイフッ化アンモニウムが形成される、ことが特徴的である。
この前処理工程により、素子分離領域Mの埋込絶縁膜3もエッチングされ、埋込絶縁膜3の表面に凹部3aが形成されるが、そのエッチング量は、熱酸化膜の膜厚と同等であり、埋込絶縁膜3のエッチング量が抑制される。これにより、従来のDHFなどの溶液を用いた場合、埋込絶縁膜3のエッチングレートが熱酸化膜のエッチングレートに比べて5〜10倍速いために凹部3aが抉れて溝8aに連通する問題を回避することができる。これにより、シリコン窒化膜7に被覆されるポリシリコン層4aが、凹部3aから露出する虞がない。
その後、図3に示すように、ゲート電極6の幅方向両側にある活性領域K上に、選択的エピタキシャル成長法によってシリコンエピタキシャル層5を形成する。選択エピタキシャル成長は、原料ガスとするジクロロシラン(SiH2Cl2)と塩化水素(HCl)をほぼ同じ供給量に設定して温度700〜900℃の範囲で実施する。このとき、ポリシリコン層4aは、凹部3aから露出していないのでポリシリコン層4aからエピタキシャル成長することがない。これにより、シリコンエピタキシャル層5がポリシリコン層4aと接することなく、シリコン窒化膜7を介してゲート電極6の幅方向両側にある活性領域K上に形成することができる。
次に、本発明の第2の実施形態について図4〜図6を用いて説明する。
本実施形態は半導体装置を構成する上で種々の位置に設けられるコンタクトプラグを形成する工程に先立って行なう前処理に関する。
この後、図5に示すように、コンタクトホール204および205を導体で充填し、コンタクトプラグ204a,205bを形成する。この時、コンタクトホール205の底部に露出しているシリコン基板表面205aに自然酸化膜が形成されているとコンタクト抵抗が高くなり、半導体装置の動作を阻害する要因となる。この問題を回避するため、コンタクトプラグを形成する工程に先立っておこなう前処理が必須工程となっている。
次に、本発明の第3の実施形態である半導体装置の製造方法について、図12及び図13を用いて説明する。図12及び13は、本発明の第3の実施形態である半導体装置の製造方法の一例を示す図であって、クラウンキャパシタ形成工程の前処理工程を説明する工程断面図である。
次に、第2の層間膜層404に凹部を形成した後、少なくとも前記凹部の内壁面及び底面を覆うように筒状の電極(下部電極)402を成膜する。このとき、電極402の底面402aは配線408に接するように形成する。
次に、フォトリソグラフィ法などを用いて、電極402を連結するように、第2の層間膜層404の一面に所定のパターンの梁窒化膜403を形成する。梁窒化膜403は、第2の層間膜層404を取り除いた後に、電極402が倒れるのを防止するために設けるものである。各電極402の間で、梁窒化膜403が形成されない部分では、第2の層間膜層404の露出面404bが露出されている。
最後に、CMP(Chemical Mechanical Polishing)法を用いて、梁窒化膜403が露出するまで、第2の層間膜層404上の犠牲酸化膜401及び電極402の開口部側を除去する。
このようにして、図12に示す構造を作製する。
前記前処理は、ドライエッチング処理が好ましい。前記ドライエッチング処理は、酸化膜と窒化膜のエッチング選択比がウェットエッチング処理に比べ大きく、ドライエッチング処理による窒化膜のエッチング量をウェットエッチング処理に比べて1/3とすることができる。これにより、梁窒化膜403のエッチングを抑制して、犠牲酸化膜401および層間膜層404の除去することができる。さらに、梁窒化膜403の膜厚を薄膜化して、ストレスによるデフォーカス等の不良を抑制することができる。
なお、前記ドライエッチング処理は、たとえば、電極402を形成後、電極402の内部に犠牲酸化膜401を充填する前に行ってもよい。また、前記フォトリソグラフィ法などで、電極402をレジストにて被覆した後に行ってもよい。
次に、本発明の第4の実施形態について、図14〜図22を用いて説明する。図14〜図22は、第4の実施形態である半導体装置の製造方法の一例を説明する図であって、トレンチゲート形成工程の前処理工程を説明する工程断面図である。
まず、図14に示すように、シリコン基板507上に、STI法によりSTI素子分離領域Mを形成する。素子分離領域Mは、凹部に素子分離用のシリコン酸化膜からなる埋込絶縁膜508(第2の酸化シリコン膜)を形成することによって構成される。この素子分離領域Mの形成によって、シリコン基板507上に島状の活性領域Kが形成される。
埋込絶縁膜508は、誘導型プラズマ装置を用いる高密度プラズマCVD法によって形成された酸化シリコン膜(HDP−CVD膜)やオゾン(O3)とテトラエトキシシラン(TEOS)を原料ガスとし準常圧雰囲気を用いるSACVD法によって形成された酸化シリコン膜、回転塗布法によって形成された低誘電体材料からなる絶縁膜(SOG膜)、または、SOD膜であることが好ましい。これらの絶縁膜は、シリコン基板507の酸化を伴うことなく形成することができる。また、ウェットエッチングレートが早い膜であり、埋設性を向上させることができる。したがって、熱酸化法で素子分離領域Mを充填した場合に体積変化による応力が発生し、シリコン基板507が結晶欠陥だらけになってしまう問題を回避できる。
次に、第1の実施形態で示した溝形成工程と同様にして、シリコン基板507の全面にシリコン窒化膜を形成し、ゲート電極を形成すべき所定の領域をフォトリソグラフィ技術及びドライエッチング技術により選択的に除去して開口部を形成し、ゲートトレンチ形成用のマスクパターンを形成する(図示せず)。そして、このマスクパターンを用いてドライエッチングなどにより、シリコン基板507に活性領域Kを横切るように溝509を所定の間隔を隔てて形成する。この時、同時に、素子分離領域Mにおいても溝509aが形成される。なお、溝509aの深さは、溝509の深さよりも浅く形成される。その後、マスクとして用いたシリコン窒化膜を除去する。これにより、図15に示すように、シリコン基板507に溝509、埋込絶縁膜508に溝509aを形成する。
次に、第3の実施形態で示した条件と同一の条件でドライエッチング前処理を行う。図17は、前記前処理を行った後の工程断面図である。
前記前処理により、溝509、509aの内面に形成された熱酸化膜510や自然酸化膜をエッチング除去して、溝509、509aの内面を清浄な面とすることができる。
また、ドライエッチング前処理を用いているので、SOD膜からなる埋込絶縁膜508のエッチング量を抑制することができ、埋込絶縁膜508の溝509aの大きさを、シリコン基板507の溝509とほぼ同じ大きさに維持することができる。
次に、溝509、509aを埋めるようにポリシリコン層512、512a(配線材料)を形成した後、ポリシリコン層512、512a上に金属層514、514a(配線材料)を順次堆積するとともに、ポリシリコン層512、512aの露出面と金属層514、514aの露出面とを被覆するようにシリコン窒化膜515を形成して、ゲート電極511、511aを形成する。
これにより、図18に示すように、ゲート電極511、511aはほぼ同じ形状に形成される。なお、ゲート電極511aは、ゲート配線として機能させることができる。
また、埋込絶縁膜508の溝509aの大きさは、シリコン基板507の溝509とほぼ同じ大きさとされているので、ポリシリコン膜512aとシリコン基板507と間の距離を十分確保することができる。
その後、図19に示すように、ゲート電極511の幅方向両側にある活性領域K上に、選択的エピタキシャル成長法によってシリコンエピタキシャル層513を形成する。選択エピタキシャル成長は、原料ガスとするジクロロシラン(SiH2Cl2)と塩化水素(HCl)をほぼ同じ供給量に設定して温度700〜900℃の範囲で実施する。このとき、ポリシリコン層512aは露出されていないのでポリシリコン層512aからエピタキシャル成長することがない。これにより、シリコンエピタキシャル層513がポリシリコン層512aと接することなく、シリコン窒化膜515を介してゲート電極511の幅方向両側にある活性領域K上に形成することができる。
これにより、ゲート電極511とシリコンエピタキシャル層513との間でショートさせるおそれはほとんどない。
シリコン基板507上の埋込絶縁膜508は、ウェットエッチングレートが早いSOD膜などである。そのため、熱酸化膜510をウェットエッチング処理により除去する場合には、熱酸化膜510が除去された後、露出された埋込絶縁膜508は、ドライエッチングの場合よりも速い速度でエッチングされる。たとえば、ウェットエッチング処理によるSOD膜のエッチング量:ドライエッチング処理によるSOD膜のエッチング量=3:1となる。
このようなSOD膜の過剰エッチングにより、図20に示すように、埋込絶縁膜508の溝509aの幅は、シリコン基板507の溝509の幅より大きくエッチングされる。
Claims (3)
- 熱酸化法とは異なる方法によってシリコン基板に形成された酸化シリコン膜からなる溝型の素子分離絶縁膜の表面および前記素子分離絶縁膜に囲まれた活性領域の表面に、溝を形成する工程と、
前記活性領域に形成された溝の内面及び前記活性領域に露出した前記シリコン基板上に、酸化シリコン膜からなるゲート絶縁膜を、熱酸化法によって形成する工程と、
前記溝の内部を埋め込むようにゲート電極を形成する工程と、
前記シリコン基板を50℃以下に保持した状態でアンモニアガスと無水フッ化水素ガスの混合ガス雰囲気中に曝すことで、前記ゲート電極から露出した部分の前記ゲート絶縁膜であって、ソース・ドレイン領域と接続されるべき箇所の前記シリコン基板上に形成された前記ゲート絶縁膜をケイフッ化アンモニウムとした後、前記混合ガス雰囲気を不活性ガス雰囲気に置換し、前記シリコン基板を100℃以上に昇温することで前記ケイフッ化アンモニウムを昇華させて前記ゲート絶縁膜を除去して前記シリコン基板を露出させるドライエッチング処理の工程と、
前記活性領域に露出した前記シリコン基板上に、シリコンエピタキシャル層からなる前記ソース・ドレイン領域を、選択エピタキシャル成長法によって形成する選択エピタキシャル成長工程と、を備え、
前記ドライエッチング処理では、前記ゲート絶縁膜と同じエッチングレートで前記素子分離絶縁膜を除去することで、前記ゲート絶縁膜を除去する厚さと同程度の深さの窪みを前記素子分離絶縁膜に形成することを特徴とする半導体装置の製造方法。 - 前記ゲート電極を形成した後、前記ゲート電極の表面を窒化膜で覆い、
前記ドライエッチング処理では、前記ゲート電極および前記窒化膜から露出した部分の前記ゲート絶縁膜を除去することを特徴とする請求項1記載の半導体装置の製造方法。 - 前記選択エピタキシャル成長工程では、前記活性領域に隣接する部分の前記素子分離絶縁膜の前記窪みを覆うように、前記シリコンエピタキシャル層を形成することを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。
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