JP4906278B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、ＤＲＡＭ（Dynamic Random Access Memory）に用いられるスタックトレンチ型キャパシタを含む半導体装置の製造方法に係り、トレンチがボーイング形状に形成されることに起因する不具合を取り除いた信頼性の高いキャパシタを製造する方法に関する。

初めに、従来から用いられているＤＲＡＭの全体構成の一例について図１の断面模式図を用いて説明する。
ｐ型シリコン基板１０１にｎウエル１０２が、さらにその内部に第一のｐウエル１０３が設けられている。また、ｎウエル１０２以外の領域に第二のｐウエル１０４および素子分離領域１０５が設けられている。第一のｐウエルは複数のメモリセルが配置されるメモリアレイ領域を、第二のｐウエルは周辺回路領域を各々示している。
第一のｐウエルには個々のメモリセルの構成要素でワード線となるスイッチングトランジスタ１０６及び１０７が設けられている。トランジスタ１０６は、ドレイン１０８、ソース１０９とゲート絶縁膜１１０を介してゲート電極１１１で構成されている。ゲート電極１１１は、多結晶シリコン上にタングステンシリサイドを積層したポリサイド構造もしくはタングステンを積層したポリメタル構造からなっている。トランジスタ１０７は、ソース１０９を共通としドレイン１１２、ゲート絶縁膜１１０を介してゲート電極１１１で各々構成されている。トランジスタの上には層間絶縁膜１１３が設けられている。

ソース１０９に接続するように層間絶縁膜１１３の所定の領域にコンタクト孔１１４を設け、コンタクト孔１１４を充填するように多結晶シリコン１１５、チタンシリサイド１１６、窒化チタン１１７およびタングステン１１８を設け、ビット線コンタクトを構成している。さらにビット線コンタクトに接続するように窒化タングステン１１９およびタングステン１２０からなるビット線が設けられている。ビット線の上には第一の層間絶縁膜１２１が設けられている。
トランジスタのドレイン１０８及び１１２に接続するように層間絶縁膜１１３及び第一の層間絶縁膜１２１の所定の領域にコンタクト孔が設けられ、シリコンプラグ１２２を構成している。

シリコンプラグ１２２上にはキャパシタが設けられている。第一の層間絶縁膜１２１上に設けられた窒化シリコン膜１２３および第二の層間絶縁膜１２４の所定の領域にトレンチ１２５が設けられ、シリコンプラグ１２２に接続するようにトレンチ内面に下部電極１２６が設けられている。下部電極を含む全面に、キャパシタの誘電体１２７、さらにその上にキャパシタの上部電極１２８が設けられ、スタックトレンチ型キャパシタを構成している。上部電極１２８上には、層間絶縁膜１２９が設けられている。

一方、第二のｐウエル１０４には周辺回路を構成するトランジスタがソース１０９、ドレイン１１２、ゲート絶縁膜１１０、ゲート電極１１１からなって設けられている。ドレイン１１２に接続するように、層間絶縁膜１１３の所定の領域にコンタクト孔１３０を設け、チタンシリサイド１１６を形成した後、窒化チタン１１７、タングステン１１８からなるコンタクトプラグを構成している。コンタクトプラグに接続して窒化タングステン１１９、タングステン１２０からなる第一の配線層が設けられている。第一の配線層の一部は、第一の層間絶縁膜１２１、窒化シリコン膜１２３、第二の層間絶縁膜１２４および層間絶縁膜１２９を貫通して設けられたスルーホール１３１を充填した窒化チタン１３２及びタングステン１３３を介して窒化チタン１３４、アルミニウム１３５、窒化チタン１３６からなる第二の配線層に接続されている。

また、メモリアレイ領域に設けられたキャパシタの上部電極１２８は、一部の領域で周辺回路領域に引き出し配線１３７として引き出され、層間絶縁膜１２９の所定の領域に形成されたコンタクト孔を充填した窒化チタン１３８、タングステン１３９を介して、同じく窒化チタン１４０、アルミニウム１４１、窒化チタン１４２からなる第二の配線層に接続されている。以下、層間絶縁膜の形成、コンタクトの形成、配線層の形成を必要に応じて繰り返しＤＲＡＭを構成している。

近年、半導体装置の大容量化が進展し、特にＤＲＡＭにおいては、最小加工寸法を１００ｎｍとするギガビット級メモリが製品化されつつあり、さらに最小加工寸法９０ｎｍ以降に対応するＤＲＡＭの開発が進められている。このような素子の微細化に伴い、ＤＲＡＭの主要構成要素であるキャパシタに許容される面積も必然的に縮小され、容量を確保することが困難な情況にある。
このような情況にあって、従来、スタックトレンチ型キャパシタでは、表面に凹凸（ＨＳＧ：Hemispherical Silicon Grain）を有するシリコンを下部電極として用い、面積増大効果による容量確保を図ってきた。しかし、微細化が進んでトレンチの幅が狭くなるとＨＳＧを形成する空間を確保するのが困難となってきた。

ＨＳＧが適用できなくなると、ＨＳＧで確保されていた面積増大効果を、トレンチの深さを深くすることにより実現せざるを得なくなる。しかし、従来の深さ２０００ｎｍからさらにトレンチの深さを深くしようとすると、異方性ドライエッチングで形成するトレンチにボーイング（トレンチの内部が膨らむ現象）形状が生じる問題が新たに発生してきた。

このボーイングの問題を図２（ａ）〜（ｆ）に示した一連の製造工程を用いて説明する。一連の断面図は、便宜的に図１のキャパシタ部分だけを抜き出して示している。
最初に（ａ）図に示したように、酸化シリコンからなる第一の層間絶縁膜２０１の所定の位置に多結晶シリコンからなるシリコンプラグ２０２を形成し、その後、第一の層間絶縁膜２０１上に窒化シリコン膜２０３、および厚さ２５００ｎｍの酸化シリコンからなる第二の層間絶縁膜２０４を形成し、次いで、厚さ５００ｎｍのハードマスク２０５を形成した後、ホトレジスト２０６を形成している。

次に（ｂ）図に示したように、リソグラフィとドライエッチングによりハードマスク２０５に所定のパターンを形成し、ホトレジストを除去している。

次に（ｃ）図に示したように、ハードマスク２０５をマスクとして第二の層間絶縁膜２０４および窒化シリコン膜２０３を異方性ドライエッチングにより加工し、トレンチ２０７を形成している。この異方性ドライエッチングにより、トレンチ開口部分のやや下の領域の幅Ｂ１が、マスク寸法Ｌ１よりも拡がったボーイング２０８が発生する。酸化シリコンの異方性ドライエッチングには、オクタフロロシクロペンタン（C5F8）などのガスによるプラズマが用いられる。プラズマ中に生成されるイオンで酸化シリコンのSiとOの結合を切断し、切断されたSiとFを反応させ、揮発性を有するSiF4を生成して除去することによりエッチングを進行させる。エッチングに寄与する主なエッチャントはFイオンである。Fイオンは、プラズマのセルフバイアスもしくは意識的に印加されたバイアスでプラズマと基板の間に生じる電位差によって加速され、基本的には基板に垂直に入射するが、エッチングの進行と共にハードマスクの肩に生じる傾斜で反跳され斜め入射するFイオンも増加する。この反跳Fイオンが開口部近傍の酸化シリコン側壁をエッチングしてしまうためにボーイングが生じると考えられる。 この現象は、従来の比較的浅いトレンチでは問題にならなかったが、より微細化するために開口部の径が小さくなり、また容量を確保するためにトレンチを深くするほど顕著に現れるようになってきた。

次に（ｄ）図に示したように、ハードマスクを除去した後、下部電極２０９を全面に形成し、その後トレンチ内をホトレジスト２１０で充填している。このホトレジスト２１０は、トレンチ内の下部電極２０９がエッチングされるのを防止する目的で形成している。

次に（ｅ）図に示したように、トレンチ以外の表面に形成されている下部電極２０９を除去し、さらにトレンチ内を充填していたホトレジスト２１０も除去している。

次に（ｆ）図に示したように、全面にキャパシタの誘電体２１１および上部電極２１２を形成している。この結果、ボーイング２０８の発生に起因してトレンチ内の中央部に空隙（ボイド）２１３が形成される。

特開平１１-２０４７５１号公報

上記従来技術においては、異方性ドライエッチングで形成するトレンチの深さが深くなることによってボーイング形状が必然的に発生する。ボーイングが発生すると、トレンチの開口部がオーバーハング状態となり、開口部の幅がボーイング部の幅より相対的に狭くなってしまう。その結果、その後の工程で、トレンチの開口部が塞がるまで上部電極を形成しても、トレンチの内部に空隙が発生してしまい、機械的応力に対して極めて脆弱な構造になってしまう。具体的には、キャパシタ形成後の配線形成工程における絶縁膜の応力、パッケージに組み込む場合のモールド樹脂による応力などの影響を受けやすくなる。このため、キャパシタ形成直後の試験では満足されるキャパシタ特性が得られても、パッケージに組んだ後の製品出荷前段階の品質試験では歩留まりが低下する問題が発生する。

上記空隙の発生を回避するためには、トレンチ形成時にボーイングが発生した場合、ボーイング部分より上方に位置してオーバーハング形状となっているトレンチの開口部分を除去してやる必要がある。
上記特許文献1には、層間絶縁膜のコンタクトホールをボーイング形状となし、そのホールのうち径の小さい上部を化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）またはエッチングによって除去することにより、ホールの上側の開口を広くなるようにしたので、膜厚の厚い層間絶縁膜でも配線のカバレージを改善できるホールの形成方法が開示されている。

しかし、上記特許文献１の方法によれば以下に述べる問題がある。第一にエッチングによりボーイング部分より上方の絶縁膜を除去する場合、ホールの底も同時にエッチングされ基板表面に形成されている不純物拡散層が消滅してしまう懸念がある。第二にＣＭＰにより同様に除去する場合、ホールの内部にスラリー（研磨剤）や研磨残渣が残存する。それを除去するためにはフツ酸（ＨＦ）溶液によるエッチング工程が必要で、ホールを構成する層間絶縁膜自身がエッチングされてしまいホール径が拡大してしまう。

上記問題に鑑み本発明の目的は、キャパシタ用のトレンチ形成時に発生するボーイング部分より上方の絶縁膜を除去する場合に、トレンチの底がエッチングされたり、トレンチの径が拡大することのないトレンチを形成し、さらに上部電極を形成してもトレンチ内に空隙が生じることのないスタックトレンチ型キャパシタの製造方法を提供することにある。

上記目的を達成するために、本発明の半導体装置の製造方法は、半導体基板の一主面上に形成されるスタックトレンチ型構造のＤＲＡＭ用キャパシタを含む半導体装置の製造方法であって、前記半導体基板表面の不純物拡散層に接続するプラグが形成された第一の層間絶縁膜上に、第二の層間絶縁膜を堆積する工程と、前記第二の層間絶縁膜の所定の領域に、ハードマスクを用いてボーイング形状を有するトレンチを形成し、前記プラグ表面を露出させる工程と、前記トレンチの内面を含む全面にキャパシタの下部電極材料を形成する工程と、前記トレンチの、前記ボーイング形状が最大幅となる位置より上方に位置する、前記下部電極材料、前記ハードマスクおよび前記第二の層間絶縁膜を化学的機械研磨法により除去する工程と、前記キャパシタの誘電体を形成する工程と、前記キャパシタの上部電極を形成する工程とを少なくとも有することを特徴とする。

また、本発明の半導体装置の製造方法は、前記トレンチの、前記ボーイング形状が最大幅となる位置より上方に位置する、前記下部電極材料、前記ハードマスクおよび前記第二の層間絶縁膜を化学的機械研磨法により除去する工程において、前記化学的機械研磨を実施する前に、トレンチ内を保護する材料を形成する工程を含み、前記トレンチ内を保護する材料は、有機感光性膜であり、前記化学的機械研磨の終点位置よりも低い位置に前記有機感光性膜の表面が位置するように形成することを特徴とする。
また、前記トレンチ内を保護する材料は、ＣＶＤ(Chemical Vapor Deposition)法もしくは回転塗布法で形成する酸化シリコンもしくは不純物含有酸化シリコンであることを特徴とする。

また、本発明の半導体装置の製造方法は、前記第二の層間絶縁膜は第三の層間絶縁膜を含む積層膜であって、前記第三の層間絶縁膜を前記化学的機械研磨の終点として用いることを特徴とする。
さらに、前記第三の層間絶縁膜の位置は、前記ボーイング形状が最大幅となる位置より下方に位置することを特徴とする。

本発明によれば、スタックトレンチ型構造のキャパシタにおいて、ボーイング形状を有するトレンチを形成した後、トレンチの内面をキャパシタの下部電極となるシリコン膜で被覆した状態で、ＣＭＰ法により、ボーイング部分より上方に位置するオーバーハング部分を除去している。したがって、エッチングを用いることなくオーバーハング部分を除去しているのでトレンチの底部が除去される懸念がない。また、トレンチ内面を下部電極材料で予め被覆した後、オーバーハング部分をＣＭＰ法により除去しているのでＣＭＰで用いるスラリーや研磨残渣の除去のためにHF溶液を用いても、トレンチ内の絶縁膜がエッチングされてトレンチの径が拡大してしまう問題を回避することができる。その結果、トレンチの中央に空隙が生じることのない信頼性の高いキャパシタを形成することが可能となる。

また、ボーイングを有するトレンチを形成し、下部電極材料でトレンチ内面を被覆した後、さらにトレンチ内部を他の材料で充填して、ＣＭＰを行なうことができるのでスラリーや研磨残渣の除去がより容易になる効果がある。

本発明におけるキャパシタの製造方法では、最初に半導体基板表面の不純物拡散層に接続するプラグが形成された第一の層間絶縁膜上に、キャパシタが形成される厚い第二の層間絶縁膜をＣＶＤ法により堆積する。さらに、第二の層間絶縁膜の上にドライエッチングのマスクとなるハードマスクを形成する。リソグラフィとドライエッチングによりハードマスクの所定の領域を開口する。開口されたハードマスクを用い、第二の層間絶縁膜をドライエッチングし、ボーイングを有するトレンチを形成する。その後、トレンチ内面を含む全面に下部電極材料をＣＶＤ法により堆積する。次いで、ＣＭＰ法により下部電極材料、ハードマスク、第二の層間絶縁膜をボーイング部分まで順次除去する。その後トレンチ内に残存するスラリーおよび研磨残渣を除去する。次いで全面にキャパシタ誘電体および上部電極を形成してキャパシタを構成する。

以下、本発明の第１の実施例について、図2（ａ）（ｂ）（ｃ）および、それに引き続く図３（ａ）（ｂ）（ｃ）の工程断面図を用いて詳細に説明する。

最初に、図２(ａ)に示したように、酸化シリコンからなる第一の層間絶縁膜２０１の所定の領域に多結晶シリコンからなるシリコンプラグ２０２を形成した。シリコンプラグ２０２の形成は、モノシラン(SiH4)とホスフィン（PH3）を原料ガスとするＣＶＤ法によりシリコン膜中にリンを含有させながら孔が埋まるように堆積し、孔以外の領域に形成されたシリコン膜をドライエッチング法により除去する方法を用いた。ここでは多結晶シリコン状態で形成したが、非晶質状態で形成し後の熱処理で多結晶化することもできる。また、モノシランに代えてジシラン（Si2H6）を原料ガスに用いることもできる。

シリコンプラグ２０２を形成した後、ジクロルシラン（SiH2Cl2）とアンモニア(NH3)を原料ガスとするＣＶＤ法により厚さ５０ｎｍの窒化シリコン膜２０３を堆積した。ここでは、窒化シリコン膜２０３を堆積する前にシリコンプラグ２０２を形成しているが、第一の層間絶縁膜２０１上に窒化シリコン膜２０３を堆積した後、プラグ用ホールを形成し、シリコンプラグ２０２を形成しても良い。次いで、テトラエトキシシラン（ Si(OC2H5)4 ）と酸素を原料ガスとするプラズマＣＶＤ法により厚さ２５００ｎｍの酸化シリコンからなる第二の層間絶縁膜２０４を形成した。さらに、ＣＶＤ法により厚さ５００ｎｍのシリコン膜を堆積しハードマスク２０５を形成した。ハードマスクにはシリコン膜に代えて、非晶質炭素膜を用いても良い。さらに、回転塗布法によりホトレジスト２０６を形成した。

次に、図２（ｂ）に示したように、リソグラフィ法とドライエッチング法により、ハードマスク２０５に所定のパターンを形成し、ホトレジストを除去した。ハードマスクとして用いたシリコンのドライエッチングには、塩素（Cl2）＋臭化水素（HBr）＋O2混合ガスを用い、圧力１０mtorr、プラズマパワー１００Ｗ等の条件を用いることができる。基本的に塩素を主体とするガス条件を用いる。

次に、図２（ｃ）に示したように、第二の層間絶縁膜２０４を異方性ドライエッチングしトレンチ２０７を形成した。酸化シリコンからなる第二の層間絶縁膜２０４のドライエッチングには、C5F8＋Ar＋O2混合ガスを用い、圧力１００mtorr、プラズマパワー１５００Ｗなどの条件を用いることができる。基本的にはフッ素（F）系のガスを用い、イオンの効果を引き出すためにパワーが高い条件を選択する。この時、第二の層間絶縁膜２０４の表面から３００ｎｍ程度下の位置にボーイング２０８が発生した。ハードマスク２０５は残存しているように図示しているが、実質的に無視できる程度しか残存しなかった。

次に、図３（ａ）に示したように、下部電極材料３０１を形成した。トレンチ２０７底部のシリコンプラグ２０２表面の低抵抗化処理を行なった後、ＣＶＤ法により厚さ３０ｎｍのリン含有シリコン膜からなる下部電極３０１を非晶質状態で堆積した。その後、７００℃で熱処理し、シリコン膜を多結晶化させ、導電性を持たせた。なお、多結晶化の熱処理は、後の工程で代用することもできる。前述のように、ハードマスクとして用いたシリコンは実質的に残存していなかったので、図では省略してある。充分残存している場合であっても、次工程以降への影響はない。

次に、図３（ｂ）に示したように、ＣＭＰ法によりボーイング部より上方のオーバーハング部分を除去した。ＣＭＰには市販の装置を用いることができる。研磨速度は既知であるので、時間で研磨量を制御することが可能である。トレンチ以外の表面に露出している下部電極３０１および第二の層間絶縁膜２０４を３００ｎｍ程度研磨されるように処理した。ハードマスクが充分残存している場合でも同時に研磨除去可能である。この時、トレンチ内にスラリーを含む研磨残渣３０２が残存した。研磨残渣は、その後の正常な成膜に対して阻害要因となるため、除去する必要がある。これらのスラリーを含む研磨残渣３０２を除去するために、スラリー成分についてはＨＦ溶液によるエッチングを、研磨残渣成分については酸素プラズマアッシングと有機系溶液による洗浄を用いた。

次に、図３（ｃ）に示したように、誘電体および上部電極を形成してキャパシタを構成した。シリコンからなる下部電極３０１表面の自然酸化膜を除去する洗浄を行なった後、７５０℃のＮＨ３雰囲気中で熱処理し、シリコン表面に厚さ１ｎｍの窒化シリコンを形成した（薄いので図示していない）。次いで、ペンタエトキシタンタル（ Ta(OC2H5)5 ）と酸素を原料ガスとするＣＶＤ法により厚さ８ｎｍの酸化タンタルを形成した。その後、７５０℃の亜酸化窒素（N2O）雰囲気中で熱処理し酸化タンタルの酸素補充と結晶化を図って誘電体３０３を形成した。
酸化タンタルを形成した後のN2O雰囲気での熱処理により、窒化シリコンは酸化され酸窒化シリコンとなっている。この状態で、塩化チタン（TiCl4）とＮＨ3を原料ガスとするＣＶＤ法により誘電体を覆うように窒化チタンからなる上部電極３０４を形成した。

本実施例によれば、深孔形成時ボーイングが発生しても、深孔の内面を下部電極で被覆した状態で、ボーイング部より上方のオーバーハング部分をＣＭＰにより除去しているので、ＣＭＰ後のＨＦ溶液エッチングで深孔の径が拡大することなく、且つ空隙を生じることのないキャパシタを得ることができる。

また、本実施例では、下部電極にシリコン膜を用いたが、タングステン、窒化タングステンあるいはルテニウムなどの金属を用いることができる。金属下部電極とすることにより、シリコン下部電極の場合に比べて容量を増大できる効果がある。これらの金属下部電極を用いる場合には、第一の層間絶縁膜２０１に設けたシリコンプラグ表面にシリサイド化防止層を予め設けておくことが望ましい。
また、誘電体の堆積にはＣＶＤ法を用いたが、これに限らず、原子層蒸着法を用いても良い。原子層蒸着法では成膜段階で良質な膜を形成できるので、酸化タンタルを成膜した後の酸化熱処理を省略、もしくは酸化熱処理温度を低減できる効果がある。
さらに原子層蒸着法により、酸化アルミニウムや酸化ハフニウムなどの材料を単層もしくは多層膜誘電体として用いることができる。これらの材料を誘電体とする場合には、上記金属に加えて窒化チタンを下部電極とできる利点がある。
また、上部電極はＣＶＤ法で形成する窒化チタン単層としたが、スパッタ法で形成するタングステンなどとの積層膜であっても良い。

本第２の実施例では、オーバーハング部分をＣＭＰ法で除去する前に、深孔内をホトレジストで保護する方法について、図４（ａ）（ｂ）（ｃ）を用いて説明する。
まず、図４（ａ）に示したように、トレンチを含む全面に下部電極材料４０１を堆積した後、トレンチ内部をホトレジスト４０２で充填した。一旦、トレンチを完全に埋めるように、回転塗布法によりホトレジスト４０２を形成し、その後、ホトレジストの表面が、最大幅のボーイング部より下に位置するように露光、現像処理を施して、表面の位置を調整した。

次に、図４（ｂ）に示すように、ＣＭＰ法によりオーバーハング部分を除去した。ホトレジスト４０２がトレンチ内を充填しているので研磨残渣４０３はホトレジスト表面に残存する。
次に、図４（ｃ）に示すように、実施例１と同様の手順でスラリーを含む研磨残渣４０３およびホトレジスト４０２を除去し、誘電体４０４、上部電極４０５を形成してキャパシタを構成した。
本第２の実施例によれば、ホトレジスト４０２がトレンチ内を充填しているので研磨残渣４０３はホトレジスト表面に残存する。したがって、ＨＦ溶液によるエッチング、酸素プラズマアッシングなどにより、さらに効果的に除去することができる。

本第３の実施例では、オーバーハング部分をＣＭＰ法で除去する前に、トレンチ内をＣＶＤ法で形成する酸化シリコンで保護する方法について、図５（ａ）〜（ｅ）の一連の工程断面図を用いて説明する。
最初に、図５（ａ）に示したように、第二の層間絶縁膜５０１にボーイングを有するトレンチを形成し、下部電極５０２を形成した後、酸化シリコンからなる絶縁膜５０３を形成した。絶縁膜５０３は、ＣＶＤ法で形成しているので、トレンチの開口部分が塞がれるまではトレンチ内壁に絶縁膜の堆積が進行する。しかし、開口部分が塞がれてしまうとトレンチ内には原料ガスが供給されないので絶縁膜の堆積は行なわれず、結果的に空隙５０４が生じる。絶縁膜５０３の堆積には、SiH4と酸素を原料ガスとし温度４００℃で成膜するＣＶＤ条件や、SiH4とN2Oを原料ガスとし温度７５０℃で成膜するＣＶＤ条件などを用いることができる。また、ＣＶＤ法に代えて、回転塗布法で形成するＳＯＧ（Spin On Glass）を用いても良い。

次に、図５（ｂ）に示したように、トレンチのボーイング部より上方に位置する絶縁膜５０３、下部電極５０２、第二の層間絶縁膜５０１をＣＭＰ法により除去した。絶縁膜５０３を形成した段階で生じていた空隙５０４を反映して、ＣＭＰ後にはトレンチ中央に楔状の空間が存在している。スラリーおよび研磨残渣は、楔状の空間内に残存している。
次に、図５（ｃ）に示したように、HF溶液により絶縁膜５０３を除去した。上記楔状の空間に残存していたスラリーおよび研磨残渣は、絶縁膜５０３のエッチング除去と同時にリフトオフされ、除去される。トレンチ内の絶縁膜５０３をHF溶液により除去している間に、表面に露出している第二の層間絶縁膜５０１もエッチングされ、下部電極５０２からなる突起５０５が形成される。

次に、図５（ｄ）に示したように誘電体５０６を形成し、続いて図５（ｅ）に示したように上部電極５０７を形成してキャパシタを構成した。
本第３の実施例では、研磨残渣が残存するトレンチ内の絶縁膜自体をHF溶液でエッチングできるので、それと同時に研磨残渣を除去することができ、後続する酸素プラズマアッシングおよび有機溶液による洗浄を省略することができる。また、下部電極の突起が形成された分だけキャパシタの面積が増大し、容量増大の効果もある。

本第４の実施例では、前記第３の実施例に関連し、第二の層間絶縁膜のボーイング発生部分に予めHF溶液でエッチングされにくい材料を設けておく方法について、図６（ａ）〜（ｅ）の一連の工程断面図を用いて説明する。
最初に、図６（ａ）に示したように、所定の領域にシリコンプラグ６０２が形成された第一の層間絶縁膜６０１上に窒化シリコン膜６０３を堆積し、さらにその上に厚さ２０００ｎｍの酸化シリコンからなる第二の層間絶縁膜６０４、厚さ２００ｎｍの窒化シリコン膜からなる第三の層間絶縁膜６０５、厚さ３００ｎｍの酸化シリコンからなる第四層間絶縁膜を積層堆積した。ボーイングの発生は、絶縁膜表面から３００ｎｍ下に位置するので、それを考慮して第四層間絶縁膜の厚さを３００ｎｍとし、トレンチ全体の深さが２５００ｎｍとなるようにした。第三の層間絶縁膜には、窒化シリコンに代えて酸化タンタルなどを用いても良い。

次に、図６（ｂ）に示したように、前記実施例同様、ボーイングを有するトレンチ６０７を形成し、下部電極６０８を堆積した。さらに、酸化シリコンからなる絶縁膜６０９をトレンチの開口部が塞がるように形成してトレンチ内面を絶縁膜で保護した。
次に、図６（ｃ）に示したように、ＣＭＰ法によりボーイング部より上方の絶縁膜６０９、下部電極６０８、第四層間絶縁膜６０６を除去した。
さらに、図６（ｄ）に示したように、トレンチ内に残存する絶縁膜６０９とスラリーおよび研磨残渣をHF溶液により除去した。
その後、図６（ｅ）に示したように、誘電体６１０、上部電極６１１を堆積してキャパシタを形成した。

本第４の実施例によれば、ボーイングが発生する位置より下方に位置して、第二および第四の層間絶縁膜とは異なる材料からなる第三の層間絶縁膜６０５を形成しているので、ボーイング部が形成される第四の層間絶縁膜６０６のＣＭＰにおいて、第三の層間絶縁膜６０５を研磨の停止層として用いることができるので研磨の制御性を向上させることができる。また、第二の層間絶縁膜６０４の表面はHF溶液でエッチングされにくい材料からなる第三の層間絶縁膜６０５で被覆されているので、第二の層間絶縁膜６０４がエッチングされることがない。したがって、下部電極の突起の発生を回避することができる。前記第３の実施例では、突起の発生に起因して上部電極の表面に凹凸が生じていたが、本実施例では上部電極の表面を平坦に維持することができる。

従来のＤＲＡＭ構造の一例を説明するための断面図。 従来のキャパシタ製造方法における問題を説明するための一連の工程断面図。 本発明の第一の実施例を示す一連の工程断面図。 本発明の第二の実施例を示す一連の工程断面図。 本発明の第三の実施例を示す一連の工程断面図。 本発明の第四の実施例を示す一連の工程断面図。

符号の説明

１０１ シリコン基板
１０２ ｎウエル
１０３ 第一のｐウエル
１０４ 第二のｐウエル
１０５ 素子分離領域
１０６、１０７ トランジスタ
１０８、１１２ ドレイン
１０９ ソース
１１０ ゲート絶縁膜
１１１ ゲート電極
１１３、１２９ 層間絶縁膜
１１４、１３０ コンタクト孔
１１５ 多結晶シリコン
１１６ チタンシリサイド
１１７、１３２、１３４、１３６、１３８、１４０、１４２ 窒化チタン
１１８、１２０、１３３、１３９ タングステン
１１９ 窒化タングステン
１２１、２０１、６０１ 第一の層間絶縁膜
１２２、２０２、６０２ シリコンプラグ
１２３、２０３、６０３ 窒化シリコン膜
１２４、２０４、５０１、６０４ 第二の層間絶縁膜
１２５、２０７、６０７ トレンチ
１２６、２０９、３０１、４０１、５０２、６０８ 下部電極
１２７、２１１、３０３、４０４、５０６、６１０ 誘電体
１２８、２１２、３０４、４０５、５０７、６１１ 上部電極
１３１ スルーホール
１３５、１４１ アルミニウム
１３７ 引出し配線
２０５ ハードマスク
２０６、２１０、４０２ ホトレジスト
２０８ ボーイング
２１３、５０４ 空隙
３０２、４０３ 研磨残渣
５０３、６０９ 絶縁膜
５０５ 突起
６０５ 第三の層間絶縁膜
６０６ 第四の層間絶縁膜

Claims (6)

1. 半導体基板の一主面上に形成されるスタックトレンチ型構造のＤＲＡＭ用キャパシタを含む半導体装置の製造方法において、
   （１）前記半導体基板表面の不純物拡散層に接続するプラグが形成された第一の層間絶縁膜上に、第二の層間絶縁膜を堆積する工程、
   （２）前記第二の層間絶縁膜の所定の領域に、ボーイング形状を有するトレンチを形成し、前記プラグ表面を露出させる工程、
   （３）前記トレンチの内面を含む全面にキャパシタの下部電極材料を形成する工程、
   （４）前記トレンチの、前記ボーイング形状が最大幅となる位置より上方に位置する、少なくとも前記下部電極材料および前記第二の層間絶縁膜の一部を化学的機械研磨法により除去する工程、
   （５）前記キャパシタの誘電体を形成する工程、
   （６）前記キャパシタの上部電極を形成する工程、
   を少なくとも有することを特徴とする半導体装置の製造方法。
2. 前記工程（４）は、前記化学的機械研磨を実施する前に、前記トレンチ内を保護する材料を形成する工程と、前記化学的機械研磨完了後に、前記トレンチ内を保護する材料を除去する工程と、含むことを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記トレンチ内を保護する材料は、有機感光性膜であり、前記化学的機械研磨の終点位置よりも低い位置に前記有機感光性膜の表面が位置するように形成することを特徴とする請求項２記載の半導体装置の製造方法。
4. 前記トレンチ内を保護する材料は、ＣＶＤ法もしくは回転塗布法で形成する酸化シリコンもしくは不純物含有酸化シリコンであることを特徴とする請求項２記載の半導体装置の製造方法。
5. 前記第二の層間絶縁膜は第三の層間絶縁膜を含む積層膜であって、前記第三の層間絶縁膜を前記化学的機械研磨の終点として用いることを特徴とする請求項１乃至４のいずれか１項記載の半導体装置の製造方法。
6. 前記第三の層間絶縁膜の位置は、前記ボーイング形状が最大幅となる位置より下方に位置することを特徴とする請求項５記載の半導体装置の製造方法。

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