JP4538272B2 - 湿式洗浄によるアタックを防止できる半導体装置の製造方法 - Google Patents
湿式洗浄によるアタックを防止できる半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4538272B2 JP4538272B2 JP2004194518A JP2004194518A JP4538272B2 JP 4538272 B2 JP4538272 B2 JP 4538272B2 JP 2004194518 A JP2004194518 A JP 2004194518A JP 2004194518 A JP2004194518 A JP 2004194518A JP 4538272 B2 JP4538272 B2 JP 4538272B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- attack
- semiconductor device
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 97
- 239000004065 semiconductor Substances 0.000 title claims description 42
- 238000004140 cleaning Methods 0.000 title claims description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 230000008569 process Effects 0.000 claims description 77
- 238000005530 etching Methods 0.000 claims description 67
- 239000012530 fluid Substances 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 24
- 230000002265 prevention Effects 0.000 claims description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims description 16
- 239000004020 conductor Substances 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 6
- 229910052739 hydrogen Inorganic materials 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 230000009969 flowable effect Effects 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 description 193
- 239000011229 interlayer Substances 0.000 description 23
- 229920001709 polysilazane Polymers 0.000 description 15
- 239000005380 borophosphosilicate glass Substances 0.000 description 14
- 239000000463 material Substances 0.000 description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N hydrofluoric acid Substances F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 8
- 239000007789 gas Substances 0.000 description 8
- 208000036252 interstitial lung disease 1 Diseases 0.000 description 8
- 208000036971 interstitial lung disease 2 Diseases 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 239000010410 layer Substances 0.000 description 7
- 230000007261 regionalization Effects 0.000 description 7
- 238000004626 scanning electron microscopy Methods 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- YXFVVABEGXRONW-UHFFFAOYSA-N Toluene Chemical compound CC1=CC=CC=C1 YXFVVABEGXRONW-UHFFFAOYSA-N 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 239000002904 solvent Substances 0.000 description 6
- 125000003903 2-propenyl group Chemical group [H]C([*])([H])C([H])=C([H])[H] 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- DURPTKYDGMDSBL-UHFFFAOYSA-N 1-butoxybutane Chemical compound CCCCOCCCC DURPTKYDGMDSBL-UHFFFAOYSA-N 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000007787 solid Substances 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- CTQNGGLPUBDAKN-UHFFFAOYSA-N O-Xylene Chemical compound CC1=CC=CC=C1C CTQNGGLPUBDAKN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 125000003545 alkoxy group Chemical group 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 239000003960 organic solvent Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 239000008096 xylene Substances 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- ISQINHMJILFLAQ-UHFFFAOYSA-N argon hydrofluoride Chemical compound F.[Ar] ISQINHMJILFLAQ-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001579 optical reflectometry Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 239000012782 phase change material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
Description
本発明は半導体装置の製造方法に関し、特に自己整列コンタクト工程を用いた半導体装置の形成方法に関する。
一般に、半導体装置はその内部に複数の単位素子を含んでなる。半導体装置の高集積化に伴い、一定のセル面積上に高密度に半導体素子を形成しなければならなくなり、これによって単位素子、例えばトランジスタ、キャパシタの大きさは徐々に小さくなっている。特にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような半導体メモリ装置において、デザインルールが減少するにつれ、セルの内部に形成される半導体素子の大きさが徐々に小さくなっている。実際、近年半導体ＤＲＡＭ装置の最小線幅は０．１μｍ以下で形成され、８０ｎｍ以下にまで要求されてきている。したがって、セルを構成する半導体素子の製造工程において多くの困難が生じてきている。
線幅が８０ｎｍ以下である半導体素子において、１９３ｎｍの波長を有するＡｒＦ（フッ化アルゴン）露光を用いて、フォトリソグラフィ工程を採用する場合、従来のエッチング工程の概念（正確なパターン形成と垂直のエッチング形状等）に加え、エッチングの途中で発生するフォトレジストの変形抑制という要求条件が必要となる。これにより、８０ｎｍ以下の半導体素子の製造時には、エッチングの観点から従来の要求条件のほか、パターン変形防止という新しい要求条件を同時に充たすための工程条件の開発が重要な課題となってきている。
一方、半導体素子の高集積化が加速化するにつれて半導体素子を構成する複数の要素は積層構造をなし、これにより導入されたのがコンタクトプラグ（またはパッド）の概念である。
このようなコンタクトプラグの形成においては、下部で最小領域内で広く接触面積をとり、上部では後続工程に対して接触マージンを広げるために下部より広く接触面積をとる、下部に比べ上部の面積が大きいランディングプラグコンタクト（Ｌａｎｄｉｎｇ ｐｌｕｇ ｃｏｎｔａｃｔ）技術が導入され通常使用されている（例えば、特許文献１参照）。
このようなコンタクトプラグの形成においては、下部で最小領域内で広く接触面積をとり、上部では後続工程に対して接触マージンを広げるために下部より広く接触面積をとる、下部に比べ上部の面積が大きいランディングプラグコンタクト（Ｌａｎｄｉｎｇ ｐｌｕｇ ｃｏｎｔａｃｔ）技術が導入され通常使用されている（例えば、特許文献１参照）。
こうしたランディングプラグコンタクトを形成するためには、自己整列コンタクト（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ；以下、「ＳＡＣ」と記す）エッチング工程が必要である。ＳＡＣエッチング工程は、エッチング選択比を有する底部構造にエッチングを行い、コンタクトを形成する技術であり、一般的に酸化膜と窒化膜とのエッチング選択比を用いる。
一方、素子の集積度が増加し、デザインルールの最小化によって、隣接する導電パターン（例えば、ゲート電極）間の距離は減少するが、導電パターンの厚さが増加することによって、導電パターンの高さと導電パターンの幅との割合を示すアスペクト比は徐々に増加してきている。
そのため、高いアスペクト比を有する導電パターン間に発生する空間を埋め込むための技術が必要となってきている。しかし、優れたギャップフィル（Ｇａｐ−ｆｉｌｌｉｎｇ）特性を有するＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜は８００℃以上の高温熱流動工程を必要とし、素子の側面にＢＰＳＧが拡散するという問題点がある。
そのため、高いアスペクト比を有する導電パターン間に発生する空間を埋め込むための技術が必要となってきている。しかし、優れたギャップフィル（Ｇａｐ−ｆｉｌｌｉｎｇ）特性を有するＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜は８００℃以上の高温熱流動工程を必要とし、素子の側面にＢＰＳＧが拡散するという問題点がある。
このような問題点を改善するためのひとつとして近年、薄膜に流動性絶縁膜を用いた流動充填工程が開発中である。このような流動性絶縁膜にはＡＰＬ（Ａｄｖａｎｃｅｄ Ｐｌａｎａｒｉｚａｔｉｏｎ Ｌａｙｅｒ）膜や、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜（またはＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）膜という）がある。
以下、流動性絶縁膜であるＳＯＧ膜を例にあげて説明する。
以下、流動性絶縁膜であるＳＯＧ膜を例にあげて説明する。
ＳＯＧ膜はギャップフィル特性が優れているが、必ず６００℃〜７００℃で硬化工程を行わなければならない。
最近では、ＳＯＧ膜用の物質中に平均分子量が１０００〜１００００程度のシラザン（Ｓｉｌａｚａｎｅ）系が主に使用されている。シラザンは−（ＳｉＲ１Ｒ２ＮＲ３）ｎ−で表し、ペルヒドロポリシラザンと有機ポリシラザンなどに区分される。ここで、ペルヒドロポリシラザンはＲ１、Ｒ２及びＲ３はいずれも水素からなり、有機ポリシラザンはＲ１、Ｒ２及びＲ３がそれぞれアリル基（炭素１〜８個のアリル基）やその他アリル基、アルコキシ基などの有機原子団から構成されている。
最近では、ＳＯＧ膜用の物質中に平均分子量が１０００〜１００００程度のシラザン（Ｓｉｌａｚａｎｅ）系が主に使用されている。シラザンは−（ＳｉＲ１Ｒ２ＮＲ３）ｎ−で表し、ペルヒドロポリシラザンと有機ポリシラザンなどに区分される。ここで、ペルヒドロポリシラザンはＲ１、Ｒ２及びＲ３はいずれも水素からなり、有機ポリシラザンはＲ１、Ｒ２及びＲ３がそれぞれアリル基（炭素１〜８個のアリル基）やその他アリル基、アルコキシ基などの有機原子団から構成されている。
ポリシラザンはジブチルエーテル（Ｄｉｂｕｔｈｙｌ ｅｔｈｅｒ）、トルエン、キシレンのような有機溶媒に一定の重量％量を含ませて塗布して使用される。通常ポリシラザンと呼ばれるこのようなＳＯＧ塗布物質は、シリケート（Ｓｉｌｉｃａｔｅ）や、シルセスキオキサン（Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）を含むシロキサン（Ｓｉｌｏｘａｎｅ）系に比べ高い温度で熱処理が行われることができる。したがって、より完全な硬化が可能になり、またウェットエッチングに対する抵抗性を高めることができ、ＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）のような膜に比べ工程への採用が容易である。
ＳＯＧ膜の厚さは、ポリシラザン溶液の固形物重量％と塗布の際に使用されるスピナー（Ｓｐｉｎｎｅｒ）の速度によって調節できる。例えば、ジブチルエーテル溶媒にポリシラザン固形物含有量２０％程度の溶液を使用し、スピナーの回転数を数百〜数千ｒｐｍの条件で塗布して５０００Å程度の充分な厚さに形成できる。
ポリシラザンを塗布した後、ベークして溶媒成分を除去する。ベーキングは８０〜３５０℃程度のプリべークと４００℃前後のハードベ−ク、及びこれらの組み合わせであってもよい。この過程によってＳＯＧ膜から溶媒成分とシランガス、その他の窒素、水素を含む成分がガス状で排出される。
ポリシラザンを塗布した後、ベークして溶媒成分を除去する。ベーキングは８０〜３５０℃程度のプリべークと４００℃前後のハードベ−ク、及びこれらの組み合わせであってもよい。この過程によってＳＯＧ膜から溶媒成分とシランガス、その他の窒素、水素を含む成分がガス状で排出される。
そして、７００℃程度の高温で１０分〜１時間の間、熱処理をして他成分を排出し、シリコン酸化膜として構成されるように硬化を行う。硬化は通常水蒸気が供給された酸化性雰囲気下で行われるが、ポリシラザンの有機成分や、その他シリコンを除外した成分が除去され、酸素が供給されることによりシリコン酸化膜が形成される。
しかし、半導体基板上にＳＯＧ膜を塗布した後、硬化工程を行う時、膜の底部までは充分な緻密化がなされず、ＳＯＧ膜の下層になるほどコンタクト形成工程後に行う湿式洗浄工程に対して非常に脆弱な特性を示す。
しかし、半導体基板上にＳＯＧ膜を塗布した後、硬化工程を行う時、膜の底部までは充分な緻密化がなされず、ＳＯＧ膜の下層になるほどコンタクト形成工程後に行う湿式洗浄工程に対して非常に脆弱な特性を示す。
図１（ａ）と（ｂ）は、ＳＡＣエッチング後のＢＰＳＧ膜とＳＯＧ膜の断面を比較して示す平面ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）写真である。
図１（ａ）は、層間絶縁膜ＩＬＤ１としてＢＰＳＧ膜を使用した場合を示すものであり、ＳＡＣエッチング工程後、コンタクトホールＣ１が形成されていることが確認でき、図１（ｂ）は、層間絶縁膜ＩＬＤ２としてＳＯＧ膜を使用した場合ＳＡＣエッチング工程によってコンタクトホールＣ２が形成されていることが確認できる。
図１（ａ）は、層間絶縁膜ＩＬＤ１としてＢＰＳＧ膜を使用した場合を示すものであり、ＳＡＣエッチング工程後、コンタクトホールＣ１が形成されていることが確認でき、図１（ｂ）は、層間絶縁膜ＩＬＤ２としてＳＯＧ膜を使用した場合ＳＡＣエッチング工程によってコンタクトホールＣ２が形成されていることが確認できる。
図２（ａ）と（ｂ）は、ＳＡＣエッチング及び湿式洗浄工程後のＢＰＳＧ膜とＳＯＧ膜の断面を比較して示すＳＥＭ写真である。
図２（ａ）は、図１の（ａ）のＡ−Ａ’線方向に沿った断面図であり、コンタクトホール形成のためのＳＡＣエッチング工程後、コンタクト底面のＣＤ（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ）確保及びエッチング残留物除去のために行うＢＯＥ（Ｂｕｆｆｅｒｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）溶液を使用した湿式洗浄工程において、層間絶縁膜ＩＬＤ１に対するアタックが上下部に亘り、全体的に発生しなかったことが分かる。
図２（ａ）は、図１の（ａ）のＡ−Ａ’線方向に沿った断面図であり、コンタクトホール形成のためのＳＡＣエッチング工程後、コンタクト底面のＣＤ（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ）確保及びエッチング残留物除去のために行うＢＯＥ（Ｂｕｆｆｅｒｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）溶液を使用した湿式洗浄工程において、層間絶縁膜ＩＬＤ１に対するアタックが上下部に亘り、全体的に発生しなかったことが分かる。
一方、図２（ｂ）は、図１（ｂ）のＢ−Ｂ’線方向に沿った断面図であり、硬化が完全になされていないＳＯＧ膜の底部で膜の緻密化がされておらず、膜質が脆弱で湿式溶液によって「Ａ」部のようなアタックを受けたことが分かる。その反面、層間絶縁膜ＩＬＤ２の上部では「Ｔ」部のようにアタックがほとんど発生しなかったことが分かる。図２（ｂ）で「Ｔ」部のように硬化が完全になされる厚さは、層間絶縁膜ＩＬＤ２の最上端部から約４０００Å程度の深さであることが確認できる。
図３（ａ）と（ｂ）は、プラグ形成工程完了後のＢＰＳＧ膜とＳＯＧ膜の平面を比較して示すＳＥＭ写真である。
図３（ａ）は、層間絶縁膜ＩＬＤ１としてＢＰＳＧ膜を使用した場合を示すもので、コンタクトホールを含む全面にプラグ形成用導電膜（例えば、ポリシリコン膜）を全面に蒸着した後に行う化学機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；以下、「ＣＭＰ」と記す）工程により形成された複数のプラグＰ１が層間絶縁膜ＩＬＤ１によって互いに離隔されていることを示す。ＢＰＳＧ膜を層間絶縁膜ＩＬＤ１として使用した場合、層間絶縁膜ＩＬＤ１に対するアタックを受けないので、プラグＰ１間の電気的短絡または絶縁特性の劣化のような問題点が発生しないことが分かる。
図３（ａ）は、層間絶縁膜ＩＬＤ１としてＢＰＳＧ膜を使用した場合を示すもので、コンタクトホールを含む全面にプラグ形成用導電膜（例えば、ポリシリコン膜）を全面に蒸着した後に行う化学機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；以下、「ＣＭＰ」と記す）工程により形成された複数のプラグＰ１が層間絶縁膜ＩＬＤ１によって互いに離隔されていることを示す。ＢＰＳＧ膜を層間絶縁膜ＩＬＤ１として使用した場合、層間絶縁膜ＩＬＤ１に対するアタックを受けないので、プラグＰ１間の電気的短絡または絶縁特性の劣化のような問題点が発生しないことが分かる。
一方、図３（ｂ）は、層間絶縁膜ＩＬＤ２としてＳＯＧ膜を使用する場合であり、層間絶縁膜ＩＬＤ２の底部で湿式洗浄溶液によって発生したアタックによって「Ｘ」部のようなプラグＰ２間の絶縁特性が劣化したことが分かる。このような層間絶縁膜ＩＬＤ２のアタックがさらに激しい場合には、プラグＰ２が互いに電気的に短絡される可能性がある。
したがって、ＳＯＧ膜の硬化される深さの限界によって発生する膜の緻密度の差によって、発生する湿式洗浄工程におけるアタックを防止できる工程技術が必要となってきている。
したがって、ＳＯＧ膜の硬化される深さの限界によって発生する膜の緻密度の差によって、発生する湿式洗浄工程におけるアタックを防止できる工程技術が必要となってきている。
そこで、本発明は上記従来の半導体装置の製造方法における問題点に鑑みてなされたものであって、本発明の目的は、ＳＯＧ膜の硬化時に膜厚さの依存性によって発生する膜の緻密度の差によって、湿式洗浄時誘発されるＳＯＧ膜下部のアタックを防止できる半導体装置の製造方法を提供することにある。
ＰＲＡＭセルは非結晶状態と結晶状態との間で状態遷移をする相変化物質を備える。書込電上記目的を達成するためになされた本発明による湿式洗浄によるアタックを防止できる半導体装置の製造方法は、基板上に隣接する複数の導電パターンを形成するステップと、前記導電パターンが形成された形状に沿ってエッチング停止膜を形成するステップと、前記エッチング停止膜が形成された基板全面に流動性絶縁膜を形成するステップと、前記流動性絶縁膜上にフォトレジストパターンを形成するステップと、前記フォトレジストパターンをエッチングマスクとして、前記隣接する導電パターン間の前記流動性絶縁膜をエッチングし、前記エッチング停止膜を露出させるコンタクトホールを形成するステップと、前記コンタクトホールが形成された全体構造の上部にアタック防止膜を形成するステップと、前記コンタクトホール底面における前記アタック防止膜及びエッチング停止膜を除去し、前記基板を露出させるステップと、前記コンタクトホールの内部を洗浄するステップとを備え、前記アタック防止膜を形成するステップは、前記コンタクトホールが形成された全面に窒化膜系の第１アタック防止膜を形成するステップと、前記第１アタック防止膜上に酸化膜系の第２アタック防止膜を形成するステップとを備えることを特徴とする。
本発明は、層間絶縁膜としてＳＯＧ膜またはＡＰＬ膜などの流動性絶縁膜を使用し、通常のＳＡＣ工程を行いエッチング停止膜でＳＡＣエッチングを停止する。次いで、全面に段差被覆性が比較的低い蒸着方式でアタック防止膜（窒化膜と酸化膜）を形成し、エッチング停止膜を除去してコンタクトオープン工程を完了した後に洗浄工程を行う。このように、洗浄工程前に露出された流動性絶縁膜へのアタックを防止できるアタック防止膜を形成することによって、湿式洗浄による流動性絶縁膜へのアタックを防止できる。
本発明に係る湿式洗浄によるアタックを防止できる半導体装置の製造方法によれば、アタック防止膜を介して湿式洗浄による流動性絶縁膜へのアタックを防止することによって、半導体装置製造時における欠陥の発生を最小化し、収率を向上させることができるという効果がある。
次に、本発明に係る湿式洗浄によるアタックを防止できる半導体装置の製造方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
図４は、ランディングプラグコンタクト形成のためのＳＡＣエッチング工程が完了したレイアウトを概略的に示す平面図である。
図４に示すように、ウェル及びフィールド酸化膜などのように半導体素子を構成するための複数の要素が形成された基板（図示せず）上に複数のゲート電極パターンＧ１〜Ｇ５が一定間隔で配置されており、ゲート電極パターンＧ１〜Ｇ５と直交する方向に複数のＴ字状（Ｔ−Ｔｙｐｅ）のランディングプラグコンタクト形成のためのコンタクトホールパターンＬＰ１〜ＬＰ７が形成されている。
図４に示すように、ウェル及びフィールド酸化膜などのように半導体素子を構成するための複数の要素が形成された基板（図示せず）上に複数のゲート電極パターンＧ１〜Ｇ５が一定間隔で配置されており、ゲート電極パターンＧ１〜Ｇ５と直交する方向に複数のＴ字状（Ｔ−Ｔｙｐｅ）のランディングプラグコンタクト形成のためのコンタクトホールパターンＬＰ１〜ＬＰ７が形成されている。
Ｔ字状の各コンタクトホールパターンＬＰ１〜ＬＰ７は３個のコンタクトホールを含む。例えば、ＬＰ１でＣ１とＣ４は後続する工程でストレージノードコンタクトが形成される領域を示し、Ｃ１３は後続する工程によってビットラインコンタクトが行われる領域を示す。
すなわち、Ｃ１〜Ｃ１２はストレージノードコンタクトが形成される領域を示し、Ｃ１３〜Ｃ１７は後続する工程によってビットラインコンタクトが行われる領域を示す。
すなわち、Ｃ１〜Ｃ１２はストレージノードコンタクトが形成される領域を示し、Ｃ１３〜Ｃ１７は後続する工程によってビットラインコンタクトが行われる領域を示す。
一方、各コンタクトホールパターンＬＰ１〜ＬＰ７間のゲート電極パターンＧ１〜Ｇ５の上部には層間絶縁膜（図示せず）が存在する。
以下、本実施例では上述した図４の平面図のＡ−Ａ’及びＢ−Ｂ’線方向に沿った断面を例にその工程について説明する。
以下、本実施例では上述した図４の平面図のＡ−Ａ’及びＢ−Ｂ’線方向に沿った断面を例にその工程について説明する。
図５乃至図９は、本発明の実施例に係る半導体素子のパターン形成工程を説明するための断面図であり、これを参照してさらに詳細に説明する。
以下に説明する本発明の実施例では、半導体素子のコンタクトホールパターン形成工程を例にあげて説明するが、本発明の採用対象となるコンタクトホールパターンは金属配線コンタクトとビットライン、またはキャパシタのストレージノードコンタクトのためのソース／ドレイン接合などの基板内の不純物接合層とのコンタクト、及びコンタクトパッド形成のための工程などに採用可能である。
以下に説明する本発明の実施例では、半導体素子のコンタクトホールパターン形成工程を例にあげて説明するが、本発明の採用対象となるコンタクトホールパターンは金属配線コンタクトとビットライン、またはキャパシタのストレージノードコンタクトのためのソース／ドレイン接合などの基板内の不純物接合層とのコンタクト、及びコンタクトパッド形成のための工程などに採用可能である。
まず図５に示すように、半導体装置を構成するための複数の要素、例えばフィールド絶縁膜とウェルなどが形成された半導体基板５０上にゲートハードマスク５３／ゲート導電膜５２／ゲート絶縁膜５１が積層されたゲート電極パターンＧ２〜Ｇ５を形成する。
ゲート絶縁膜５１はシリコン酸化膜などの通常の酸化膜系の物質膜を使用し、ゲート導電膜５２はポリシリコン、タングステン（Ｗ）、タングステン窒化膜（ＷＮＸ）、タングステンシリサイド（ＷＳｉＸ）などを単独またはこれらを組合わせて使用する。
ゲート絶縁膜５１はシリコン酸化膜などの通常の酸化膜系の物質膜を使用し、ゲート導電膜５２はポリシリコン、タングステン（Ｗ）、タングステン窒化膜（ＷＮＸ）、タングステンシリサイド（ＷＳｉＸ）などを単独またはこれらを組合わせて使用する。
ゲートハードマスク５３は、後続するコンタクト形成のためのエッチング工程の中、層間絶縁膜をエッチングし、コンタクトホールを形成する過程においてゲート導電膜５２がアタックを受けることを防止するためのものであり、層間絶縁膜とエッチング速度が顕著に異なる物質を使用する。例えば、層間絶縁膜に酸化膜系を使用する場合には、シリコン窒化膜（ＳｉＮ）またはシリコン酸化窒化膜（ＳｉＯＮ）などの窒化膜系の物質を使用し、層間絶縁膜にポリマー系低誘電率膜を使用する場合は酸化膜系の物質を使用する。
ゲート電極パターンＧ２〜Ｇ５の間の基板５０にソース／ドレイン接合などの不純物拡散領域（図示せず）を形成する。
ゲート電極パターンＧ２〜Ｇ５の間の基板５０にソース／ドレイン接合などの不純物拡散領域（図示せず）を形成する。
イオン注入によってゲート電極パターンＧ２〜Ｇ５の間にソース／ドレイン接合領域を形成する場合、通常ゲート電極パターンＧ２〜Ｇ５が一直線となるようにイオン注入によって基板５０に不純物を注入した後、ゲート電極パターンＧ２〜Ｇ５の側壁にスペーサを形成し、再びイオン注入工程を行ってＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）構造になるようにする。ここで、ＬＤＤ構造と不純物拡散領域及びスペーサ形成工程の詳細な説明は省略する。
ゲート電極パターンＧ２〜Ｇ５が形成された全面に後続するＳＡＣエッチング工程で基板５０へのアタックを防止するために、エッチングを停止させる機能をするエッチング停止膜５４を形成する。この時、ゲート電極パターンＧ２〜Ｇ５の形状に沿ってエッチング停止膜５４が形成されることが好ましく、エッチング停止膜５４にはシリコン窒化膜またはシリコン酸化窒化膜などの窒化膜系の物質膜を使用する。
次に、エッチング停止膜５４が形成された全体構造の上部に層間絶縁膜として流動性絶縁膜５５を形成する。
流動性絶縁膜５５は上述したように、ゲート電極パターンＧ２〜Ｇ５の間のアスペクト比増加によるギャップフィル特性を向上させるために採用するものであり、スピンコーティングなどの方式を使用して塗布する。
流動性絶縁膜としては、ＳＯＧ膜やＡＰＬ膜を使用することができる。
流動性絶縁膜５５は上述したように、ゲート電極パターンＧ２〜Ｇ５の間のアスペクト比増加によるギャップフィル特性を向上させるために採用するものであり、スピンコーティングなどの方式を使用して塗布する。
流動性絶縁膜としては、ＳＯＧ膜やＡＰＬ膜を使用することができる。
流動性絶縁膜５５にＳＯＧ膜を使用する場合を説明すると、ＳＯＧ膜用物質には通常平均分子量１０００〜１００００程度のシラザン系が使用され、シラザンは「−（ＳｉＲ１Ｒ２ＮＲ３）ｎ−」で表し、ここでペルヒドロポリシラザンはＲ１、Ｒ２及びＲ３はいずれも水素からなり、有機ポリシラザンはＲ１、Ｒ２及びＲ３がそれぞれアリル基（炭素１〜８個のアリル基）やその他アリル基、アルコキシ基などの有機原子団から構成されている。
ポリシラザンはジブチルエーテル、トルエン、キシレンのような有機溶媒に一定の重量％量を含ませた状態で塗布として使用される。通常、ポリシラザンと呼ばれるこのようなＳＯＧ塗布物質は、シリケートやシルセスキオキサンを含むシロキサン系に比べ高い温度で熱処理がなされる。したがって、より完全な硬化が可能になり、またウェットエッチングに対する抵抗性を高めることができ、ＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）のような膜に比べ工程への採用が容易である。
ＳＯＧ膜の厚さは、ポリシラザン溶液の固形物重量％と塗布の際に使用されたスピナーの速度によって調節できる。例えば、ジブチルエーテル溶媒にポリシラザン固形物含有量２０重量％程度の溶液を使用し、スピナーの回転数を数百〜数千ｒｐｍの条件で塗布して５０００Å程度の充分な厚さに形成する。
ポリシラザンを塗布したら、ベークして溶媒成分を除去する。ベーキングは８０〜３５０℃程度のプリべークと４００℃前後のハードベ−ク、及びそれらの組み合わせであってもよい。この工程を通し、ＳＯＧ膜から溶媒成分とシランガス、その他の窒素、水素を含む成分がガス状で排出される。
ポリシラザンを塗布したら、ベークして溶媒成分を除去する。ベーキングは８０〜３５０℃程度のプリべークと４００℃前後のハードベ−ク、及びそれらの組み合わせであってもよい。この工程を通し、ＳＯＧ膜から溶媒成分とシランガス、その他の窒素、水素を含む成分がガス状で排出される。
そして、７００℃程度の高温で１０分〜１時間の間熱処理をし、他成分を排出し、シリコン酸化膜として構成されるように硬化を行う。硬化は通常水蒸気が供給された酸化性雰囲気下で行われるが、ポリシラザンの有機成分や、その他シリコンを除外した成分が除去され、酸素が供給されることによりシリコン酸化膜が形成される。
硬化は６００℃〜７００℃の温度で１０分〜１時間程度を１回〜２回以上、複数回行い、この時雰囲気ガスとしてＨ２Ｏ、Ｏ２、Ｎ２、Ｈ２、Ｎ２Ｏなどを単独、または組み合わせてを使用する。
硬化は６００℃〜７００℃の温度で１０分〜１時間程度を１回〜２回以上、複数回行い、この時雰囲気ガスとしてＨ２Ｏ、Ｏ２、Ｎ２、Ｈ２、Ｎ２Ｏなどを単独、または組み合わせてを使用する。
流動性絶縁膜５５としてＡＰＬ膜を使用する場合を説明すると、ＡＰＬ膜は３つのステップによって形成され、ソースガスとしてはＳｉＨ４とＨ２Ｏ２を用いる。
ＡＰＬ膜形成の第１のステップは、ＡＰＬ膜の接着及びフロー特性を向上させるために基板の底部層に対してプラズマ処理を行う。この時、ＰＥ−ＣＶＤチャンバーでＮ２ＯまたはＮ２ガスを供給しながら、チャンバー内の圧力は４００ｍＴｏｒｒ程度に維持して５００Ｗ程度のパワーを使用してプラズマ処理を行う。
ＡＰＬ膜形成の第１のステップは、ＡＰＬ膜の接着及びフロー特性を向上させるために基板の底部層に対してプラズマ処理を行う。この時、ＰＥ−ＣＶＤチャンバーでＮ２ＯまたはＮ２ガスを供給しながら、チャンバー内の圧力は４００ｍＴｏｒｒ程度に維持して５００Ｗ程度のパワーを使用してプラズマ処理を行う。
第２のステップでは、ギャップフィリングと自己平坦化特性に基づいて基板構造上にＡＰＬ膜を蒸着する。この蒸着工程では、ＬＰ（ｌｏｗ ｐｒｅｓｓｕｒｅ）−ＣＶＤチャンバーで主なソースガスとしてＳｉＨ４とＨ２Ｏ２を使用して、下記の反応式のような反応によって、シリコン酸化膜に水素基がついた形態のＡＰＬ膜を形成する。
（式１）
ＳｉＨ４＋Ｈ２Ｏ２→Ｓｉ（ＯＨ）４→ＳｉＯｘＨｙ
次に、第３のステップでＳｉＨ４とＮ２Ｏ（及び／またはＮ２）の雰囲気で炉熱処理を行い、シリコン酸化膜から水素基を除去することによってＡＰＬ膜を形成を完成させる。
（式１）
ＳｉＨ４＋Ｈ２Ｏ２→Ｓｉ（ＯＨ）４→ＳｉＯｘＨｙ
次に、第３のステップでＳｉＨ４とＮ２Ｏ（及び／またはＮ２）の雰囲気で炉熱処理を行い、シリコン酸化膜から水素基を除去することによってＡＰＬ膜を形成を完成させる。
次に、図６を参照すると、流動性絶縁膜５５上にフォトレジストをスピンコーティングなどの方法によって適切な厚さに塗布した後、ＫｒＦ、ＡｒＦまたはＦ２などの露光源とコンタクトホールの幅を画定するための所定のレチクル（図示せず）を使用しフォトレジストの所定部分を選択的に露光し、現象工程により、露光工程で露光されたか又は露光されなかった部分を残留させた後、後続する洗浄工程を通してエッチング残留物などを除去することによって、ランディングプラグコンタクト形成のためのフォトレジストパターン５６を形成する。
フォトレジストパターン５６を形成する前に、反射防止膜（図示せず）を流動性絶縁膜５５上に形成することが可能である。反射防止膜は、流動性絶縁膜５５の光反射度が高くなることで発生する乱反射によって所望しないパターンが形成されることを防止し、流動性絶縁膜５５とフォトレジスト５６との接着力を向上させる。反射防止膜はフォトレジストとそのエッチング特性が類似の有機系の物質を主に使用する。また、工程によってはこれを省略することができる。
また、流動性絶縁膜５５とフォトレジストとの間、または流動性絶縁膜５５と反射防止膜との間にハードマスクを形成することもできる。この時、使用されるハードマスク材料としては窒化膜系の絶縁性物質や、タングステンやポリシリコンなどの導電性物質を使用することできる。
また、流動性絶縁膜５５とフォトレジストとの間、または流動性絶縁膜５５と反射防止膜との間にハードマスクを形成することもできる。この時、使用されるハードマスク材料としては窒化膜系の絶縁性物質や、タングステンやポリシリコンなどの導電性物質を使用することできる。
次に、フォトレジストパターン５６をエッチングマスクとして被エッチング層である流動性絶縁膜５５をエッチングされパターン化した流動性絶縁膜５５Ａを得る。このＳＡＣエッチング工程から、隣接するゲート電極パターンＧ２〜Ｇ５の間の所定の位置でエッチング停止膜５４を露出させる複数のコンタクトホール５７を形成する。
この時、流動性絶縁膜５５のエッチングにはＳＡＣエッチング工程で用いる通常のレシピを採用する、つまり、ＣＦ４、Ｃ４Ｆ６、Ｃ４Ｆ８、ＣＨ２Ｆ２またはＣ５Ｆ８などのガスを主ガスとして使用し、ここにＨｅ、ＮｅまたはＡｒなどのキャリアガスを添加して使用する。
次に、フォトレジストパターン５６を除去するが、この場合は通常のフォトレジストストリップ工程を採用する。図６は、コンタクトホール５７が形成された工程断面を示す。
この時、流動性絶縁膜５５のエッチングにはＳＡＣエッチング工程で用いる通常のレシピを採用する、つまり、ＣＦ４、Ｃ４Ｆ６、Ｃ４Ｆ８、ＣＨ２Ｆ２またはＣ５Ｆ８などのガスを主ガスとして使用し、ここにＨｅ、ＮｅまたはＡｒなどのキャリアガスを添加して使用する。
次に、フォトレジストパターン５６を除去するが、この場合は通常のフォトレジストストリップ工程を採用する。図６は、コンタクトホール５７が形成された工程断面を示す。
次に図７を参照すると、ＳＡＣエッチング工程が完了した全面に窒化膜系の第１アタック防止膜５８と酸化膜系の第２アタック防止膜５９を段差被覆性が比較的低いプラズマ化学気相蒸着Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；以下、ＰＥＣＶＤと記す）方式を使用して形成する。
この時、第１及び第２アタック防止膜５８、５９は、コンタクトホール５７の底面部での蒸着の厚さがゲート電極パターンＧ２〜Ｇ５の上部での厚さに比べて薄く蒸着されるようにする。ここで、第１アタック防止膜５８は、２０Å〜１５０Å程度の薄い厚さで形成される。
図７は、第１及び第２アタック防止膜５８、５９が形成された工程断面を示す。
この時、第１及び第２アタック防止膜５８、５９は、コンタクトホール５７の底面部での蒸着の厚さがゲート電極パターンＧ２〜Ｇ５の上部での厚さに比べて薄く蒸着されるようにする。ここで、第１アタック防止膜５８は、２０Å〜１５０Å程度の薄い厚さで形成される。
図７は、第１及び第２アタック防止膜５８、５９が形成された工程断面を示す。
次に、図８に示すように、エッチング停止膜５４、第１及び第２アタック防止膜５８、５９をブランケットエッチングによってゲート電極パターンＧ２〜Ｇ５の間の基板（５０、具体的には不純物拡散領域）が露出するまで除去する。ブランケットエッチング工程中、コンタクトホール５７の底部の第１アタック防止膜５８及びエッチング停止膜５４が除去される。それにより、コンタクトホール５７が形成されたゲート電極パターンＧ２〜Ｇ５の側面の残った第１アタック防止膜５８及びエッチング停止膜５４が、それぞれスペーサ５８Ａ、５４Ａになる。また、ブランケットエッチング工程で残った第１アタック防止膜５９は５９Ａで示される。
次に、コンタクトホール５７底面部のＣＤを確保し、ＳＡＣエッチング工程及びブランケットエッチング工程後に残留するエッチング残留物を除去するために、ＢＯＥやＨＦなどの洗浄液を使用して湿式洗浄を行う。
洗浄時にはＢＯＥまたはフッ酸（ＨＦ）を使用するが、フッ酸の場合、水とフッ酸の割合が５０：１〜５００：１である薄いフッ酸を使用することが好ましい。
一方、第１及び第２アタック防止膜の残膜５８Ａ、５９Ａがパターンされた流動性絶縁膜５５Ａの側面と上部を覆っているため、洗浄工程で流動性絶縁膜５５に対するアタックが発生しない。
洗浄時にはＢＯＥまたはフッ酸（ＨＦ）を使用するが、フッ酸の場合、水とフッ酸の割合が５０：１〜５００：１である薄いフッ酸を使用することが好ましい。
一方、第１及び第２アタック防止膜の残膜５８Ａ、５９Ａがパターンされた流動性絶縁膜５５Ａの側面と上部を覆っているため、洗浄工程で流動性絶縁膜５５に対するアタックが発生しない。
次に、図９に示すように、コンタクトホール５７が形成された基板５０の全面にプラグ形成用の導電性物質を蒸着してコンタクトホール５７を十分に埋め込んだ後、ゲートハードマスク５３が露出されるまで平坦化工程（ＣＭＰ工程）を行いコンタクトホール５７を介して基板５０、例えば基板５０の不純物拡散領域と電気的に導通され、ゲートハードマスク５３と上部が平坦化されたプラグ６０を形成する。
平坦化工程では、まずＣＭＰを行う前にメモリのセル領域と周辺回路領域の段差を軽減させるためにプラグ６０形成用の導電性物質に対するエッチバック工程を行った後、ＣＭＰ工程を行えばよりたやすく平坦化がなされる。
プラグ６０形成用の導電性物質膜として最も多く使用される物質は、ポリシリコンであり、Ｔｉ、ＴｉＮなどのバリヤメタル膜を積層して形成することもでき、タングステンなどを使用することもできる。
最近では、プラグ６０を形成するのに、上述した蒸着工程の以外に選択的エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）工程もまた多く採用される。
プラグ６０形成用の導電性物質膜として最も多く使用される物質は、ポリシリコンであり、Ｔｉ、ＴｉＮなどのバリヤメタル膜を積層して形成することもでき、タングステンなどを使用することもできる。
最近では、プラグ６０を形成するのに、上述した蒸着工程の以外に選択的エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）工程もまた多く採用される。
上述したように本発明では、層間絶縁用としてＳＯＧ膜またはＡＰＬ膜などの流動性絶縁膜を形成した後、ＳＡＣエッチング工程を完了後、全面にＰＥＣＶＤのような段差被覆性が低い蒸着方式を使用して第１及び第２アタック防止膜を蒸着してエッチング停止膜を除去した後、湿式洗浄工程によりコンタクトオープン工程を完了する。
したがって、湿式洗浄工程時に流動性絶縁膜の側面及び上部を、第１及び第２アタック防止膜を用いて覆い、保護することによって、湿式洗浄工程での洗浄液による流動性絶縁膜のアタックを防止することが可能となる。
したがって、湿式洗浄工程時に流動性絶縁膜の側面及び上部を、第１及び第２アタック防止膜を用いて覆い、保護することによって、湿式洗浄工程での洗浄液による流動性絶縁膜のアタックを防止することが可能となる。
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
例えば、上述した本発明の実施の形態ではＴ字状のＳＡＣ工程だけをその例としたが、これ以外にもライン状や、ホール状のＳＡＣ工程にも採用が可能で、ゲート電極パターン間だけでなく、ビットライン間をオープンさせる工程（すなわち、ストレージノードコンタクトホール形成工程）、またはビアコンタクト形成工程など多様な半導体製造工程への採用が可能である。
例えば、上述した本発明の実施の形態ではＴ字状のＳＡＣ工程だけをその例としたが、これ以外にもライン状や、ホール状のＳＡＣ工程にも採用が可能で、ゲート電極パターン間だけでなく、ビットライン間をオープンさせる工程（すなわち、ストレージノードコンタクトホール形成工程）、またはビアコンタクト形成工程など多様な半導体製造工程への採用が可能である。
５０ 基板
５１ ゲート絶縁膜
５２ ゲート導電膜
５３ ゲートハードマスク
５４ エッチング停止膜
５４Ａ エッチング停止膜（スペーサ）
５５ 流動性絶縁膜
５５Ａ 流動性絶縁膜（スペーサ）
５７ コンタクトホール
５８、５８Ａ 第１アタック防止膜
５９、５９Ａ 第２アタック防止膜
６０ プラグ
Ｇ２〜Ｇ５ ゲート電極パターン
５１ ゲート絶縁膜
５２ ゲート導電膜
５３ ゲートハードマスク
５４ エッチング停止膜
５４Ａ エッチング停止膜（スペーサ）
５５ 流動性絶縁膜
５５Ａ 流動性絶縁膜（スペーサ）
５７ コンタクトホール
５８、５８Ａ 第１アタック防止膜
５９、５９Ａ 第２アタック防止膜
６０ プラグ
Ｇ２〜Ｇ５ ゲート電極パターン
Claims (11)
- 基板上に隣接する複数の導電パターンを形成するステップと、
前記導電パターンが形成された形状に沿ってエッチング停止膜を形成するステップと、
前記エッチング停止膜が形成された基板全面に流動性絶縁膜を形成するステップと、
前記流動性絶縁膜上にフォトレジストパターンを形成するステップと、
前記フォトレジストパターンをエッチングマスクとして、前記隣接する導電パターン間の前記流動性絶縁膜をエッチングし、前記エッチング停止膜を露出させるコンタクトホールを形成するステップと、
前記コンタクトホールが形成された全体構造の上部にアタック防止膜を形成するステップと、
前記コンタクトホール底面における前記アタック防止膜及びエッチング停止膜を除去し、
前記基板を露出させるステップと、
前記コンタクトホールの内部を洗浄するステップとを備え、
前記アタック防止膜を形成するステップは、前記コンタクトホールが形成された全面に窒化膜系の第１アタック防止膜を形成するステップと、
前記第１アタック防止膜上に酸化膜系の第２アタック防止膜を形成するステップとを備えることを特徴とする湿式洗浄によるアタックを防止できる半導体装置の製造方法。 - 前記第１及び第２アタック防止膜を形成するステップは、プラズマ化学気相蒸着方式（ＰＥＣＶＤ）を使用することを特徴とする請求項１に記載の湿式洗浄によるアタックを防止できる半導体装置の製造方法。
- 前記第１アタック防止膜を２０Å乃至１５０Åの厚さで形成することを特徴とする請求項１に記載の湿式洗浄によるアタックを防止できる半導体装置の製造方法。
- 前記流動性絶縁膜は、ＳＯＧ膜またはＡＰＬ（Ａｄｖａｎｃｅｄ Ｐｌａｎａｒｉｚａｔｉｏｎ Ｌａｙｅｒ）であることを特徴とする請求項１に記載の湿式洗浄によるアタックを防止できる半導体装置の製造方法。
- 前記流動性絶縁膜がＳＯＧ膜である場合、前記流動性絶縁膜を形成するステップは、前記ＳＯＧ膜を塗布するステップと、前記ＳＯＧ膜を硬化するステップとを備え、
前記硬化するステップは、Ｈ２Ｏ、Ｏ２、Ｎ２、Ｈ２及びＮ２Ｏからなるグループから選択された少なくとも一つのガス雰囲気内、６００℃乃至７００℃の温度下で、１０分乃至６０分間行うことを特徴とする請求項４に記載の湿式洗浄によるアタックを防止できる半導体装置の製造方法。 - 前記洗浄するステップ後、露出された基板と電気的に導通されるプラグを形成するステップをさらに備え、
前記プラグを形成するステップは、露出された基板と導通されるようにプラグ形成用導電物質を形成するステップと、
セル領域と周辺回路領域の段差を縮めるために、形成された前記プラグ形成用導電物質の一部をエッチバックして除去するステップと、
前記導電パターンの上部を露出させるために前記プラグ形成用導電物質を研磨して離隔されたプラグを形成するステップと、を備えることを特徴とする請求項１に記載の湿式洗浄によるアタックを防止できる半導体装置の製造方法。 - 前記プラグ形成用導電物質を形成するステップは、前記基板の全面に前記プラグ形成用導電物質を蒸着する方式、または選択的エピタキシャル成長によって、前記露出された基板から成長させる方式を使用することを特徴とする請求項６に記載の湿式洗浄によるアタックを防止できる半導体装置の製造方法。
- 前記フォトレジストパターンは、Ｔ字状、ライン状またはホール状のいずれか一つの形状を備えることを特徴とする請求項１に記載の湿式洗浄によるアタックを防止できる半導体装置の製造方法。
- 前記導電パターンは、ゲート電極パターン、ビットラインまたは金属配線のいずれか一つであることを特徴とする請求項１に記載の湿式洗浄によるアタックを防止できる半導体装置の製造方法。
- 前記コンタクトホールを形成するステップは、自己整列コンタクトエッチング工程を使用することを特徴とする請求項１に記載の湿式洗浄によるアタックを防止できる半導体装置の製造方法。
- 前記エッチング停止膜を除去するステップは、ブランケットエッチング工程を使用することを特徴とする請求項１に記載の湿式洗浄によるアタックを防止できる半導体装置の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030068702A KR100645458B1 (ko) | 2003-10-02 | 2003-10-02 | 습식 세정에 의한 어택을 방지할 수 있는 반도체 장치제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005117016A JP2005117016A (ja) | 2005-04-28 |
| JP4538272B2 true JP4538272B2 (ja) | 2010-09-08 |
Family
ID=34386709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004194518A Expired - Fee Related JP4538272B2 (ja) | 2003-10-02 | 2004-06-30 | 湿式洗浄によるアタックを防止できる半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6995056B2 (ja) |
| JP (1) | JP4538272B2 (ja) |
| KR (1) | KR100645458B1 (ja) |
| CN (1) | CN100565818C (ja) |
| TW (1) | TWI251296B (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7524735B1 (en) | 2004-03-25 | 2009-04-28 | Novellus Systems, Inc | Flowable film dielectric gap fill process |
| US9257302B1 (en) | 2004-03-25 | 2016-02-09 | Novellus Systems, Inc. | CVD flowable gap fill |
| US7825034B2 (en) * | 2005-10-06 | 2010-11-02 | United Microelectronics Corp. | Method of fabricating openings and contact holes |
| US8164141B2 (en) | 2005-10-06 | 2012-04-24 | United Microelectronics Corp. | Opening structure with sidewall of an opening covered with a dielectric thin film |
| US8236702B2 (en) * | 2005-10-06 | 2012-08-07 | United Microelectronics Corp. | Method of fabricating openings and contact holes |
| KR100818708B1 (ko) * | 2006-08-18 | 2008-04-01 | 주식회사 하이닉스반도체 | 표면 세정을 포함하는 반도체소자 제조방법 |
| US9245739B2 (en) | 2006-11-01 | 2016-01-26 | Lam Research Corporation | Low-K oxide deposition by hydrolysis and condensation |
| KR100909757B1 (ko) * | 2007-10-31 | 2009-07-29 | 주식회사 하이닉스반도체 | 반도체 소자의 층간절연막 형성 방법 |
| TWI452419B (zh) * | 2008-01-28 | 2014-09-11 | Az Electronic Mat Ip Japan Kk | 細微圖案光罩及其製造方法、及使用其之細微圖案形成方法 |
| US20090253081A1 (en) * | 2008-04-02 | 2009-10-08 | David Abdallah | Process for Shrinking Dimensions Between Photoresist Pattern Comprising a Pattern Hardening Step |
| US20090253080A1 (en) * | 2008-04-02 | 2009-10-08 | Dammel Ralph R | Photoresist Image-Forming Process Using Double Patterning |
| US20100040838A1 (en) * | 2008-08-15 | 2010-02-18 | Abdallah David J | Hardmask Process for Forming a Reverse Tone Image |
| US8455176B2 (en) | 2008-11-12 | 2013-06-04 | Az Electronic Materials Usa Corp. | Coating composition |
| JP4886021B2 (ja) * | 2008-12-16 | 2012-02-29 | エルピーダメモリ株式会社 | 半導体装置及びその製造方法 |
| US20100183851A1 (en) * | 2009-01-21 | 2010-07-22 | Yi Cao | Photoresist Image-forming Process Using Double Patterning |
| US8084186B2 (en) * | 2009-02-10 | 2011-12-27 | Az Electronic Materials Usa Corp. | Hardmask process for forming a reverse tone image using polysilazane |
| KR101078732B1 (ko) * | 2009-06-24 | 2011-11-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| CN102005412B (zh) * | 2009-09-03 | 2012-12-12 | 中芯国际集成电路制造(上海)有限公司 | 接触孔的形成方法和接触插塞的形成方法 |
| US8278224B1 (en) | 2009-09-24 | 2012-10-02 | Novellus Systems, Inc. | Flowable oxide deposition using rapid delivery of process gases |
| US8685867B1 (en) * | 2010-12-09 | 2014-04-01 | Novellus Systems, Inc. | Premetal dielectric integration process |
| US9719169B2 (en) | 2010-12-20 | 2017-08-01 | Novellus Systems, Inc. | System and apparatus for flowable deposition in semiconductor fabrication |
| US8846536B2 (en) | 2012-03-05 | 2014-09-30 | Novellus Systems, Inc. | Flowable oxide film with tunable wet etch rate |
| TWI473206B (zh) * | 2012-07-03 | 2015-02-11 | Powerchip Technology Corp | 接觸窗的形成方法 |
| US9847222B2 (en) | 2013-10-25 | 2017-12-19 | Lam Research Corporation | Treatment for flowable dielectric deposition on substrate surfaces |
| US9349939B2 (en) * | 2014-05-23 | 2016-05-24 | Qualcomm Incorporated | Etch-resistant protective coating for a magnetic tunnel junction device |
| US10049921B2 (en) | 2014-08-20 | 2018-08-14 | Lam Research Corporation | Method for selectively sealing ultra low-k porous dielectric layer using flowable dielectric film formed from vapor phase dielectric precursor |
| US10388546B2 (en) | 2015-11-16 | 2019-08-20 | Lam Research Corporation | Apparatus for UV flowable dielectric |
| US9916977B2 (en) | 2015-11-16 | 2018-03-13 | Lam Research Corporation | Low k dielectric deposition via UV driven photopolymerization |
| KR20210143943A (ko) | 2019-04-19 | 2021-11-29 | 램 리써치 코포레이션 | 원자층 증착 동안 급속 플러시 퍼징 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10144788A (ja) * | 1996-11-08 | 1998-05-29 | Sony Corp | 半導体装置の製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5356834A (en) * | 1992-03-24 | 1994-10-18 | Kabushiki Kaisha Toshiba | Method of forming contact windows in semiconductor devices |
| US5897372A (en) * | 1995-11-01 | 1999-04-27 | Micron Technology, Inc. | Formation of a self-aligned integrated circuit structure using silicon-rich nitride as a protective layer |
| US5814553A (en) * | 1996-05-09 | 1998-09-29 | United Microelectronics Corp. | Method of fabricating self-align contact window with silicon nitride side wall |
| US6136700A (en) * | 1996-12-20 | 2000-10-24 | Texas Instruments Incorporated | Method for enhancing the performance of a contact |
| US6010935A (en) * | 1997-08-21 | 2000-01-04 | Micron Technology, Inc. | Self aligned contacts |
| US6165880A (en) * | 1998-06-15 | 2000-12-26 | Taiwan Semiconductor Manufacturing Company | Double spacer technology for making self-aligned contacts (SAC) on semiconductor integrated circuits |
| JP3532134B2 (ja) * | 2000-01-31 | 2004-05-31 | シャープ株式会社 | 半導体装置の製造方法 |
| KR100426811B1 (ko) * | 2001-07-12 | 2004-04-08 | 삼성전자주식회사 | 셀프얼라인 콘택을 갖는 반도체 소자 및 그의 제조방법 |
| US6436841B1 (en) * | 2001-09-10 | 2002-08-20 | Taiwan Semiconductor Manufacturing Company | Selectivity oxide-to-oxynitride etch process using a fluorine containing gas, an inert gas and a weak oxidant |
| US6861751B2 (en) * | 2002-12-09 | 2005-03-01 | Integrated Device Technology, Inc. | Etch stop layer for use in a self-aligned contact etch |
| US6841396B2 (en) * | 2003-05-19 | 2005-01-11 | Texas Instruments Incorporated | VIA0 etch process for FRAM integration |
| US7291550B2 (en) * | 2004-02-13 | 2007-11-06 | Chartered Semiconductor Manufacturing Ltd. | Method to form a contact hole |
-
2003
- 2003-10-02 KR KR1020030068702A patent/KR100645458B1/ko active IP Right Grant
-
2004
- 2004-06-15 TW TW093117123A patent/TWI251296B/zh not_active IP Right Cessation
- 2004-06-29 US US10/880,953 patent/US6995056B2/en not_active Expired - Lifetime
- 2004-06-30 JP JP2004194518A patent/JP4538272B2/ja not_active Expired - Fee Related
- 2004-09-21 CN CNB200410078265XA patent/CN100565818C/zh not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10144788A (ja) * | 1996-11-08 | 1998-05-29 | Sony Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100565818C (zh) | 2009-12-02 |
| KR100645458B1 (ko) | 2006-11-13 |
| TWI251296B (en) | 2006-03-11 |
| KR20050032750A (ko) | 2005-04-08 |
| CN1606138A (zh) | 2005-04-13 |
| JP2005117016A (ja) | 2005-04-28 |
| TW200534389A (en) | 2005-10-16 |
| US20050074965A1 (en) | 2005-04-07 |
| US6995056B2 (en) | 2006-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4538272B2 (ja) | 湿式洗浄によるアタックを防止できる半導体装置の製造方法 | |
| US6140224A (en) | Method of forming a tungsten plug | |
| KR100673884B1 (ko) | 습식 세정에 의한 어택을 방지할 수 있는 반도체 장치제조 방법 | |
| JP4111427B2 (ja) | 半導体素子のキャパシタ製造方法 | |
| KR100571658B1 (ko) | 반도체소자 제조 방법 | |
| JP2004134718A (ja) | 半導体素子及びその製造方法 | |
| JP4015369B2 (ja) | 望ましいゲートプロファイルを有する半導体装置及びその製造方法 | |
| US20100035402A1 (en) | Method for manufacturing semiconductor device | |
| JP2003124144A (ja) | 半導体素子の製造方法 | |
| JP3780362B2 (ja) | 半導体素子の製造方法 | |
| JP5178025B2 (ja) | 半導体メモリ素子の製造方法 | |
| US7687344B2 (en) | Method for fabricating capacitor in semiconductor device | |
| JP2006148052A (ja) | 半導体素子の格納電極形成方法 | |
| US20060003571A1 (en) | Method for forming contact hole in semiconductor device | |
| KR100764452B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
| KR100541369B1 (ko) | 반도체 소자의 배선 형성방법 | |
| KR100307968B1 (ko) | 플러그폴리를 갖는 반도체장치의 층간절연막 형성방법 | |
| KR101073126B1 (ko) | 습식 세정에 의한 어택을 방지할 수 있는 반도체 장치제조 방법 | |
| KR100477827B1 (ko) | 게이트와 플러그간의 축전용량을 감소시킨 반도체 소자의제조방법 | |
| KR100772698B1 (ko) | 반도체 소자 제조 방법 | |
| KR100841049B1 (ko) | 반도체소자 제조방법 | |
| KR100780614B1 (ko) | 반도체 소자 제조방법 | |
| US7557039B2 (en) | Method for fabricating contact hole of semiconductor device | |
| JPH08306877A (ja) | 半導体装置の製造方法 | |
| KR20060032481A (ko) | 반도체소자의 콘택 플러그 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060314 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080124 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091215 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100315 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100608 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100621 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130625 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4538272 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |