KR100764452B1 - 반도체 소자 및 이의 제조 방법 - Google Patents
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Abstract
반도체 소자 및 이의 제조 방법이 개시되어 있다. 반도체 소자는 반도체 기판상에 상호 이격 되어 형성된 적어도 2 개의 게이트 구조물들, 게이트 구조물들 사이의 갭의 일부를 채워 갭의 종횡비를 감소시키는 열 산화막 패턴 및 게이트 구조물의 상부에 배치되어 갭의 나머지 부분을 채우는 층간 절연막을 포함한다. 이로써, 게이트 구조물들 사이에 형성된 갭에 O3-USG 물질을 이용하여 열 산화막을 형성함으로써 게이트 구조물의 상단에 보이드의 발생을 유도하고, 열 산화막 패턴을 건식 식각함으로써 게이트 구조물의 상단에 형성된 보이드를 제거한 후, 열 산화막 패턴에 의하여 종횡비가 감소된 게이트 구조물에 층간 절연막을 형성하여 보이드 없는 반도체 소자를 제조할 수 있는 효과를 갖는다.
종횡비, 보이드, 갭, 층간 절연막, 반도체
Description
도 1은 본 발명의 일실시예에 의한 반도체 소자를 도시한 단면도이다.
도 2는 본 발명의 일실시예에 의하여 반도체 기판상에 게이트 구조물을 형성하는 것을 도시한 단면도이다.
도 3은 도 2에 도시된 열 산화막을 패터닝한 것을 도시한 단면도이다.
도 4는 도 3에 도시된 열 산화막 패턴이 형성된 반도체 기판을 층간 절연막으로 덮어 반도체 소자를 제조한 것을 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판 20: 게이트 구조물
30: 열 산화막 패턴 40: 층간 절연막
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다.
최근 들어, 반도체 소자(semiconductor device)의 디자인 룰(design rule)이 작아짐에 따라 반도체 소자의 집적도(integration degree)가 크게 증가하고 있다.
그러나, 반도체 소자의 디자인 룰이 작아짐에 따라 반도체 소자의 칩 사이즈 및 회로 선폭은 점차 작아지고 이로 인해 다양한 문제점이 발생하고 있는 실정이다.
또한, 디자인 룰이 작아짐에 따라 반도체 소자에 포함된 게이트 구조물(gate structure)의 간격 역시 점차 좁아지고 있고, 이로 인해 게이트 구조물들 사이에 형성된 갭(gap)의 종횡비(aspect ration) 역시 크게 증가하고 있다.
이와 같이 게이트 구조물들 사이에 형성된 갭의 종횡비가 증가할 경우, 열적 화학 기상 증착(thermal chemical vapor devopsition) 공정에 의하여 게이트 구조물을 덮는 층간 절연막(inter layer dielectric)을 형성하는 도중 게이트 구조물 사이의 갭에 보이드(void)가 빈번하게 발생되는 문제점을 갖는다.
따라서, 본 발명의 하나의 목적은 디자인 룰이 감소되어 좁아진 게이트 구조물의 사이에 보이드의 발생을 억제한 반도체 소자를 제공한다.
본 발명의 다른 목적은 상기 반도체 소자의 제조 방법을 제공한다.
이와 같은 본 발명에 의한 반도체 소자는 반도체 기판상에 상호 이격 되어 형성된 적어도 2 개의 게이트 구조물들, 게이트 구조물들 사이의 갭의 일부를 채워 갭의 종횡비를 감소시키는 열 산화막 패턴 및 게이트 구조물의 상부에 배치되어 갭의 나머지 부분을 채우는 층간 절연막을 포함한다.
또한, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판상에 상호 이 격 되어 형성된 적어도 2 개의 게이트 구조물들을 형성하고, 게이트 구조물들 사이에 형성된 갭이 채워지도록 게이트 구조물들 상부까지 열 산화막을 형성하고, 열 산화막을 부분적으로 식각하여 갭의 일부를 채우는 열 산화막 패턴을 형성하고, 게이트 구조물들의 상부까지 층간 절연막을 형성하여 갭의 나머지 부분을 채우는 과정을 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 의하여 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 반도체 기판, 게이트 구조물 열 산화막 패턴, 층간 절연막 및 기타 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 반도체 기판, 게이트 구조물 열 산화막 패턴, 층간 절연막 및 기타 구조물들이 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 반도체 기판, 게이트 구조물 열 산화막 패턴, 층간 절연막 및 기타 구조물들이 직접 반도체 기판, 게이트 구조물 열 산화막 패턴, 층간 절연막 및 기타 구조물들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 반도체 기판, 게이트 구조물 열 산화막 패턴, 층간 절연막 및 기타 구조물들이 기판상에 추가로 형성될 수 있다. 또한, 반도체 기판, 게이트 구조물 열 산화막 패턴, 층간 절연막 및 기타 구조물들이, 예를 들어, "제1", "제2"," 제3" 및/또는 "제4" 등으로 언급되는 경우, 이는 이러한 부재들을 한정하기 위한 것이 아니라 단 지 반도체 기판, 게이트 구조물 열 산화막 패턴, 층간 절연막 및 기타 구조물들을 구분하기 위한 것이다. 따라서, 예를 들어, "제1", "제2", "제3" 및/또는 "제4"와 같은 기재는 반도체 기판, 게이트 구조물 열 산화막 패턴, 층간 절연막 및 기타 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
반도체 소자
도 1은 본 발명의 일실시예에 의한 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 반도체 소자(semiconductor device;100)는 반도체 기판(semiconductor substrate;10), 게이트 구조물(gate structure;20), 열 산화막 패턴(30) 및 층간 절연막(inter layer dielectric,ILD, 40)을 포함한다.
게이트 구조물(20)은 반도체 기판(10) 상에 배치된다. 본 실시예에 의한 게이트 구조물(20)은 반도체 기판(10) 상에 적어도 2 개가 형성되며, 한 쌍의 게이트 구조물(20)은 상호 인접하게 형성된다.
게이트 구조물(20)은, 예를 들어, 게이트 산화막 패턴(gate oxide layer pattern;12), 게이트 도전막 패턴(gate conductive layer pattern;14), 하드 마스크막 패턴(hard mask layer pattern;16) 및 스페이서(spacer;18)을 포함한다.
게이트 산화막 패턴(12)은 반도체 기판(10) 상에 배치되고, 게이트 산화막 패턴(12) 상에는 게이트 도전막 패턴(14)이 배치된다. 본 실시예에서, 게이트 도전막 패턴(14)으로 사용될 수 있는 물질의 예로서는 알루미늄, 알루미늄 합금, 텅스텐, 텅스텐 합금 등 다양한 금속 등을 들 수 있다.
하드 마스크막 패턴(16)은 게이트 도전막 패턴(14) 상에 형성되고, 스페이서(18)는 게이트 산화막 패턴(12), 게이트 도전막 패턴(14) 및 하드 마스크막 패턴(16)의 측면을 감싸도록 배치된다.
본 실시예에서, 게이트 구조물(20)은 적어도 2 개가 한 쌍으로 형성되며, 각 게이트 구조물(20) 사이에 형성된 폭은, 예를 들어, 1,700Å 내지 1,900Å일 수 있다.
본 실시예에서 상술된 게이트 구조물(20)은 비휘발성 메모리의 플로팅 게이트 구조물(floating gate structure) 또는 플래쉬 메모리 장치(flash memory device)의 스플릿 게이트 구조물(split gate structure) 등으로 사용될 수 있으며, 본 실시예에서 게이트 구조물의 구성 및 구조는 다양하게 변경될 수 있다.
열 산화막 패턴(30)은 한 쌍의 게이트 구조물(20)의 사이에 형성된 각 갭(gap;G)의 내부에 배치된다. 갭(G)의 내부에 배치된 열 산화막 패턴(30)은, 예를 들어, O3-USG(O3-based Undepoed Silicate Glass) 물질을 포함할 수 있다.
본 실시예에서, 열 산화막 패턴(30)을 이루는 O3-USG 물질은, 예를 들어, 테오스 가스(Tetra Ethyl Ortho Silicate gas, TEOS)를 오존을 촉매로 반응시켜 형성한다. 본 실시예에서 열 산화막 패턴(30)은 테오스 가스 외에 다양한 종류의 실리케이트 가스(silicate gas)를 오존을 촉매로 반응시켜 형성할 수 있다.
열 산화막 패턴(30)은 갭(G)의 일부를 채우고, 이 결과 열 산화막 패턴(30)은 갭(G)의 종횡비를 크게 감소시킨다. 구체적으로, 본 실시예에서, 열 산화막 패 턴(30)은 게이트 구조물(20)의 종횡비를 1/3 내지 1/2 정도 감소시킬 수 있다.
한편, 게이트 구조물(20)들 사이에 형성된 갭(G)의 일부를 채우는 열 산화막 패턴(30)의 상면에는 홈이 형성된다. 열 산화막 패턴(30)에 형성된 홈에 의하여 반도체 기판(10)으로부터 측정된 열 산화막 패턴(30)의 높이는 변경된다.
구체적으로, 반도체 기판(10)으로부터 측정된 열 산화막 패턴(30)의 높이는 인접한 게이트 구조물(20)들의 각 측벽으로부터 인접한 게이트 구조물(20)들의 중앙부(C)로 갈수록 점차 감소한다. 따라서, 반도체 기판(10)으로부터 측정된 열 산화막 패턴(30)의 높이는 게이트 구조물(20)의 각 측벽 부분에서 가장 높고, 인접한 게이트 구조물(20)들의 중앙부(C)에서 가장 낮다.
층간 절연막(40)은 반도체 기판(10)의 게이트 구조물(20)들 사이에 형성된 갭(G)의 나머지를 채운다. 따라서, 층간 절연막(40)의 하부면은 갭(G)에 이미 배치된 열 산화막 패턴(30)의 상면에 배치되고, 층간 절연막(40)의 상면은 게이트 구조물(20)의 상부에 배치된다.
상술한 바에 의하면, 본 실시예에서, 층간 절연막(40)은 고밀도 플라즈마에 실란(SiH4)를 제공하여 형성된 HDP-USG 물질을 종횡비가 감소된 게이트 구조물(20)들 사이의 갭(G) 내부에 증착하여 보이드(void) 없는 반도체 소자를 구현한다.
반도체 소자의 제조 방법
도 2는 본 발명의 일실시예에 의하여 반도체 기판상에 게이트 구조물을 형성하는 것을 도시한 단면도이다.
도 2를 참조하면, 반도체 기판(10)상에 통상의 웰을 형성하기 위해 이온 임플랜트 공정(ion implantating process)을 수행하고 반도체 기판(10) 상에 게이트 산화막(미도시)을 형성한다.
이어서, 게이트 산화막 상에 게이트로 사용하기 위한 폴리실리콘막(polysilicon layer)을 형성하고 폴리실리콘막은 고농도 불순물(high concentration impurites)들로 도핑되어 전도성 게이트 도전막(미도시)이 형성된다.
이어서, 게이트 도전막 상에 실리콘 산화물로 이루어진 하드 마스크막(미도시)을 형성한다. 예를 들어, 하드 마스크막 상에는 반사 방지막(anti-reflecting layer)을 더 형성할 수 있다.
한편, 하드 마스크막 상에는 스핀 코팅 공정(spin coating process)에 의하여 포토레지스트 필름(photoresist film)이 형성되고, 포토레지스트 필름은 사진-식각 공정에 의하여 식각되어 하드 마스크막 상에는 포토레지스트 패턴(photoresist pattern)이 형성된다.
포토레지스트 패턴이 하드 마스크막 상에 형성된 후, 포토레지스트 패턴을 식각 마스크로 이용하여 하드 마스크막은 식각되어 하드 마스크 패턴(16)이 형성된다.
이어서, 하드 마스크 패턴(16) 상에 형성된 포토레지스트 패턴은 산소 플라즈마를 이용한 애싱 공정(ashing process)에 의하여 하드 마스크 패턴(16)으로부터 제거 또는 스트립 된다.
하드 마스크 패턴(16)이 형성된 후, 하드 마스크 패턴(16)을 식각 마스크로 이용하여 폴리실리콘막(polysilicon layer) 및 게이트 산화막은 순차적으로 식각되어 게이트 도전막 패턴(14) 및 게이트 산화막 패턴(12)이 반도체 기판(10) 상에 형성된다.
이어서, 하드 마스크 패턴(16)의 상면 및 측벽, 게이트 도전막 패턴(14)의 측벽 및 게이트 산화막 패턴(12)의 측벽이 덮이도록 반도체 기판(10) 상에는 실리콘 질화막(또는 산화막)이 형성되고, 실리콘 질화막은 에치백(etch back) 공정에 의하여 식각되어 하드 마스크 패턴(16)의 측벽, 게이트 도전막 패턴(14)의 측벽 및 게이트 산화막 패턴(12)의 측벽에는 스페이서(18)가 형성된다.
본 실시예에서, 게이트 구조물(20)은 반도체 기판(10) 상에 적어도 2 개가 배치되고, 각 게이트 구조물(20)은 약 1,700Å 내지 약 1,900Å의 폭으로 상호 이격되어 배치될 수 있다.
도 2를 다시 참조하면, 반도체 기판(10) 상에 게이트 구조물(20)이 형성된 후, 반도체 기판(10)에는 게이트 구조물(20)을 덮는 열 산화막(32)이 형성된다.
본 실시예에서, 열 산화막(32)은 열 화학 기상 증착(thermal chemical vapor deposition) 공정에 의하여 형성된다. 본 실시예에서, 열 산화막(32)은 테오스(TEOS) 가스를 오존을 촉매로 반응시켜 형성된 O3-USG 물질을 반도체 기판(10)상에 증착하여 형성될 수 있다.
본 실시예에서, 여러가지 갭-필(gap-fill) 물질 중 O3-USG물질을 이용하여 종횡비가 큰 게이트 구조물(20)의 갭을 채우는 것은 게이트 구조물(20)들 사이에 형성될 수 있는 보이드(34)가 게이트 구조물(20)의 상단 부분에 형성되도록 유도하기 위함이다. 게이트 구조물(20)의 상단 부분에 보이드(34)가 형성될 경우, 보이드(34)를 비교적 쉽게 제거될 수 있다. 반면, 보이드(34)가 게이트 구조물(20)의 하단 부분에 형성될 경우 보이드(34)는 제거하기 매우 어렵다.
도 3은 도 2에 도시된 열 산화막을 패터닝한 것을 도시한 단면도이다.
도 3을 참조하면, 열 산화막(32)이 형성된 후, 열 산화막(32)은 반응성 이온에 의하여 이방성 식각된다. 본 실시예에서, 반응성 이온의 예로서는 아르곤 이온, 산소 이온, 헬륨 이온 등을 들 수 있다. 본 실시예에서는 이방성 식각 중 게이트 구조물(20)의 손상을 최소화할 수 있는 헬륨 이온이 사용된다.
한편, 열 산화막(32)을 건식식각(dry etching)인 플라즈마 식각(plasma etching)으로 식각할 경우, 간격이 넓은 지역의 열 산화막(32)에 비하여 간격이 좁은 지역의 열 산화막(32)의 식각이 늦게 이루어지는 식각율 마이크로-로딩(etch rate micro-loading) 현상에 의하여 게이트 구조물(20)들 사이의 갭(G)에는 열 산화막 패턴(30)이 형성된다.
열 산화막 패턴(30)이 형성되는 도중 열 산화막(32)에 포함되었던 보이드(34)는 열 산화막 패턴(30)에 의하여 외부에 노출되거나 열 산화막 패턴(30)으로부터 제거된다.
본 실시예에서, 게이트 구조물(20)들 사이에 형성된 열 산화막 패턴(30)이 형성되는 도중 열 산화막 패턴(30)의 상면에는 보이드가 노출되면서 오목한 홈이 형성될 수 있다.
갭의 중앙 부분에 형성된 보이드(34)가 노출될 경우, 반도체 기판(10)으로부터 측정된 열 산화막 패턴(30)의 높이는 보이드(34)에 의하여 인접한 게이트 구조물(20)들의 각 측벽으로부터 인접한 게이트 구조물(20)들의 중앙부(C)로 갈수록 점차 감소한다. 따라서, 반도체 기판(10)으로부터 측정된 열 산화막 패턴(30)의 높이는 게이트 구조물(20)의 각 측벽 부분에서 가장 높고, 인접한 게이트 구조물(20)들의 중앙부(C)에서 가장 낮다.
또한, 게이트 구조물(20) 사이에 형성된 열 산화막 패턴(30)은 게이트 구조물(30)들 사이에 형성된 보이드를 제거할 뿐만 아니라 게이트 구조물(20) 사이의 종횡비 역시 크게 감소시킨다.
도 4는 도 3에 도시된 열 산화막 패턴이 형성된 반도체 기판을 층간 절연막으로 덮어 반도체 소자를 제조한 것을 도시한 단면도이다.
도 4를 참조하면, 게이트 구조물(20)들 사이에 보이드(34)를 제거하기 위한 열 산화막 패턴(30)이 형성된 후, 반도체 기판(10)의 상면에는 고밀도 플라즈마에 실란(SiH4)가스를 제공하여 형성된 HDP-USG 물질이 증착되어 층간 절연막(40)이 형성된다.
HDP-USG 물질이 반도체 기판(10)에 증착되면서 열 산화막 패턴(30)에 의하여 종횡비가 감소된 게이트 구조물(20)의 갭에는 추가 보이드 발생 없이 층간 절연막(40)이 형성되어 반도체 소자(100)가 제조된다.
이상에서 상세하게 설명한 바에 의하면, 게이트 구조물들 사이에 형성된 갭에 O3-USG 물질을 이용하여 열 산화막을 형성함으로써 게이트 구조물의 상단에 보이드의 발생을 유도하고, 열 산화막 패턴을 건식 식각함으로써 게이트 구조물의 상단에 형성된 보이드를 제거한 후, 열 산화막 패턴에 의하여 종횡비가 감소된 게이트 구조물에 층간 절연막을 형성하여 보이드 없는 반도체 소자를 제조할 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (14)
- 반도체 기판상에 상호 이격 되어 형성된 적어도 2 개의 게이트 구조물들;상기 게이트 구조물들 사이에 형성된 갭의 일부를 USG 물질을 사용하여 채움으로써 상기 갭의 종횡비를 감소시키는 열 산화막 패턴; 및상기 게이트 구조물의 상부에 배치되어 상기 갭의 나머지 부분을 채우는 층간 절연막을 포함하는 반도체 소자.
- 제1항에 있어서, 상기 반도체 기판으로부터 측정된 열 산화막 패턴의 높이는 상기 각 게이트 구조물들의 측벽들로부터 상기 측벽들의 중앙부로 갈수록 연속적으로 감소하는 것을 특징으로 하는 반도체 소자.
- 제2항에 있어서, 상기 반도체 기판으로부터 측정된 열 산화막 패턴의 높이는 상기 중앙부에서 가장 낮은 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 USG 물질은테오스 가스를 오존을 촉매로 반응시켜 형성된 O3-USG 물질을 포함하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 층간 절연막은 HDP-USG 물질을 포함하는 것을 특징으로 하는 반도체 소자.
- 반도체 기판상에 상호 이격 되어 형성된 적어도 2 개의 게이트 구조물들을 형성하는 단계;상기 게이트 구조물들 사이에 형성된 갭이 채워지도록 USG 물질을 사용하여 상기 게이트 구조물들 상부까지 열 산화막을 형성하는 단계;상기 열 산화막을 부분적으로 식각하여 상기 갭의 일부를 채우는 열 산화막 패턴을 형성하는 단계; 및상기 게이트 구조물들의 상부까지 층간 절연막을 형성하여 상기 갭의 나머지 부분을 채우는 단계를 포함하는 반도체 소자의 제조 방법.
- 제6항에 있어서, 상기 열 산화막 패턴은 열 화학기상증착(thermal chemical vapor deposition) 공정에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서, 상기 열 산화막을 형성하는 단계는보이드가 형성되는 경우 상기 게이트 구조물의 입구 부분에 보이드가 형성되도록 유도하기 위하여, 테오스 가스를 오존을 촉매로 반응하여 형성된 O3-USG 물질을 상기 반도체 기판상에 증착하여 상기 열 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제8항에 있어서, 상기 열 산화막 패턴을 형성하는 단계에서, 상기 열 산화막 은 이방성 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제9항에 있어서, 상기 이방성 식각은 보이드가 노출될 때까지 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서, 상기 반도체 기판으로부터 측정된 열 산화막 패턴의 높이는 상기 게이트 구조물들의 마주보는 측벽으로부터 상기 게이트 구조물들의 중앙부로 갈수록 감소하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서, 상기 열 산화막 패턴을 형성하는 단계에서, 상기 열 산화막은 반응성 이온에 의하여 패터닝되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제12항에 있어서, 상기 반응성 이온은 아르곤 이온, 산소 이온 및 헬륨 이온으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서, 상기 층간 절연막을 형성하는 단계는 고밀도 플라즈마에 실랜 가스(SiH4)를 제공하여 형성된 USG 물질을 상기 반도체 기판의 상부에 증착하는 고밀도 플라즈마 화학기상증착(HDP-CVD) 공정에 의하여 수행되는 것을 포함하는 것 을 특징으로 하는 반도체 소자의 제조 방법.
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