KR100672823B1 - 반도체 장치에서 배선의 형성 방법 - Google Patents

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Abstract

반도체 장치에서 저유전율의 스페이서를 갖는 배선 형성 방법에 있어서, 기판 상에 도전막 패턴을 형성하고, 도전막 패턴의 측벽에 희생막 패턴을 형성한다. 기판 상에 희생막 패턴의 상부 일부를 노출시키는 제1절연막 패턴을 형성하고, 희생막 패턴을 애싱 공정을 사용하여 제거하여 도전막 패턴과 제1절연막 패턴 사이에 에어 갭을 형성한다. 도전막 패턴 및 제1절연막 패턴을 포함하는 결과물 상에 제2절연막을 형성한다. 상기 방법에 의하면, 통상적인 포토레지스트 애싱 공정을 이용함으로써, 다른 구조물의 손상없이 측벽에 에어 갭을 갖는 배선을 용이하게 형성할 수 있다.

Description

반도체 장치에서 배선의 형성 방법{Method of forming conductive pattern in a semiconductor device}
도 1 내지 도 6은 본 발명의 일 실시예에 따른 배선 형성 방법을 설명하기 위한 단면도들이다.
도 7 및 도 9는 본 발명의 다른 실시예에 따른 배선 형성 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 기판 105 : 도전막
110 : 하드 마스크막 패턴 115 : 도전막 패턴
120 : 희생막 125 : 희생막 패턴
130 : 제1절연막 135 : 스페이서
140 : 에어 갭 150 : 제2절연막
본 발명은 반도체 장치에서 배선을 형성하는 방법에 관한 것이다. 보다 상세하게는, 저유전율의 스페이서를 갖는 배선 형성 방법에 관한 것이다.
최근, 반도체 장치가 고집적화 되어감에 따라 반도체 트랜지스터들을 전기적으로 연결하기 위한 배선의 선폭 및 상기 배선들의 간격이 현저하게 좁아지고 있다. 상기 배선들 간의 전기적인 절연을 위해서 상기 배선들 사이에 절연막이 개재된다. 여기서, 상기 배선의 측면과 상기 절연막 사이에는 스페이서가 형성될 수 있다. 상기 절연막은 통상적으로 산화물로 형성되고, 상기 스페이서는 질화물로 형성될 수 있다.
상기 산화물은 그 유전 상수가 4 정도로 높기 때문에 상기 배선들 사이에 신호 지연(RC delay) 현상이 발생하게 된다. 이에 따라, 상기 절연막으로 저유전율을 갖는 물질이 활발하게 개발되고 있다. 예를 들면, 유전 상수가 3 이하인 절연 재료로서 카바이드(carbide) 주입 산화막(CDOs), 유기화 실리케이트 유리(OSGs)라고 통칭되는 화학 기상 증착 실리콘 옥시카바이드(SiOC:H), 스핀 온(spin-on) 폴리머(k=2.7) 등이 개발되고 있다.
그러나, 상기 질화물 스페이서의 유전 상수가 7.5 정도로 높기 때문에 상기 배선들 사이에 기생 커패시턴스(parasitic capacitance)가 이미 크게 형성된다. 따라서, 상기와 같은 저유전율(low-k) 물질을 사용하더라도 큰 효과를 얻을 수 없다. 그러므로, 신호 지연 현상을 방지하기 위해서는 배선의 자체 저항을 낮추는 공정이 요구되지만, 이 경우에는 배선의 두께를 증가시켜야 하기 때문에 배선의 증착 공정과 이에 대한 식각 공정의 신뢰성을 확보할 수 없다는 문제점이 있다.
상기 기생 커패시턴스는 상기 스페이서의 두께에 비례하므로, 상기 스페이서의 두께를 최소화하는 것이 배선 사이에 형성되는 기생 커패시턴스를 감소시키는 데 효과적이다. 그러나, 상기 스페이서의 두께를 감소시키게 되면, 후속하는 자기 정렬된 콘택(self aligned contact; SAC) 공정시 식각 마진이 부족해 배선과 콘택의 접촉에 의한 누설 전류 발생으로 인한 소자 불량(fail)이 유발될 수 있다. 따라서, 상기 스페이서의 두께를 감소시키는 데에는 한계가 있다.
미합중국 특허 제6,064,107호(Yeh et al.)에는 배선과 스페이서 사이에 에어 갭을 형성함으로써 기생 커패시턴스를 억제할 수 있는 배선 형성 방법이 개시되어 있다. 상기와 같은 에어 갭은 다음과 같은 방법에 의해 형성된다. 먼저 게이트 전극과 같은 도전막 패턴의 측면에 제1스페이서를 형성하고, 상기 제1스페이서의 측벽에 상기 제1스페이서의 상부 일부를 노출시키는 제2스페이서를 다시 형성한다. 여기서, 상기 제1스페이서는 실리콘 질화물로 형성되고, 상기 제2스페이서는 실리콘 산화물로 형성된다. 다음에, 상기 노출된 제1스페이서를 습식 식각 공정을 통해 제거함으로써 상기 게이트 전극의 측면에 에어 갭을 형성한다.
그러나, 상기 제1스페이서를 제거하기 위한 상기 습식 식각 공정시 식각 선택비에 의해 상기 제2스페이서를 포함한 다른 구조물이 식각 손상을 받아 상술한 바와 같은 게이트 전극이 노출되는 등의 문제를 유발할 수 있다.
따라서, 본 발명의 목적은 통상적인 다른 구조물의 손상을 억제하면서 에어 갭을 용이하게 형성할 수 있는 배선의 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 장치에서 배선 을 형성하는 방법은 먼저 기판 상에 도전막 패턴을 형성하고, 상기 도전막 패턴의 측벽에 희생막 패턴을 형성한다. 상기 기판 상에 상기 희생막 패턴의 상부 일부를 노출시키는 제1절연막 패턴을 형성한다. 상기 희생막 패턴을 애싱 공정을 사용하여 제거함으로써, 상기 도전막 패턴과 상기 제1절연막 패턴 사이에 에어 갭을 형성한다. 상기 도전막 패턴 및 상기 제1절연막 패턴을 포함하는 결과물 상에 제2절연막을 형성한다.
본 발명의 일 실시예에 따르면, 상기 희생막 패턴은 탄소막으로 형성될 수 있으며, 상기 제1절연막 패턴은 질화물 또는 산화물로 이루어질 수 있다.
또한, 상기 제1절연막 패턴을 형성하는 단계는 상기 도전막 패턴 및 상기 희생막 패턴을 포함하는 상기 결과물 상에 실질적으로 균일한 두께를 갖는 제1절연막을 형성하는 단계, 상기 제1절연막에 대하여 에치 백(etch back) 공정을 수행하여 상기 희생막 패턴의 측면에 스페이서 형태의 제1절연막 패턴을 형성하는 단계 및 상기 희생막 패턴의 상부를 원하는 면적으로 노출시키기 위하여 화학적 기계적 연마 공정 또는 에치 백 공정을 수행하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1절연막 패턴을 형성하는 단계는 상기 기판 상에 상기 도전막 패턴 및 상기 희생막 패턴을 매립하는 제1절연막을 형성하는 단계 및 상기 희생막 패턴의 상부 일부가 노출되도록 상기 결과물의 상부를 제거하는 단계를 더 포함할 수 있다.
상기한 방법에 의하면, 도전막 패턴의 측면에 절연막을 형성하기 전에, 탄소막으로 이루어지는 희생막 패턴을 형성하고 상기 희생막 패턴을 통상적인 포토레지 스트 애싱 공정을 통해 제거함으로써 상기 도전막 패턴 및 절연막 사이에 에어 갭을 용이하게 형성할 수 있다. 특히, 상기 희생막 패턴을 제거하는 애싱 공정시 상기 질화물 또는 산화물로 이루어지는 절연막 및 도전막 패턴은 거의 손상되지 않는다는 이점이 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1" 및/또는 "제2"는 각 층(막), 영역, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치에서 배선 형성 방법을 설명하기 위한 개략적인 단면도들이다.
도 1을 참조하면, 실리콘 웨이퍼 또는 SOI(silicon on insulator) 기판과 같은 반도체 기판(100) 상에 반도체 소자들(미도시)을 전기적으로 연결하는 배선으로 제공되기 위한 도전막(105)을 형성한다. 상기 도전막(105)의 예로는 도핑된 폴리실리콘(doped polysilicon)막, 실리사이드(silicide)막, 금속막 또는 이들의 적층막 등이 있다. 상기 실리사이드막의 예로는 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드 등이 있으며, 상기 금속막은 텅스텐, 티타늄, 코발트, 탄탈륨, 알루미늄 등이 있다.
상기 도전막(105) 상에 상기 도전막(105)의 표면을 노출시키는 하드 마스크막 패턴(110)을 형성한다. 상기 하드 마스크막 패턴(110)은 실리콘 질화막과 같은 질화물로 이루어질 수 있다.
여기서, 상기 도전막(105)은 반도체 장치에서 다양한 용도로 사용되는 배선으로 기능할 수 있다. 예를 들면, 상기 도전막(105)은 워드 라인으로 기능하는 게이트 전극으로 형성될 수 있으며, 또는 비트 라인으로 기능하는 도전막 패턴으로도 형성될 수 있다.
상기 도전막(105)이 게이트 전극으로 형성되는 경우에는 상기 도전막(105)을 형성하기 전에 게이트 절연막(미도시)을 형성한다. 상기 게이트 절연막은 실리콘 산화물(SiO2) 또는 고유전 물질로 이루어진 금속 산화물로 형성될 수 있다. 상기 금속 산화물의 예로는 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물 등이 있다.
한편, 상기 도전막(105)이 비트 라인으로 패터닝되는 경우에 상기 도전막(105)은 상기 기판(100)의 표면 상에 직접적으로 형성되는 것은 아니며, 상기 도전막(105)과 상기 기판(100) 사이에 게이트와 같은 구조물들이 형성되고, 상기 구조물들을 매립하는 층간 절연막 상에 형성되는 것이 바람직하다.
도 2를 참조하면, 상기 하드 마스크막 패턴(110)을 식각 마스크로 이용하는 이방성 식각 공정을 수행하여 상기 도전막(105)으로부터 도전막 패턴(115)을 형성한다. 상기 도전막 패턴(115)은 반응성 이온 식각(reactive ion etch) 공정 또는 건식 식각(dry etch) 공정을 통해 형성될 수 있다.
다음에, 상기 기판(100)의 상부면, 도전막 패턴(115)의 측면 및 하드 마스크막 패턴(110)의 표면 상에 희생막(120)을 형성한다. 상기 희생막(120)은 이 후 통상적인 포토레지스트 애싱 공정과 실질적으로 동일한 공정을 통해 제거됨으로써, 상기 도전막 패턴(115)의 측면에 에어 갭(140)을 형성하기 위하여 제공된다. 따라서, 상기 희생막(120)은 상기 애싱 공정에 의해 쉽게 제거될 수 있는 물질로 이루어지는 것이 바람직하다.
예를 들면, 상기 희생막(120)은 탄소막으로 이루어지는 것이 바람직하다. 상기 희생막(120)의 두께가 100Å 이하로 형성되는 경우에는 이 후 형성되는 에어 갭(140)의 폭이 작아져 유전율을 감소시키기에 다소 부족하고, 2,000Å 이상의 두께로 형성되면 이 후 상기 희생막(120)을 제거하기가 용이하지 않으며, 또한 상기 희생막(120)을 제거하는 공정시간이 지나치게 길어지기 때문에 바람직하지 않다. 따라서, 상기 희생막(120)은 100 내지 2,000Å 정도의 두께로 형성되는 것이 바람직 하다.
상기 희생막 패턴(125)은 CH4, C2H2, C2H4, C2H6, C3H6 및 C3H6으로 구성되는 그룹으로부터 선택되는 적어도 어느 하나의 가스를 소스 가스로 이용하는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition) 공정을 통해 형성될 수 있다. 상기 소스 가스는 100 내지 6,000sccm의 유량으로 제공할 수 있다. 또한, 상기 증착 공정시 상기 소스를 운반하기 위한 캐리어 가스로 아르곤(Ar), 헬륨(He) 또는 질소(N2)와 같은 불활성 기체를 5,000sccm 미만의 유량으로 제공할 수 있다.
이 때, 상기 희생막 패턴(125)을 형성하기 위한 공정은 100 내지 700℃ 의 온도, 1 내지 20Torr의 압력 및 100 내지 3,000W의 전압 하에서 수행되는 것이 바람직하다.
도 3을 참조하면, 상기 희생막(120)을 에치 백 공정을 통해 부분적으로 제거함으로써 희생막 패턴(125)을 형성한다. 여기서, 상기 에치 백 공정은 하드 마스크 패턴 또는 포토레지스트 패턴 없이 기판 상의 구조물들을 전체적으로 이방성 식각하는 건식 식각 공정을 의미한다. 상기 에치 백 공정에 의해 형성된 상기 희생막 패턴(125)은 상기 도전막 패턴(115) 및 하드 마스크막 패턴(110)의 측벽에 존재하게 된다.
도 4를 참조하면, 상기 희생막 패턴(125), 도전막 패턴(115) 및 하드 마스크막 패턴(110)의 표면을 따라 제1절연막(130)을 형성한다. 상기 제1절연막(130)은 이 후에 상기 도전막 패턴(115)의 측벽에 스페이서를 형성하기 위하여 제공된다. 여기서, 상기 제1절연막(130)은 상기 희생막 패턴(125)과 식각 선택비를 갖는 물질로 형성되는 것이 바람직하다. 구체적으로, 상기 제1절연막(130)은 통상적인 포토레지스트 애싱 공정에 대한 식각 저항이 큰 물질로 이루어지는 것이 보다 바람직하다. 예를 들면, 상기 제1절연막(130)은 실리콘 질화물과 같은 질화물 또는 실리콘 산화물과 같은 산화물로 형성될 수 있다. 구체적으로, 이 후에 상기 도전층 패턴(115)들 사이에 자기 정렬된 콘택(SAC) 공정에 의한 콘택이 형성되는 경우에는 상기 제1절연막(130)은 실리콘 질화물로 형성되는 것이 바람직하고, 상기 콘택이 형성되지 않는 경우에는 상기 제1절연막(130)은 실리콘 산화물로 형성될 수 있다.
도 5를 참조하면, 상기 도전막 패턴(115)의 상부 및 상기 기판(100)의 표면 상에 존재하는 제1절연막(130)을 제거함으로써 제1절연막 패턴(135)을 형성한다. 상기 제1절연막 패턴(135)은 에치 백 공정을 통해 형성될 수 있다.
여기서, 상기 제1절연막 패턴(135) 형성 공정은 상기 희생막 패턴(125)의 상부가 노출되도록 수행되어야 한다. 이에 따라, 상기 희생막 패턴(125)이 후속하는 애싱 공정에서 상기 희생막 패턴(125)의 노출된 부위들(A)을 통해 용이하게 제거될 수 있다.
이 때, 상기 희생막 패턴(125)의 노출 부위(A) 표면적이 지나치게 클 경우에는 상기 희생막 패턴(125)의 제거로 형성되는 에어 갭(140) 내부에 제2절연막(150)(층간 절연막)이 채워질 수 있기 때문에 바람직하지 않다.
도 6을 참조하면, 상기 희생막 패턴(125)을 애싱 공정을 이용하여 제거함으 로써, 상기 도전막 패턴(115)과 상기 제1절연막 패턴(135) 사이에 에어 갭(140)을 형성한다. 구체적으로, 상기 희생막 패턴(125)은 포토레지스트(photoresist) 조성물로 이루어진 패턴을 제거하기 위하여 사용되는 산소(O2), 수소(H2) 또는 이들의 혼합 가스를 이용한 애싱 공정을 통해 제거될 수 있다. 상기 애싱 공정은 질소(N2), 헬륨(He)을 더 포함할 수도 있다.
상기 애싱 공정에 대하여 간단하게 살펴보면, RF(radio frequency) 또는 마이크로웨이브(microwave)에서 발생된 플라즈마(plasma)를 이용하여 웨이퍼 표면에 잔류하는 포토레지스트 패턴을 제거하는 공정을 '플라즈마 클리닝' 또는 '애싱'이라고 부른다. 구체적으로, 챔버(미도시) 내에 산소 플라즈마를 발생시키면, 상기 플라즈마 내에는 산소 라디칼(radical; O), 오존(O3), 수소(H) 등과 같이 강력한 활성과 산화력을 가진 원소들이 생성되며, 이들이 포토레지스트와 같이 제거하고자 하는 유기 물질과 반응한다. 유기 물질의 주 구성 요소인 탄소는 상기 원소들과 산화 반응함으로써, 일산화탄소(CO), 이산화탄소(CO2) 등의 형태를 갖는 반응물 전환되어 상기 챔버의 일측에 구비된 펌프(미도시)를 통해 배출되어 제거된다.
따라서, 상기 희생막 패턴(125)이 탄소로 이루어지는 경우 상기 애싱 공정을 통해 매우 용이하게 제거될 수 있다. 그리고, 상기 희생막 패턴(125)이 상부 일부가 매우 적은 면적으로 노출되더라도 반응성이 강한 산소 라디칼(O), 오존(O3) 또는 수소(H)에 의해 상기 희생막 패턴(125)의 전체를 용이하게 제거할 수 있다.
한편, 상기 희생막 패턴(125)을 제거하기 위하여 애싱 공정을 이용하기 때문에 상기 희생막 패턴(125)과 인접하는 질화물 또는 산화물로 이루어지는 상기 제1절연막 패턴(135)은 거의 제거되지 않는다. 따라서, 상기 희생막 패턴(125)을 제거하는 공정에서 상기 에어 갭(140)의 입구가 지나치게 확장됨으로 인해, 상기 에어 갭(140)에 다른 이물질이 채워지는 현상을 억제할 수 있다. 또한, SAC공정에 의한 콘택 형성 과정에서 상기 도전막 패턴(125)을 보호하는 스페이서로 기능하는 상기 제1절연막 패턴(135)이 식각되어 상기 도전막 패턴(125)과 상기 콘택이 접촉하여 누설 전류가 발생하는 문제를 미연에 방지할 수 있다.
이어서, 상기 도전막 패턴(115), 하드 마스크막 패턴(110), 제1절연막 패턴(135) 및 에어 갭(140) 패턴을 포함하는 결과물 상에 제2절연막(150)을 형성한다. 상기 제2절연막(150)은 TEOS(tetra-ethyl-ortho-silicate), USG(undoped silicate glass), BSG(boron silicate glass), PSG(phosphor silicate glass), BPSG(boro-phosphorous silicate glass), HDP-CVD(high density plasma-CVD) 산화물, SOG(spin on glass) 조성물로 이루어질 수 있으며, 화학 기상 증착 공정 또는 스핀 코팅 등을 통해 형성될 수 있다. 상기 제2절연막(150)은 층간 절연막을 형성하기 위하여 제공된다. 여기서, 상기 제2절연막(150)을 형성하는 과정에서 상기 제2절연막(150)이 상기 에어 갭(140)의 입구로 다소 침투할 수 있으나, 상기 입구가 크지 않기 때문에 상기 에어 갭(140) 내부를 채우기는 어렵다.
또한, 상기 제1절연막 패턴(135) 상으로 형성되는 상기 제2절연막(150)의 하중으로 인해 상기 제1절연막 패턴(135)의 상부가 상기 도전막 패턴(115)의 측벽 방 향으로 기울어져 상기 입구가 폐쇄되더라도 이로 인한 문제점은 발생되지 않는다.
이와 같이, 상기 도전막 패턴(115)을 감싸는 상기 에어 갭(140), 제1절연막 패턴(135) 및 제2절연막(150)을 포함하는 절연 구조물은 상기 최소 유전율(k=1)의 에어 갭(140)을 갖기 때문에 전체적인 유전율이 감소될 수 있다. 이에 따라, 기생 커패시턴스의 발생이 억제된다.
도 7 내지 도 9는 본 발명의 다른 실시예에 따른 반도체 장치에서 배선 형성 방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 반도체 기판(200) 상에 도전층(미도시) 및 하드 마스크층(미도시)을 순차적으로 형성하고, 상기 하드 마스크 패턴(210)을 식각 마스크로 사용하는 식각 공정을 통해 도전층 패턴(215)을 형성한다. 상기 기판(200), 도전층 패턴(215) 및 하드 마스크 패턴(210)의 표면을 따라 희생막(미도시)을 형성하고, 상기 희생막을 에치 백 공정을 통해 희생막 패턴(225)을 형성한다.
상기와 같은 구성 요소들에 대한 추가적인 상세 설명은 도 1 내지 도 3을 참조하여 이미 설명된 본 발명의 일 실시예에 따른 배선 형성 방법의 설명과 유사하므로 생략한다.
이어서, 상기 기판(200) 상에 상기 도전막 패턴(215) 및 희생막 패턴(225)을 충분히 매립하는 제1절연막(230)을 형성한다. 상기 제1절연막(230)은 USG, BSG, PSG, BPSG, HDP-CVD 산화물 또는 SOG 산화물로 이루어질 수 있으며, 화학 기상 증착 공정 또는 스핀 코팅 등을 통해 형성될 수 있다. 상기 제1절연막(230)은 이후에 층간 절연막의 일부로 제공된다.
도 8을 참조하면, 상기 결과물의 상부를 부분적으로 제거함으로써 상기 제1절연막(230)으로부터 하드 마스크 패턴(210) 및 희생막 패턴(225)의 일부(B)를 노출시키는 제1절연막 패턴(235)을 형성한다.
상기 제1절연막 패턴(235)은 화학적 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정에 의해 형성될 수 있다. 이 때, 상기 하드 마스크 패턴(210)은 상기 화학적 기계적 연마 공정시 연마 저지막으로 사용될 수 있다. 따라서, 상기 화학적 기계적 연마 공정에 의해 상기 희생막 패턴(225)의 상부가 일부(B) 노출된다.
도 9를 참조하면, 상기 희생막 패턴(225)을 제거함으로써, 상기 희생막 패턴(225) 및 제1절연막 패턴(235) 사이에 에어 갭(240)을 형성한다. 상기 희생막 패턴(225)은 통상적인 포토레지스트 애싱 공정과 실질적으로 동일한 공정을 통해 제거될 수 있다. 상기 희생막 패턴(225)을 제거하는 애싱 공정에 대한 추가적인 상세 설명은 도 6을 참조하여 이미 설명된 본 발명의 일 실시예에 따른 배선 형성 방법의 설명과 유사하므로 생략한다.
마지막으로, 상기 제1절연막 패턴(235)을 포함하는 결과물 상에 제2절연막(250)을 형성한다. 상기 제2절연막(250)은 상기 제1절연막(230)과 동일한 물질로 형성될 수 있다. 예를 들면, 상기 제1 및 제2절연막(230)은 실리콘 산화물로 형성될 수 있다.
설명한 바와 같이, 상기 도전막 패턴(215)을 감싸는 상기 에어 갭(240), 제1절연막 패턴(235) 및 제2절연막(250)을 포함하는 절연 구조물은 상기 최소 유전율 (k=1)의 에어 갭(140)을 갖기 때문에 전체적인 유전율이 감소된다. 이에 따라, 기생 커패시턴스의 발생이 억제될 수 있다.
본 발명에 따르면, 탄소막을 이용한 희생막 패턴을 애싱 공정으로 쉽게 제거함으로써 도전막 패턴의 측벽 상에 에어 갭을 용이하게 형성할 수 있다. 이에 따라, 기생 커패시턴스의 발생이 억제됨으로써 신호 지연 현상(RC delay)이 감소되어 소자의 전기적인 특성이 향상되는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 기판 상에 도전막 패턴을 형성하는 단계;
    상기 도전막 패턴의 측벽에 탄소를 포함하는 희생막 패턴을 형성하는 단계;
    상기 기판 상에 상기 희생막 패턴의 상부 일부를 노출시키는 제1절연막 패턴을 형성하는 단계;
    상기 희생막 패턴을 애싱 공정(ashing process)을 사용하여 제거함으로써, 상기 도전막 패턴과 상기 제1절연막 패턴 사이에 에어 갭 스페이서를 형성하는 단계; 및
    상기 도전막 패턴 및 상기 제1절연막 패턴을 포함하는 결과물 상에 제2절연막을 형성하는 단계를 포함하는 반도체 장치에서 배선의 형성 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 희생막 패턴은 CH4, C2H2, C2H4, C2H6, C3H6 및 C3H6으로 구성되는 그룹으로부터 선택되는 적어도 어느 하나의 가스를 이용하여 형성되는 것을 특징으로 하는 반도체 장치에서 배선의 형성 방법.
  4. 제3항에 있어서, 상기 희생막 패턴은 100 내지 700℃ 의 온도, 1 내지 20Torr의 압력 및 100 내지 3,000W의 전압 하에서 수행되는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition) 공정에 의해 형성되는 것을 특징으로 하는 반도체 장치에서 배선의 형성 방법.
  5. 제1항에 있어서, 상기 제1절연막 패턴은 실리콘 질화물(SiN) 또는 실리콘 산화물(SiO2)로 이루어지는 것을 특징으로 하는 반도체 장치에서 배선의 형성 방법.
  6. 제1항에 있어서, 상기 제1절연막 패턴을 형성하는 단계는,
    상기 도전막 패턴 및 상기 희생막 패턴을 포함하는 상기 결과물 상에 실질적으로 균일한 두께를 갖는 제1절연막을 형성하는 단계; 및
    상기 제1절연막에 대하여 에치 백 공정을 수행하여 상기 희생막 패턴의 측면에 스페이서 형태를 갖는 제1절연막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치에서 배선의 형성 방법.
  7. 제6항에 있어서, 상기 희생막 패턴의 상부를 원하는 면적으로 노출시키기 위하여 화학적 기계적 연마 공정 또는 에치 백 공정을 수행하는 단계를 더 포함하는 반도체 장치에서 배선의 형성 방법.
  8. 제1항에 있어서, 상기 애싱 공정은 산소(O2) 또는 수소(H2)를 포함하는 가스를 이용하여 수행하는 것을 특징으로 하는 반도체 장치에서 배선의 형성 방법.
  9. 제1항에 있어서, 상기 제1절연막 패턴을 형성하는 단계는,
    상기 기판 상에 상기 도전막 패턴 및 상기 희생막 패턴을 매립하는 제1절연막을 형성하는 단계; 및
    상기 희생막 패턴의 상부 일부가 노출되도록 상기 결과물의 상부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치에서 배선의 형성 방법.
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