JP2004096117A - 自己整合型接点用の突出スペーサ - Google Patents

Abstract

【課題】ゲート構造に近接したソース／ドレイン領域への自己整合型の接触を可能にし、ゲート構造と、接触を行うソース／ドレイン領域とが短絡しにくい方法および構造を提供すること。
【解決手段】ゲート電極構造の上面の上に突き出る突出スペーサにより、自己整合型接点を形成するのに用いるエッチング・プロセス中にゲート電極が露出しにくくなる。この突出スペーサは、パターン化したゲート電極構造の上部層としてアモルファス・カーボン犠牲層を使用して形成することができる。犠牲アモルファス・カーボン層に沿う部分も含めて、ゲート電極構造に沿って誘電体スペーサを形成する。この誘電体スペーサは、ほぼアモルファス・カーボン層の最上部まで延びる。次いで、アモルファス・カーボン層を除去すると、残りのゲート構造が、その上面の上に突き出る突出区域を有する誘電体スペーサを含むようになる。このゲート構造の上に窒化物層を形成することができる。こうした構造は、自己整合型接点の形成中のゲート電極の露出、および接点開口が充填された後の短絡を防止する。
【選択図】図７

Description

　本発明は、最も一般に、半導体製品およびその形成方法に関する。より詳細には、自己整合型接点の形成を可能にする突出スペーサを形成するための方法および構造に関する。

　今日の急速に進歩する半導体製造産業では、チップ・サイズを小型化しチップを高機能化するように絶えず迫られている。言い換えれば、組み合わせて集積回路チップを形成するデバイスの集積レベルを上げ、そのフィーチャ・サイズを縮小させるように迫られている。接点は、従来方式のプロセス技術を使用して、１つ（または複数）の絶縁層を貫通して開口を形成し、たとえば基板内に形成したソース／ドレイン領域に接続されることがあるポリシリコンおよびその他の相互接続リードの上面を露出させその接触を行うことによって形成される。現在では、ＳＡＣ（自己整合型接点）により、ソース／ドレイン領域などの基板領域に直接接触を行うために中間誘電体層など１つ（または複数）の絶縁層を直接貫通して接触させることによって、集積レベルの増加がもたらされる。それぞれの場合、その後接点開口は、導電性材料または半導体材料で充填される。

　デザイン・ルールにおいて、ますます小さな幾何形状と、より近接して配置されたデバイス構成要素が可能になるにつれ、関連するゲート構造と近接させながら、ソース／ドレイン領域に接触するＳＡＣを生成することが挑戦課題となっている。一般に、ゲート構造は、ゲート誘電体、ゲート電極、およびその他の材料を含み、これらの材料が、ゲート領域の両側に形成されたソース／ドレイン領域から横方向に延びるトランジスタ・チャネルの上に位置合わせされたスタックを形成する。通常、ゲート構造には、その側壁に沿って形成される誘電体スペーサを使用する。一般に、この側壁スペーサは酸化物材料で形成され、側壁スペーサの上も含めてゲート構造の上に窒化物（窒化シリコン、Ｓｉ３Ｎ４）の被膜を形成するのが一般的である。これは、エッチング操作を用いて、中間誘電体を貫通して延び、ゲート構造に近接したソース／ドレイン領域を露出させるＳＡＣ用の開口を形成するとき、この窒化物被膜により側壁スペーサが侵食されるのを防ぐために行うものである。というのは、この窒化物被膜が、異なる材料で形成され、中間誘電体をエッチングするのに使用され、そうでない場合には酸化物スペーサを侵食する、エッチング用化学物質およびエッチング条件に対して強いからである。側壁スペーサが侵食され、その一部が除去され、ゲート電極の側壁が露出される場合、開口を導電性材料で充填した後、ソース／ドレイン領域とゲート構造自体が短絡することになり、トランジスタが動作不能になる。窒化物被膜を使用して、このような短絡の発生を防止する。一般に、エッチングされることが望まれる中間誘電体と、エッチングされないことが望まれる窒化物被膜の間のエッチング選択性は良好である。したがって、典型的な自己整合型接点の形成プロセスでは、中間誘電体と窒化物その他のライナ材料の間のエッチング選択性を利用する。

　しかし、デザイン・ルールにおいて、プリメタル誘電体として使用するＨＤＰ（高密度プラズマ）誘電体が必要になるようなより小さい幾何形状が可能になるにつれ、これら従来型の材料を用いるＳＡＣプロセスは製造性が悪くなりつつある。ＨＤＰ誘電体により、より攻撃的なアスペクト比のギャップを充填することができるが、一般に、窒化シリコンのライナ材料に対するそのエッチング選択性は低い。さらに、現在の攻撃的なデザイン・ルールでは、このようなＳＡＣ開口をゲート構造の近傍に形成し、ソース／ドレイン領域に接触を行う。したがって、このプロセスでは、位置合わせの影響が極めて大きく、ＳＡＣ開口のわずかな位置ずれによって、接点開口が、ゲート構造の側壁に隣接した酸化物スペーサに沿って延びる窒化物ライナを露出させる恐れがある。これにより、ＨＤＰ誘電体中でＳＡＣ開口をエッチングするために用いるエッチング・プロセス中に、ゲート構造が浸食をより受けやすくなる。さらに、従来型のスペーサは、ゲート構造の上面まで延び、そこで終端する。窒化物ライナは、一般のエッチングの物理的性質から、また、スペーサ最上部の真上のところで窒化物ライナが最も薄くなり得ることから、スペーサ最上部のひじ部で最も浸食を受けやすい。窒化物層がこの部分で浸食を受ける場合、テーパが付いてこのひじ部のところで先が尖る、下にあるスペーサが侵食され、ゲート構造のゲート電極の一部が露出することがある。その場合、接点構造が導体で充填されるとき、ソース／ドレイン領域はゲート電極に短絡されることになる。

　この問題に対処するための１つの手法は、ドーパント・レベルを上げた中間誘電体層を用い、かつ／またはオゾンと反応させた酸化物などのより低密度の充填材料を用いることによって、新しいＨＤＰ中間誘電体と窒化物層の間のエッチング選択性を改善することである。しかし、この手法の欠点は、より高ドーパント濃度の材料は高アスペクト比の構造を充填しにくいことである。実際、これは、窒化物層の侵食を妨げ、したがって短絡を防止する高いエッチング選択性と、高アスペクト比の開口を充填することができる誘電体材料とのトレードオフになる。高度にドープしたボロンなどの誘電体層またはリンをドープした酸化シリコンに関連する別の欠点は、多くの最先端デバイスが６００〜７００℃未満の温度で維持されなければならないという関連した温度バジェットの制約があることである。

　したがって、ゲート構造に近接したソース／ドレイン領域への自己整合型の接触を可能にし、ゲート構造と、接触を行うソース／ドレイン領域とが短絡しにくい方法および構造を考案することが明らかに必要である。

　本発明は、上記その他の必要に対処するものであり、一態様では半導体製品を形成する方法を提供する。１つの例示的方法は、１組の対向する側壁を有し、下にある表面の上に配設された最上部犠牲層を含むゲート構造を表面の上に形成することを含む。犠牲層および下にある表面はそれぞれ、対向する側壁で横方向に終端する。次いで、その側壁に沿って酸化物スペーサを形成する。その後、各側壁が、下にある表面の上に、したがってゲート構造の上に突き出る突出区域を含むように犠牲層を除去する。

　本発明は、半導体基板の上に形成したゲート構造を備える半導体製品も提供する。このゲート構造は、１対の対向する側壁およびある高さを有する。１対の誘電体スペーサが含まれ、各スペーサは各側壁に沿って延びる。各スペーサの高さはゲート構造の高さよりも高く、そのためスペーサはゲート構造の上を延びる部分を含む。

　本発明は、下記の詳細な説明を添付の図面と併せ読めば、最もよく理解されよう。一般の慣習に従い、図面の様々なフィーチャは原寸に比例していないことを強調しておく。そうではなくて、見やすいように、様々なフィーチャの寸法は任意に拡大または縮小してある。本明細書および図面を通じて、同じ数字は同じフィーチャを示す。
　図１から図７それぞれ本発明の突出スペーサを形成するのに用いる一連のプロセス操作を示す断面図である。

　以下の例では、本発明は、犠牲材料で形成した上部層と、その犠牲層に沿う部分も含めてゲート構造の側壁に沿って形成した酸化物スペーサとを有するゲート構造を提供する。酸化物スペーサを形成した後、犠牲上部層を除去し、その結果、各酸化物スペーサが、犠牲層を除去した後に残るゲート構造の上面の上を延びる。突出スペーサの上も含めてゲート構造の上に窒化シリコン層などを形成することができる。この層はライナと呼ぶこともできる。次いで、たとえば、自己整合型接点を形成してゲート構造のソース／ドレイン領域に接触を行うとき、接点構造の位置ずれが生じたときでさえ、突出スペーサが、窒化物ライナとあいまって、スペーサの侵食とゲート構造の側壁の露出を防ぐので、より堅固なプロセスが実現される。

　図１は、基板の上に形成した一連の被膜を示す断面図である。この一連の被膜を使用して、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）のゲートなどのゲート構造を形成することになる。基板３は、半導体基板、たとえば、ドープしたまたはドープしていないシリコン、ガリウムヒ素、あるいは他の適当な半導体基板材料でよい。基板３の表面５の上にゲート誘電体７を形成する。様々な種類の適当なゲート誘電体、たとえば、ゲート酸化物、または酸化物／窒化物あるいは酸化物／酸窒化物／窒化物の組合せを使用することができる。デバイスの動作パラメータおよびトランジスタを形成する他の層の物理的特性に応じて、様々な厚さのゲート誘電体７を使用することができる。ゲート電極層９は、トランジスタのゲートを形成するのに使用される様々な種類の適当な半導体および／または導電性材料ならなんでもよい。実施形態の一例では、ゲート電極層９はポリシリコンとすることができる。実施形態の別の例では、ゲート電極層９は、ポリシリコン層の上にコバルト・シリサイド層を重ねた複合層とすることができる。実施形態のさらに別の例では、ゲート電極層９は、ポリシリコン層の上にタングステン・シリサイドを重ねた複合層とすることができる。特定の一実施形態では、上に重なるシリサイド層の厚さは８００オングストローム、ポリシリコンの厚さは１０００オングストロームとすることができる。これは単なる例として示したものであり、その他様々なドープしたあるいはドープしていない単一層または複合層を使用し、様々な厚さでゲート電極層９を形成することができる。ゲート電極層９は上面１１を含む。ゲート電極層９の上面１１の上にハード・マスク層１３を形成する。実施形態の一例では、ハード・マスク層１３は酸化物とすることができるが、実施形態の他の例では、他の適当なハード・マスク材料を使用することもできる。ハード・マスク層１３は上面１５を含む。様々な従来型の適当な形成プロセスを使用して、上記の各被膜を生成することができる。

　ハード・マスク層１３の上に犠牲層１７を形成する。実施形態の例では、犠牲層１７はアモルファス・カーボンとすることができる。アモルファス・カーボンは、水素化炭素であり、１０００〜２５００オングストロームの範囲の厚さに形成することができる。実施形態の一例では、アモルファス・カーボンの犠牲層１７を窒素でさらにドープすることもできる。実施形態の一例では、犠牲層１７の厚さ１８は１８００オングストロームである。犠牲層１７は、低電力ＰＥＣＶＤ（プラズマ化学気相成長法）プロセスを使用して形成することができる。犠牲層１７がアモルファス・カーボンである実施形態の例によれば、プロピレンＣ３Ｈ６１７５ｓｃｃｍ、窒素２０００ｓｃｃｍ、圧力６．５トール、１１００ワットの高周波電力、および温度４５０℃という条件のＰＥＣＶＤプロセスを用いて、アモルファス・カーボンを形成することができる。これは単なる例として示したものであり、様々な他のプロセス流量、圧力、電力および温度を用いて、アモルファス・カーボン被膜を形成することができる。ブタン、メタン、または他のガス種を、炭素源としてプロピレンの代わりに使用することもできる。犠牲層１７は、他の方法を使用して他の材料で形成することもできる。犠牲層１７は上面１９を含む。犠牲層１７の上面１９の上に誘電体反射防止被覆層２１を形成する。誘電体反射防止被覆として、様々な種類の適当な材料、たとえば、Ａｐｐｌｉｅｄ　Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．社のＤＡＲＣ（商標）、Ｎｏｖｅｌｌｕｓ　Ｓｙｓｔｅｍｓ，Ｉｎｃ．社のＰＥＡＲＬ、および他の水素化シリコン酸窒化物材料を使用することができる。誘電体反射防止被覆層２１は上面２３を含む。実施形態の別の例によれば、他の反射防止被覆を使用することもでき、実施形態のさらに別の例によれば、反射防止層が必要でないこともある。

　次に図２に移ると、部分的に形成されたゲート構造が示されている。誘電体反射防止被覆層２１の上面２３の上に、フォトレジストなどの感光層を形成する。従来方式のフォトリソグラフィ技術を使用してこの感光性被膜をパターン化し、ゲート領域２５にマスキング被膜２４を生成することができる。次いで、一連のエッチング操作を用いて、誘電体反射防止被覆層２１、犠牲層１７、およびハード・マスク層１３の一部を残余領域２７から除去し、ゲート領域２５に上記の各被膜の一部を残し、ゲート構造を形成する。プロセス・シーケンスの一例によれば、図２に示すように、ＣＦ_４／Ａｒエッチングを用いて誘電体反射防止被覆層２１をエッチングすることができる。別の実施形態の例では、他のフレオン・ベースのエッチング化学物質を使用することもできる。さらに実施形態の別の例では、ＮＦ３またはＳＦ６などのフッ素を含む他のエッチング・ガスを使用することもできる。

　その後、酸素エッチング・プロセスを行ってマスキング被膜２４を除去し、犠牲層１７をエッチングして残余領域２７からそれを除去することができる。次いで、図３に示すように、様々な種類の適当なエッチング・プロセスを使用して、残余領域２７からハード・マスク層１３の一部をエッチングすることができる。一実施形態では、ＣＦ_４／Ａｒなどフレオン・ベースのエッチング化学物質を使用することができる。実施形態の別の例では、ＮＦ３またはＳＦ６などフッ素を含む他のエッチング・ガスを使用することもできる。こうした手順を使用して、残余領域２７からハード・マスク層１３を除去し、また、ゲート領域２５内で誘電体反射防止被覆層２１を部分的あるいは完全に除去し、それによってゲート領域２５内で犠牲層１７を露出させることができる。

　図３に示すように、様々な従来方式の適当なプロセスを用いて、ゲート電極層９を残余領域２７から除去することができる。ここで使用する１つ（または複数）のエッチング・プロセスは、ゲート電極層９を形成するのに使用した材料によって決まる。実施形態の一例では、ＨＢｒ／Ｃｌ２／ＣＦ４のゲート・エッチングを用いることができるが、他の実施形態では、他の適当なエッチング化学物質を使用することもできる。ゲート誘電体が酸化物である実施形態の一例では、ゲート・エッチングは、エッチング化学物質に酸素を添加することによってゲート誘電体７上で終了させることができる。犠牲層１７がすでに露出している場合、このように酸素を添加することにより、ゲート構造５０から犠牲層１７の一部を除去することができる。この時点で、適当な選択性をもつ専用のエッチング・プロセスを用いて、任意選択でゲート誘電体７を除去することができる。こうしたエッチング・プロセスを行った後、酸素による除去などの様々な除去プロセスを用いて、ゲート構造の上から残余の誘電体反射防止被覆層２１を除去することができる。ゲート誘電体上でゲート電極のエッチングを終了させるのに使用した酸素ベースのエッチングに加えて、こうした除去プロセスにより、犠牲層１７の厚さがさらに薄くなることがある。（図１に示す）犠牲層１７の元の厚さ１８が１８００オングストロームであった実施形態の例では、厚さ２８は１２００〜１７００オングストローム程度、特定の一実施形態では、１５００オングストロームになり得る。実施形態の他の例では、厚さ２８は５００〜２０００オングストロームの範囲の値をとり得る。この時点で、ゲート構造５０は、犠牲層１７の上面１９である上面と、高さ３３と、１４０ナノメートルという小さな寸法となり得る幅３１とを有する。実施形態の他の例では、他の寸法とすることもできる。ゲート構造５０は、ほぼ垂直な対向する側壁２９も含む。対向する側壁２９、したがってゲート構造５０は高さ３３を有する。

　次に図４に移ると、ソース／ドレイン領域３５を従来方式で形成した後のゲート構造５０が示されている。図３に示す構造を覆って薄い誘電体スペーサ被膜を形成し、次いで、エッチングして対向するスペーサ３９を形成する。実施形態の例では、この薄い誘電体スペーサ被膜は１０００オングストロームの厚さで形成することができるが、実施形態の他の例では他の膜厚を使用することもできる。実施形態の一例では、この薄い誘電体スペーサ被膜は酸化物被膜とすることができる。この被膜は、様々な種類の適当な酸化物被着技術を用いて形成することができる。

　実施形態の他の例では、この薄い誘電体スペーサ被膜およびそこから形成されるスペーサは、ドープしていない酸化物以外の材料から形成することができる。この薄い誘電体被膜は、犠牲層１７とは異なるエッチング特性をもつように選択する。犠牲層１７がアモルファス・カーボンである実施形態の例では、この薄い誘電体スペーサ被膜は、たとえば、ドープした酸化物、窒化物、酸窒化物、またはシリコン・カーバイドとすることができる。この薄い誘電体スペーサ被膜と犠牲層のエッチング特性の差により、犠牲層を侵食することなくスペーサを形成することができ、その後、スペーサを侵食することなく犠牲層を除去することもできる。これにより、図５に示すような突出スペーサを形成することができる。しかし、簡単にするため、以下の説明では、犠牲層１７がアモルファス・カーボンであり、スペーサが酸化物で形成される実施形態の例を扱う。これは単なる例として示すものである。

　アモルファス・カーボンの犠牲層の温度バジェットは比較的大きいので、その上に薄い酸化物スペーサ被膜を形成することができる。次いで、従来方式のエッチング技術を用いて、この薄い誘電体スペーサ被膜からスペーサ３９を形成する。並外れたアモルファス・カーボン対酸化物のエッチング選択性により、アモルファス・カーボンの犠牲層１７を大きく侵食することなく、スペーサの縁部を後退させ、酸化物スペーサ３９を形成することができる。薄い酸化物スペーサ被膜の被着の前にゲート誘電体７が除去されない場合、スペーサの形成プロセス中に、ゲート誘電体７も残余領域２７から除去されて、表面５が露出する。ゲート領域２５内では、スペーサを形成するエッチング・プロセス中、犠牲層１７が露出するがほぼそのまま残り、酸化物スペーサ３９の区域が犠牲層１７に並んで形成される。酸化物スペーサ３９は、対向する側壁２９と同延の境界を形成し、ほぼ犠牲層１７の上面１９まで、その下にあるハード・マスク１３の上面１５の上を延びる。したがって、側壁スペーサ３９は、ゲート構造５０とほぼ同じ高さになる。この薄い酸化物層およびアモルファス・カーボンは、エッチング特性が相対的に異なるので、それぞれ独立に除去することができる。

　ソース／ドレイン領域３５は、自己整合構造であり、この時点で、基板３の表面５にドーパント不純物を導入するための様々な種類の適当な従来手段を用いて形成することができる。このソース／ドレインの注入はスペーサを貫通し、したがって、スペーサ３９の下およびゲート構造５０に極く近接した基板領域ではより浅くなる。犠牲層１７の存在が、ソース／ドレインの注入がゲート電極９に達するのを妨げる助けとなる。この時点で、チャネル３０がソース／ドレイン領域３５とゲート構造５０の下の間を延びる。プロセス・シーケンスの別の例によれば、図３に示す構造内に、したがってスペーサを形成する前に、ソース／ドレイン領域３５を形成することもできる。

　次いで、犠牲層１７を除去する。図５に、犠牲層１７を除去した後の図４の構造を示す。犠牲層１７をアモルファス・カーボンで形成する実施形態の例によれば、酸素エッチングを用いて、ハード・マスク層１３および側壁スペーサ３９をそのまま保ちながら、アモルファス・カーボンの犠牲層を選択的に除去することができる。実施形態の他の例によれば、他のエッチング・プロセスを用いて、アモルファス・カーボンの犠牲層を除去することもできる。アモルファス・カーボンの犠牲層１７を除去した後、突出区域４３がゲート構造の上、すなわち、犠牲層１７が除去された後に露出されるハード・マスク層１３の上面１５の上に突き出る。

　犠牲層が他の材料で形成される実施形態のさらに別の例によれば、様々な種類の適当な選択的エッチング・プロセスを用いて、ハード・マスク層１３および酸化物スペーサ３９をほぼ保ちながら、犠牲層を除去することができる。このエッチング・プロセスを行った後、各酸化物スペーサ３９は、ハード・マスク層１３の上面１５の上を延びる突出区域４３を含むことになる。したがって、各酸化物スペーサ３９の高さ４４は、ゲート構造５０の高さ３３よりも高くなる。突出区域４３は、既存のゲート構造５０の上を、この時点では除去されている犠牲層１７の、酸化物スペーサ３９が形成された時点での元の厚さ２８とほぼ等しい長さだけ延びる。

　図６に、図５に示す構造の上に形成した窒化物層４７を示す。実施形態の様々な例によれば、窒化物層４７の厚さ４９は、２００〜２０００オングストロームの範囲の値をとることができる。実施形態の一例によれば、窒化物層４７、あるいは窒化物ライナ４７とも称するものの厚さ４９は、５００オングストロームとすることができる。これは単なる例として示したものであり、実施形態の他の例では、他の様々な厚さとすることもできる。基板３の表面５の上、およびゲート構造５０の上に窒化物層４７を形成する。具体的には、この窒化物層４７は、ハード・マスク層１３の表面１５の上、酸化物スペーサ３９の突出区域４３の上、および基板３の上に形成する。様々な種類の適当な従来方法を用いて、窒化物層４７を形成することができる。実施形態の他の例では、窒化物層４７の代わりに他の適当なライナを用いることもできる。このようなライナは、ＳＡＣ開口を形成するのに使用するエッチング化学物質に耐性がある材料で形成することが好ましい。

　図６には、アプローチ長５４も示されている。これは、ゲート電極層９の一部からスペーサ３９の外側までの最短長さである。実施形態の様々な例では、アプローチ長５４は変わり得る。実施形態の一例では、２００〜５００オングストロームの範囲の値をとることができる。見方によっては、アプローチ長５４は、ゲート構造５０に近い領域中に自己整合型接点を形成するのに使用するエッチング・プロセス中の誤差マージンの１つの大きさを表している。アプローチ長５４は、ゲート電極層９を露出させ、それによって、ゲート電極層９を露出させるエッチング・プロセス中に形成された接点開口を導電性材料または半導体材料を使用して充填するときに短絡をもたらすために除去しなければならない材料の最小量を表している。本発明の有利な態様では、スペーサはテーパ形で先が尖り、ゲート構造の最上部で垂直に終端する従来型の構成に比べて、アプローチ長５４が増加する。こうすると、ゲート電極材料からさらに離れて保護窒化物層４７が配設されてより大きなプロセス・マージンが得られ、それによって窒化物層の浸食によりゲート電極層９の露出が生じる可能性が減少する。

　図７は、互いに近接して形成された２つのゲート構造５０を示す別の断面図である。実施形態の一例によれば、ゲート構造５０間の間隔５７は１４０ナノメートル程度とすることができ、これは、ゲート構造５０の幅３１（図３参照）がやはり同程度であるデザイン・ルールに適合している。実施形態の他の例では、他の値の幅５７を用いることもできる。ゲート構造の上にプリメタル誘電体５６および５８を配設する。これらは、様々な技術を用いて様々な材料で形成することができる。実施形態の一例では、下側のプリメタル誘電体５６はＨＤＰ（高密度プラズマ）のドープしていない酸化物とし、上側のプリメタル誘電体５８はＰＳＧ（リン酸シリケート・ガラス）誘電体とすることができる。

　図６および７に示すように、本発明の突出スペーサにより、ゲート電極層９の縁部に追加したスペーサの厚さ（より長いアプローチ長５４）によって位置合わせマージンが大きくなる。酸化物スペーサ３９の側面６２に沿って延びる窒化物層４７の厚さに加えて、突出スペーサにより、酸化物スペーサ３９の最上部の位置６４での横方向および斜め方向の誘電体厚さに比べて、ゲート誘電体層９の最上部の角１０での横方向および斜め方向の誘電体厚さが増す。本発明の利点がなければ、ゲート電極層９の最上部の角１０における横方向および斜め方向の誘電体厚さは、ほぼ位置６４に示すものになるはずである。したがって、ＳＡＣを位置合わせし形成する際の誤差マージンが大きくなる。

　図７に、基板３中に形成したソース／ドレイン領域３５に接触を行うために形成され得る、任意に配置した可能な接点開口６０を破線で示す。可能なＳＡＣ接点開口６０は、様々な種類の適当なフォトリソグラフィ技術およびエッチング技術を使用して位置合わせし形成することができる。実際の接点開口を形成した後、こうした開口を導電性材料および／または半導体材料で充填する。任意の可能なＳＡＣ接点開口６０は、ほぼ酸化物スペーサ３９と一致する側面（左側側面）を含むことが理解されよう。可能なＳＡＣ接点開口６０の位置がわずかにずれ、ゲート電極５０の左側側面により近接して形成され、そのため、可能なＳＡＣ接点開口６０の形成中により多くの窒化物層４７が露出される場合、窒化物層４７を含むスペーサ誘電体構造により、同じ概略形状を含むがゲート電極層９の最上部の角１０までしか延びていない従来型のスペーサ構造の場合よりも、ゲート電極層９に対するより大きな保護がもたらされることが理解されよう。本発明の突出酸化物スペーサを使用して形成された構造は、開口たとえば可能な開口６０が充填された後にゲート電極層９とソース／ドレイン領域３５の間に短絡をもたらす位置合わせおよび／またはエッチング誤差に対してより強いので、より堅固なＳＡＣの位置合わせおよびエッチング・プロセスが実現される。

　以上は、単に本発明の原理を説明したにすぎない。したがって、本明細書に明示的に記載せず、また示していないが、本発明の原理を実施し、その範囲および趣旨に含まれる様々な構成が当業者には考案できることを理解されたい。さらに、本明細書に述べられているすべての例および条件付き表現は、教示するためだけに主に明示的に示したものであり、当技術を促進させるために本発明者が貢献した本発明の原理および概念を理解する助けとなるためのものであり、具体的に述べられた例および条件に限定されないと解釈すべきである。たとえば、犠牲層はアモルファス・カーボン以外の材料で形成することもでき、スペーサは酸化物以外の材料で形成することもできる。

　さらに、本明細書において、本発明の原理、態様および実施形態、ならびにその具体例を列挙するすべての記述は、その構造的および機能的な均等物を包含するものである。さらに、このような均等物は、現在知られている均等物および今後開発される均等物、すなわち、構造に関わりなく同じ機能を行うように開発されたいかなる要素をも含むものである。したがって、本発明の範囲は、ここに示し説明した実施形態の例に限定されるものではない。そうではなくて、本発明の範囲および趣旨は、添付の特許請求の範囲に従って実施されるものである。

基板の上に形成した被膜のスタックを示す図である。 エッチング操作を用いて、本発明のゲート構造の一部を画定し形成した後の図１に示す構造を示す図である。 追加の層を除去してゲート構造を形成した後の図２の構造を示す図である。 側壁スペーサおよびソース／ドレイン領域を形成した後の図３の構造を示す図である。 犠牲層を除去して突出スペーサ部分を形成した後の図４の構造を示す図である。 構造の上に窒化物ライナを形成した後の図５の構造を示す図である。 基板上に形成した図６に示すような２つのゲート構造と、ゲート構造間に配置された提案のＳＡＣ（自己整合型接点）開口とを示す図である。

Claims (20)

1. 　１対の対向する側壁を有し、下にある表面の上に配設された最上部犠牲層を含み、前記犠牲層および前記下にある表面がそれぞれ横方向に前記対向する側壁で終端するゲート構造を表面の上に形成する工程と、
   　前記側壁に沿って誘電体スペーサを形成する工程と、
   　前記犠牲層を除去し、それによって前記側壁がそれぞれ前記下にある表面の上に突き出る突出区域を含むように前記下にある表面を露出させる工程とを含む、
   　半導体製品を形成する方法。
2. 　前記表面が基板表面を備え、
   　前記基板表面内に前記ゲート構造に隣接してソース／ドレイン領域を形成する工程と、
   　前記ゲート構造の上および前記基板表面の上に少なくとも１つの誘電体層を形成する工程と、
   　前記少なくとも１つの誘電体層を貫通して開口を形成し、それによって前記ソース／ドレイン領域の少なくとも１つを露出させる工程とをさらに含む、請求項１に記載の方法。
3. 　前記ゲート構造の上に窒化物被膜を形成する工程をさらに含み、開口を形成する前記工程が、前記窒化物層を貫通して前記開口を形成する工程をさらに含む、請求項２に記載の方法。
4. 　前記犠牲層がアモルファス・カーボンである、請求項１に記載の方法。
5. 　ゲート構造を形成する前記工程が、プラズマ化学気相成長法を用いて前記アモルファス・カーボンを形成する工程を含む、請求項４に記載の方法。
6. 　プラズマ化学気相成長法を用いて前記アモルファス・カーボンを生成する前記工程が、ソース・ガスとしてプロピレンＣ３Ｈ６を使用する工程を含む、請求項５に記載の方法。
7. 　ゲート構造を形成する前記工程が、
   　前記表面の上にゲート誘電体層を形成する工程と、
   　前記ゲート誘電体層の上に少なくとも１つのゲート電極層を形成する工程と、
   　前記少なくとも１つのゲート電極層の上に、前記下にある表面を形成する上面を有する酸化物ハード・マスク層を形成する工程と、
   　前記ハード・マスク層の上に前記犠牲層としてアモルファス・カーボン層を形成する工程と、
   　前記犠牲層の上に誘電体反射防止被覆を形成し、次いで、それをパターン化して前記ゲート構造を生成する工程とを含む、請求項１に記載の方法。
8. 　パターン化する前記工程が、感光性材料で被覆する工程と、その中にゲート領域を含むパターンを形成する工程と、次いで、少なくとも１つのエッチング操作を行って少なくとも前記誘電体反射防止被覆と、前記犠牲層と、前記ハード・マスク層と、前記少なくとも１つのゲート電極層とを前記ゲート領域以外の区域で前記表面の上から除去する工程とを含む、請求項７に記載の方法。
9. 　前記犠牲層を除去する前記工程が、ほぼ前記犠牲層だけをエッチングする選択的酸素ドライ・エッチングを含む、請求項１に記載の方法。
10. 　ゲート構造を形成する前記工程が、ゲート誘電体層およびその上にゲート電極層を形成する工程を含み、ゲート電極層を形成する前記工程が、ポリシリコン層の上にコバルト・シリサイド層を形成する工程を含む、請求項１に記載の方法。
11. 　前記ゲート構造が前記犠牲層で形成される上面を含み、前記犠牲層を除去する前記工程の前に、前記側壁および前記誘電体スペーサが前記上面まで延びる、請求項１に記載の方法。
12. 　誘電体スペーサを形成する前記工程が、前記ゲート構造の上に酸化物被膜を形成する工程と、前記酸化物被膜の一部を除去し、それによって前記犠牲層を露出させるが実質的に浸食しない工程とを含む、請求項１に記載の方法。
13. 　ゲート構造を形成する前記工程が、前記下にある表面を形成する上面を有し、前記側壁で横方向に終端する酸化物ハード・マスク被膜を形成する工程を含む、請求項１に記載の方法。
14. 　１対の対向する側壁および第１の高さと、それぞれ各側壁に沿って延び前記第１の高さよりも高いスペーサ高さを有する１対の誘電体スペーサとを有する、半導体基板の上に形成したゲート構造を備える半導体製品。
15. 　前記ゲート構造が上面を含み、前記スペーサがそれぞれ前記上面の上に突き出る、請求項１４に記載の半導体製品。
16. 　前記スペーサがそれぞれ、５００オングストローム〜２０００オングストロームの範囲の長さだけ前記上面の上に突き出る、請求項１５に記載の半導体製品。
17. 　前記ゲート構造が、ゲート電極層およびその上に配設されたハード・マスク層を含み、前記上面が前記ハード・マスク層の表面である、請求項１５に記載の半導体製品。
18. 　前記各スペーサが、前記それぞれの側壁との同延部分を形成するほぼ平面状の内部表面を含み、各スペーサが前記それぞれの側壁の上を延びる突出部分を含む、請求項１４に記載の半導体製品。
19. 　前記ゲート構造の上面の上に形成されたアモルファス・カーボン層をさらに備え、各スペーサが前記アモルファス・カーボン層のほぼ上面まで延びる、請求項１４に記載の半導体製品。
20. 　上に重ねて形成された窒化物層をさらに備える、請求項１４に記載の半導体製品。
    

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