KR100403350B1 - 반도체소자의 무경계 콘택홀 형성방법 - Google Patents
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Abstract
본 발명은 소자의 활성영역의 일부분 및 분리영역의 일부분을 동시에 노출시키는 무경계 콘택홀(Borderless Contact Hole) 형성에 있어서, 분리영역의 손상없이 안정적으로 무경계 콘택홀 형성 공정을 진행할 수 있는 반도체소자의 무경계 콘택홀 형성방법에 관해 개시한다.
개시된 본 발명의 반도체소자의 무경계 콘택홀 형성방법은 소자의 활성영역과 분리영역이 정의된 기판을 제공하는 단계와, 기판의 분리영역에 트렌치 및 트렌치를 채우는 소자분리막을 각각 형성하는 단계와, 소자분리막을 일정 두께만큼 축퇴시키는 단계와, 기판 상에 축퇴된 소자분리막을 덮는 실리콘 질화막을 형성하는 단계와, 축퇴된 두께만큼 트렌치를 덮도록 실리콘 질화막을 식각하는 단계와, 상기 결과물 상에 게이트 및 소오스/드레인을 포함한 트랜지스터를 형성하는 단계와, 트랜지스터를 포함한 기판 상에 층간절연막을 형성하는 단계와, 층간절연막을 선택 식각하여 분리영역의 일부분과 활성영역의 일부분을 동시에 노출시키는 무경계 콘택홀을 형성하는 단계를 포함한다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로, 보다 상세하게는 활성영역과 분리영역에 동시에 걸치는 무경계 콘택홀(Borderless Contact Hole)을 형성하는 데 있어서, 분리영역의 손상없이 안정적으로 무경계 콘택홀 형성 공정을 진행할 수 있는 반도체소자의 무경계 콘택홀 형성방법에 관한 것이다.
일반적으로 알려진 바와 같이, 디바이스(device) 설계 구조 상 콘택홀은 게이트 또는 소자의 활성영역에 형성되지만, 디바이스의 크기가 점차 축소됨에 따라 활성영역에 대한 콘택홀의 오버랩 마진(overlap margin)이 작아지게 되고, 또한 포토리쏘그라피 (photolithography) 공정에서 발생되는 오정렬(misalignment)으로 인해 소자의 활성영역에 형성되어야 할 콘택홀의 일부가 활성영역의 경계면을 벗어나서 분리영역의 일부분에 걸쳐 형성되는 경우가 발생된다. 이와 같이 소자의 활성영역 뿐만 아니라 분리영역에까지 형성되는 콘택홀을 무경계 콘택홀이라 한다.
상기 무경계 콘택홀은 CXFY(CXFY는 CF4, C2F6, C4F8또는 C5F8등의 가스 또는 이러한 가스들의 조합을 뜻함)와 O2가스를 활성화시킨 플라즈마(plasma)를 이용한 건식 식각 공정에 의해 형성된다.
상기 무경계 콘택홀 중 게이트 또는 소자의 활성영역에 해당되는 부분은 다결정실리콘(polysilicon) 또는 실리사이드(silicide)로 구성되어져 있으므로, 플라즈마에 의한 식각 공정이 용이하지 않은 특성을 가지고 있다. 따라서, 상기 플라즈마에 의해 무경계 콘택홀을 형성하는 과정에서 게이트 또는 소자의 활성영역의 손상은 없다.
도 1은 종래 기술에 따른 문제점을 보이기 위한 공정단면도로, 도면부호 1은 게이트, 도면부호 3은 소오스 또는 드레인 등의 불순물영역, 도면부호 5는 분리영역의 소자분리막 및 도면부호 7은 층간절연막을 각각 도시한 것이다.
그러나, 종래 기술에 따른 반도체소자의 무경계 콘택홀 형성방법에서는, 도 1에 도시된 바와 같이, 무경계 콘택홀(10) 중 분리영역에 해당되는 부분은 실리콘 옥사이드 계열의 물질로 구성되어져 있으며, 이러한 실리콘 옥사이드 계열의 물질은 이러한 플라즈마에 의해 식각이 용이한 특성을 가지고 있다. 따라서, 상기 분리영역에 해당되는 부분은 무경계 콘택홀이 형성되는 과정에서 a와 같이 깊고 날카롭게 패이는 문제점이 있었다.
또한, 무경계 콘택홀을 형성하는 과정에서 분리영역이 손상됨에 따라 누설 전류(leakage current) 또는 소자 특성 열화가 발생되어 디바이스 작동에 문제가 발생되었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 분리영역의 손상없이 무경계 콘택홀 형성 공정을 안정적으로 진행할 수 있는 반도체소자의 무경계 콘택홀의 형성방법을 제공함에 그 목적이 있다.
도 1은 종래 기술에 따른 문제점을 도시한 공정단면도.
도 2a 내지 도 2g는 본 발명의 제 1실시예에 따른 반도체소자의 무경계 콘택홀 형성을 보인 공정단면도.
도 3a 내지 도 3d는 본 발명의 제 2실시예에 따른 반도체소자의 무경계 콘택홀 형성을 보인 공정단면도.
도면의 주요부분에 대한 부호의 설명
100. 반도체기판 102. 패드 산화막
104, 114. 실리콘 질화막 110. 트렌치
112. 소자분리막 116. 웰
118. 게이트 120. 절연 스페이서
122. 소오스/드레인 124. 실리사이드
130. 층간절연막 132. 무경계 콘택홀
150, 152. 감광막 패턴
상기 목적을 달성하기 위한 본 발명의 제 1실시예에 따른 반도체소자의 무경계 콘택홀 형성방법은 소자의 활성영역과 분리영역이 정의된 기판을 제공하는 단계와, 기판의 분리영역에 트렌치 및 트렌치를 채우는 소자분리막을 각각 형성하는 단계와, 소자분리막을 일정 두께만큼 축퇴시키는 단계와, 기판 상에 축퇴된 소자분리막을 덮는 실리콘 질화막을 형성하는 단계와, 축퇴된 두께만큼 트렌치를 덮도록 실리콘 질화막을 식각하는 단계와, 상기 결과물 상에 게이트 및 소오스/드레인을 포함한 트랜지스터를 형성하는 단계와, 트랜지스터를 포함한 기판 상에 층간절연막을 형성하는 단계와, 층간절연막을 선택 식각하여 분리영역의 일부분과 활성영역의 일부분을 동시에 노출시키는 무경계 콘택홀을 형성하는 단계를 포함한 것을 특징으로 한다.
또한, 본 발명의 제 2실시예에 따른 반도체소자의 무경계 콘택홀 형성방법은 소자의 활성영역과 분리영역이 정의된 기판을 제공하는 단계와, 기판의 분리영역에 트렌치 및 트렌치를 채우는 소자분리막을 각각 형성하는 단계와, 상기 결과물 상에 게이트 및 소오스/드레인을 포함한 트랜지스터를 형성하는 단계와, 트랜지스터를 포함한 기판 상에 실리콘 질화막 및 층간절연막을 차례로 형성하는 단계와, 층간절연막 및 실리콘 질화막을 선택 식각하여 분리영역의 일부분과 활성영역의 일부분을 동시에 노출시키는 무경계 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 무경계 콘택홀 형성방법.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명의 제 1실시예에 따른 반도체소자의 무경계 콘택홀 형성을 보인 공정단면도이다.
본 발명의 제 1실시예에 따른 반도체소자의 무경계 콘택홀 형성방법은, 도 2a에 도시된 바와 같이, 먼저, 반도체기판(100) 상에 화학기상증착(CVD:Chemical Vapor Deposition) 공정에 의해 70∼200Å 두께의 패드 산화막(pad oxide layer)(102)과 500∼1500Å 두께의 제 1실리콘 질화막(104)을 차례로 형성한다.
이어서, 상기 제 1실리콘 질화막(104) 상에 감광막(photoresist)을 도포한 후, 노광 및 현상하여 소자의 활성영역(active region)을 덮고 격리영역(isolation region)을 노출시키는 제 1감광막 패턴(150)을 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 상기 제 1감광막 패턴을 마스크로 하여 상기 제 1실리콘 질화막, 패드 산화막을 CXFY(CXFY는 CF4, C2F6, C4F8또는 C5F8등의 가스 또는 이러한 가스들의 조합을 뜻함), COHPFQ, Ar의 혼합 가스를 활성화시킨 플라즈마를 이용한 건식 식각공정에 의해 제거하고, 계속해서 상기 활성화된 플라즈마를 이용한 건식식각 공정을 진행시킴으로써 기판의 소정깊이까지 제거하여 트렌치(trench)(110)를 형성한다. 이 후, 제 1감광막 패턴을 제거한다.
이어서, 상기 트렌치(110)가 형성된 기판 상에 실리콘 산화막을 증착한 후, 상기 실리콘산화막을 상기 제 1실리콘 질화막(104)이 노출되는 시점까지 화학적-기계적 연마(CMP:Chemical Mechanical Polishing)공정에 의해 식각하여 상기 트렌치(210)를 매립시키는 소자분리막(112)을 형성한다. 이때, 상기 제 1실리콘 질화막(204)은 화학적-기계적 연마 공정 시에 소자의 활성영역이 식각되지 않도록 보호하기 위한 연마정지층 및 기계적 스트레스가 기판에 미치는 것을 완화시켜주는 완충막으로서의 역할을 한다. 또한, 상기 제 1실리콘 질화막(104)은 상기 식각 공정에서 일부가 연마되어 그 두께가 얇아진다.
그 다음, 도 2c에 도시된 바와 같이, 상기 결과물 상에 CXFY(CXFY는 CF4, C2F6, C4F8또는 C5F8등의 가스 또는 이러한 가스들의 조합을 뜻함)와 O2혼합가스를 활성화시킨 플라즈마를 이용한 건식 식각 공정을 진행하여 소자분리막(112)의 실리콘 산화막을 일부 축퇴(recess)시킨다.
이때, 소자분리막(112)의 실리콘 산화막은 C/F 비율이 높은 가스를 사용하면서 산소가스를 첨가시킴으로써, 빠른 속도로 식각되지만 잔류된 제 1실리콘 질화막은 매우 느린 속도로 식각이 이루어진다. 이와 같이 식각 조건을 조절함으로써 실리콘 산화막을 축퇴시키어도 제 1실리콘 질화막 하부의 패드 산화막은 훼손되지 않는다.
이 후, 상기 실리콘 산화막이 일부 축퇴된 기판 전면에 화학기상증착 공정에 의해 200∼400Å 두께의 제 2실리콘 질화막(114)을 형성한다. 이때, 상기 제 2실리콘 질화막(114) 상부에는 표면 굴곡에 의한 단차가 존재한다. 따라서, 상기 제 2실리콘 질화막(114)에 화학적-기계적 연마 공정을 진행하여 표면을 평탄화시킨다.
이 후, 상기 제 1 및 제 2실리콘 질화막(104)(114)을 인산(H3PO4)용액을 이용한 습식 식각 공정 또는 CXFY와 O2혼합가스를 활성화시킨 플라즈마를 이용한 건식 식각 공정에 의해 일부 제거한다. 이때, 패드 산화막(102) 위에 증착된 제 1 및 제2실리콘 질화막이 제거될 정도로만 식각 공정을 진행한다. 따라서, 제 2실리콘 질화막(114)은 축퇴된 실리콘 산화막 깊이와 동일 두께로 남아있게 된다.
이어서, 도 2f에 도시된 바와 같이, 상기 구조의 기판 상에 일반적인 로직 공정에 준하여 웰(well)(116) 형성, 게이트(118) 및 절연 스페이서(spacer)(120) 형성, 소오스/드레인(122) 형성 및 실리사이드(silicide)(124) 형성 순으로 공정을 진행한다. 그 다음, 상기 결과물 상에 7000∼9000Å 두께의 층간절연막(130)을 증착한 후, 상기 층간절연막(130)에 화학적-기계적 연마 공정을 진행하여 표면을 평탄화시킨다. 이때, 상기 층간절연막(130)의 증착두께를 7000∼9000Å 으로 조절한다 할지라도 층간절연막의 증착 공정 및 후속 연마 공정의 불안정성으로 인해 평탄화가 완료된 층간절연막이라 할지라도 웨이퍼의 부위에 따라 약간의 편차가 존재하게 된다.
이 후, 층간절연막(130) 상에 소자의 활성영역의 일부와 분리영역의 일부를 동시에 노출시키는 제 2감광막 패턴(152)을 형성한다.
이어서, 도 2g에 도시된 바와 같이, 상기 제 2감광막 패턴(152)을 마스크로 하고 CXFY와 O2혼합가스를 활성화시킨 플라즈마를 이용한 건식 식각 공정에 의해층간절연막(130)을 제거하여 무경계 콘택홀(132)을 형성한다. 이때, 상기 건식 식각 공정은 C/F 비율이 높은 가스, 예로 들면 C4F8또는 C5F8가스를 사용하면서 동시에 산소가스의 첨가량을 최소화시켜 활성화시킨 플라즈마를 이용한다. 상기 조건 하에서 식각 공정을 진행하면 층간절연막은 비교적 식각이 잘되지만 제 1실리콘질화막(114)에서는 식각 정지(etch stop)현상이 발생된다. 즉, 분리영역 위에는 일정 두께의 제 2실리콘 질화막(114)이 존재하여 식각정지층의 역할을 수행하기 때문에 분리영역이 깊고 날카롭게 패이는 문제가 발생되지 않는다. 그리고 본 발명의 활성영역 위에는 제 2실리콘 질화막(114)이 존재하지 않기 때문에 종래와 같이 층간절연막에 대한 식각 공정이 완료된 후에 다시 플라즈마 활성 조건을 바꾸어 제 2실리콘 질화막을 제거하는 이중 식각 공정을 수행할 필요가 없다.
또한, 상기 CXFY와 O2혼합가스 외에도 CHF3, Ar을 추가할 수도 있다.
이 후, 제 2감광막 패턴을 제거한다.
도 3a 내지 도 3d는 본 발명의 제 2실시예에 따른 반도체소자의 무경계 콘택홀 형성을 보인 공정단면도이다.
본 발명의 제 2실시예에 따른 반도체소자의 무경계 콘택홀 형성방법은 도 3a 공정까지는 본 발명의 제 1실시예와 동일하다.
이어서, 도 3b에 도시된 바와 같이, 실리콘 질화막을 제거한다.
그 다음, 도 3c에 도시된 바와 같이, 상기 구조의 기판 상에 일반적인 로직 공정에 준하여 웰(216) 형성, 게이트(218) 및 절연 스페이서(220) 형성, 소오스/드레인(222) 형성 및 실리사이드(224) 형성 순으로 공정을 진행한다. 이 후, 상기 결과물 상에 실리콘 질화막(214) 및 층간절연막(230)을 차례로 증착한 후, 상기 층간절연막(230) 상에 소자의 활성영역의 일부와 분리영역의 일부를 동시에 노출시키는 감광막 패턴(252)을 형성한다.
이어서, 도 3d에 도시된 바와 같이, 상기 감광막 패턴을 마스크로 하고 층간절연막(230) 및 실리콘 질화막(214)에 CXFY와 O2혼합가스를 활성화시킨 플라즈마를 이용한 건식 식각 공정을 진행하여 무경계 콘택홀(232)을 형성한다. 이때, 상기 실리콘 질화막(214)은 상기 건식 식각 공정 시 식각 정지막으로서의 역할을 한다.
이상에서와 같이, 본 발명에서는 겹침 여유가 작아 활성영역과 분리영역에 동시에 걸쳐 형성되는 무경계 콘택홀 형성 시, 식각정지막 역할을 하는 실리콘 질화막을 분리영역에 개재시킴으로써 분리영역이 훼손되는 것을 방지할 수 있다.
또한, 분리영역에 선택적으로 실리콘 질화막을 형성한 후 실리사이드를 형성하므로, 실리콘 질화막을 증착시킬때 필요한 700∼800℃ 정도의 고온 환경에 의해 실리사이드의 특성이 저하되는 것을 방지할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (3)
- 소자의 활성영역과 분리영역이 정의된 기판을 제공하는 단계와,상기 기판의 분리영역에 트렌치 및 상기 트렌치를 채우는 소자분리막을 각각 형성하는 단계와,상기 소자분리막을 일정 두께만큼 축퇴시키는 단계와,상기 기판 상에 상기 축퇴된 소자분리막을 덮는 실리콘 질화막을 형성하는 단계와,상기 축퇴된 두께만큼 상기 트렌치를 덮도록 실리콘 질화막을 식각하는 단계와,상기 결과물 상에 게이트 및 소오스/드레인을 포함한 트랜지스터를 형성하는 단계와,상기 트랜지스터를 포함한 기판 상에 층간절연막을 형성하는 단계와,상기 층간절연막을 선택 식각하여 상기 분리영역의 일부분과 상기 활성영역의 일부분을 동시에 노출시키는 무경계 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 무경계 콘택홀 형성방법.
- 제 1항에 있어서, 상기 실리콘 질화막은 CXFY(CXFY는 CF4, C2F6, C4F8또는 C5F8등의 가스 또는 이러한 가스들의 조합)와 O2의 혼합가스를 활성화시킨 플라즈마를이용하여 건식 식각하는 것을 특징으로 하는 반도체소자의 무경계 콘택홀 형성방법.
- 소자의 활성영역과 분리영역이 정의된 기판을 제공하는 단계와,상기 기판의 분리영역에 트렌치 및 상기 트렌치를 채우는 소자분리막을 각각 형성하는 단계와,상기 결과물 상에 게이트 및 소오스/드레인을 포함한 트랜지스터를 형성하는 단계와,상기 트랜지스터를 포함한 기판 상에 실리콘 질화막 및 층간절연막을 차례로 형성하는 단계와,상기 층간절연막 상에 상기 분리영역의 일부분과 상기 활성영역의 일부분을 동시에 노출시키는 무경계 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 무경계 콘택홀 형성방법.
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