KR20070001590A - 반도체 소자의 리세스 게이트 형성방법 - Google Patents

반도체 소자의 리세스 게이트 형성방법 Download PDF

Info

Publication number
KR20070001590A
KR20070001590A KR1020050057166A KR20050057166A KR20070001590A KR 20070001590 A KR20070001590 A KR 20070001590A KR 1020050057166 A KR1020050057166 A KR 1020050057166A KR 20050057166 A KR20050057166 A KR 20050057166A KR 20070001590 A KR20070001590 A KR 20070001590A
Authority
KR
South Korea
Prior art keywords
gate
hard mask
mask pattern
film
forming
Prior art date
Application number
KR1020050057166A
Other languages
English (en)
Inventor
최웅
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050057166A priority Critical patent/KR20070001590A/ko
Publication of KR20070001590A publication Critical patent/KR20070001590A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명에 리세스 게이트(recessed gate) 형성방법을 개시한다. 개시된 본 발명은 방법은, 액티브영역을 한정하는 소자분리막이 구비된 반도체기판 상에 제1마스크 공정을 통해 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴을 포함한 기판 상에 산화막을 형성하는 단계와, 상기 산화막을 식각해서 하드마스크 패턴의 측벽에 산화막 스페이서를 형성하는 단계와, 상기 산화막 스페이서를 포함한 하드마스크 패턴을 이용해서 노출된 기판을 식각하여 게이트 형성 영역에 홈을 형성하는 단계와, 상기 산화막 스페이서만 잔류되게 하드마스크 패턴을 제거하는 단계와, 상기 기판 결과물 상에 게이트절연막, 게이트도전막 및 게이트하드마스크막을 차례로 형성하는 단계 및 상기 게이트하드마스크막, 게이트도전막 및 게이트절연막을 제2마스크 공정을 이용해서 차례로 식각하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 홈 형성을 위한 제1마스크 공정과 게이트 형성을 위한 제2마스크 공정을 동일한 KrF 노광장비로 사용하여 수행한다. 이에 따라, 리세스 게이트 형성시 홈과 게이트간에 발생하는 오정렬을 최소화 할 수 있어 셀의 특성을 향상 시킬 수 있다.
또한, 산화막 스페이서를 형성함으로서, 게이트도전막 식각시 식각 방지막으로 사용하여 게이트도전막의 과도식각을 방지할 수 있으므로, 결국, 소자 신뢰성을 향상 시킬 수 있다.

Description

반도체 소자의 리세스 게이트 형성방법{Method for forming recessed gate of semiconductor device}
도 1a 내지 도 1d는 종래의 리세스 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 리세스 게이트 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11: 반도체기판 12: 소자분리막
13: 하드마스크 14: 산화막
14a: 산화막 스페이서 15: 홈
16: 게이트절연막 17: 게이트도전막
18: 게이트하드마스크막 19: 게이트
본 발명은 반도체 소자의 리세스 게이트 형성방법에 관한 것으로, 보다 상세하게는, 노광장비 차이로 인하여 홈과 게이트간에 발생하는 오정렬을 최소화할 수 있는 반도체 소자의 리세스 게이트 형성방법에 관한 것이다.
현재 고집적 메모리 소자 또는 고집적 소자(ULSI)를 제조하기 위해서는 디자인 룰이 더욱 작아지고 있으며 복잡해지고 있다. 고집적을 위해서는 소자의 사이즈가 축소되고 있으며 이러한 소자 축소화 경향은 날로 심화되고 있다. 이러한 추세는 저장 단위가 되는 셀 트랜지스터 뿐만 아니라 주변 회로의 트랜지스터의 채널길이가 감소되는 방향으로 안정적인 트랜지스터 특성을 얻기가 어려워지고 있다. 이를 대처하기 위해 반도체 기판을 식각해서 채널 형성 영역을 리세스(recessed)하여 유효채널길이(effective channel length)를 증가 시키는 방법이 제시되고 있다. 이 방법을 사용하면 채널 도핑 농도를 줄일 수 있으며, 데이타 보류 시간(Data Retention Time)을 늘릴 수 있어 셀 특성을 향상 시킬 수 있다.
여기서, 현재 수행되고 있는 리세스 게이트 형성방법을 도 1a 내지 도 1d를 참조하여 간략하게 설명하도록 한다.
도 1a를 참조하면, 액티브 영역을 한정하는 소자분리막(2)이 형성된 반도체기판(1)을 제공한다. 그런다음, 상기 기판(1)의 게이트 예정 영역을 리세스하기 위하여, 상기 기판(1) 상에 산화막(3)과 하드마스크 폴리실리콘막(4)을 증착한다.
이어서, 상기 하드마스크 폴리실리콘막(4)을 제1마스크 공정을 통해 식각하여 기판(1) 액티브 영역의 게이트 형성 영역을 노출시킨다.
도 1b를 참조하면, 상기 하드마스크 폴리실리콘막(4)을 식각장벽으로 이용해서 산화막(3) 및 노출된 기판(1)을 차례로 식각하여 홈(5)을 형성한다.
다음으로, 상기 하드마스크 폴리실리콘막 및 산화막을 제거한다.
도 1c를 참조하면, 상기 기판(1) 결과물 상에 게이트절연막(6)과 게이트도전막(7) 및 게이트하드마스크막(8)을 차례로 증착한다.
도 1d를 참조하면, 상기 게이트하드마스크막(8)과 게이트도전막(7) 및 게이트절연막(6)을 제2마스크 공정을 이용해서 차례로 식각하여 리세스 게이트(9)를 형성한다.
그러나, 전술한 바와 같이 종래의 리세스 게이트 형성방법은 다음과 같은 문제점이 있다.
홈 형성을 위한 제1마스크 공정에 사용하는 노광장비와 게이트 형성을 위한 제2마스크 공정에 사용하는 노광장비가 다르다. 즉, 집적도가 증가함에 따라 미세 폭의 홈을 형성하기 위해, 제1마스크 공정에서 사용하는 노광장비는 고분해능 장비를 사용하고 있다. 따라서, 두 마스크 공정 사이에 사용하는 이종 노광장비의 차이로 인하여 게이트(9)가 홈(5)과 정렬 상태로 형성하지 못하고 홈(5)의 좌측 또는 우측으로 오정렬 상태로 형성하게 된다.
또한, 이러한 오정렬로 인해 게이트를 필연적으로 과도식각을 진행하여야 한다. 이 때, 홈도 과도식각 되어 홈의 상부 가장자리가 식각되는 현상(A)이 발생하게 되어 결국 소자 특성 변화를 유발시킨다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 홈과 게이트간에 발생하는 오정렬을 최소화 할 수 있는 리세스 게이트 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브영역을 한정하는 소자분리막이 구비된 반도체기판 상에 제1마스크 공정을 통해 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 포함한 기판 상에 산화막을 형성하는 단계; 상기 산화막을 식각해서 하드마스크 패턴의 측벽에 산화막 스페이서를 형성하는 단계; 상기 산화막 스페이서를 포함한 하드마스크 패턴을 이용해서 노출된 기판을 식각하여 게이트 형성 영역에 홈을 형성하는 단계; 상기 산화막 스페이서만 잔류되게 하드마스크 패턴을 제거하는 단계; 상기 기판 결과물 상에 게이트절연막, 게이트도전막 및 게이트하드마스크막을 차례로 형성하는 단계; 및 상기 게이트하드마스크막, 게이트도전막 및 게이트절연막을 제2마스크 공정을 이용해서 차례로 식각하는 단계;를 포함하는 반도체 소자의 리세스 게이트 형성방법을 제공한다
여기서, 상기 제1마스크 공정은 하드마스크 패턴이 소망하는 홈의 폭 보다 넓은 폭을 갖도록 수행한다.
상기 제1마스크 공정과 제2마스크 공정은 동일하게 KrF 노광장비를 사용하여 수행한다.
상기 산화막은 하드마스크 패턴에서의 개구폭에서 그 증착 두께를 제외한 개구폭이 소망하는 홈의 폭이 되도록 하는 두께로 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2f는 본 발명에 따른 리세스 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 반도체기판(11)에 액티브영역을 한정하는 소자분리막(12)을 STI(Shallow Trench Isolation) 공정에 따라 형성한다.
다음으로, 상기 기판(11) 상면에 하드마스크 폴리실리콘막을 증착한다.
계속해서, 상기 하드마스크 폴리실리콘막을 제1마스크 공정을 통해 식각하여 하드마스크 패턴(13)을 형성한다.
여기서, 상기 제1마스크 공정은 KrF 노광장비를 사용하여 하드마스크 패턴(13)이 소망하는 홈의 폭 보다 넓은 폭을 갖도록 수행한다.
도 2b를 참조하면, 상기 하드마스크 패턴(13)을 포함한 기판(11) 상에 균일한 두께로 산화막(14)을 증착한다.
여기서, 상기 산화막(14)은 하드마스크 패턴(13)에서의 개구폭에서 그 증착 두께를 제외한 개구폭이 소망하는 홈의 폭이 되도록 하는 두께로 형성한다.
도 2c를 참조하면, 상기 산화막(14)을 식각해서 하드마스크 패턴(13)의 측벽에 산화막 스페이서(14a)를 형성한다.
도 2d를 참조하면, 상기 산화막 스페이서(14a)를 포함한 하드마스크 패턴(13)을 이용해서 노출된 기판(11)을 식각하여 게이트 형성 영역에 홈(15)을 형성한다.
다음으로, 상기 산화막 스페이서(14a)만 잔류되게 하드마스크 패턴을 제거한다.
여기서, 본 발명은 상기 산화막 스페이서(14a) 형성으로 인하여 소망하는 홈(15)의 폭을 가질 수 있으며, 또한, 후속 게이트도전막 식각시 식각방지막 역할을 하여 게이트도전막의 과도식각을 방지할 수 있다
도 2e를 참조하면, 상기 기판(11) 결과물 상에 산화막으로 이루어진 게이트절연막(16)과, 폴리실리콘막 및 텅스텐실리사이드막의 적층막으로된 게이트도전막(17), 그리고, 질화막으로 이루어진 게이트하드마스크막(18)을 차례로 형성한다.
도 2f를 참조하면, 상기 게이트하드마스크막(18), 게이트도전막(17) 및 게이트절연막(16)을 제2마스크 공정을 이용해서 차례로 식각하여 본 발명에 따른 리세스 게이트(19) 형성을 완성한다.
상기 제2마스크 공정은 KrF 노광장비를 사용하여 수행한다.
여기서, 본 발명은 제1마스크 공정과 제2마스크 공정을 동일한 KrF 노광장비로 사용하여 수행함으로서 홈(15)과 게이트(19)간에 발생하는 오정렬을 최소화 할 수 있어 셀의 특성을 향상 시킬 수 있다.
이상에서와 같이, 본 발명은 홈 형성을 위한 마스크 공정과 게이트 형성을 위한 마스크 공정을 동일한 KrF 노광장비로 사용하여 수행한다. 이에 따라, 리세스 게이트 형성시 홈과 게이트간에 발생하는 오정렬을 최소화 할 수 있어 셀의 특성을 향상 시킬 수 있다.
또한, 산화막 스페이서를 형성함으로서, 게이트도전막 식각시 식각 방지막으로 사용하여 게이트도전막의 과도식각을 방지할 수 있으므로, 결국, 소자 신뢰성을 향상 시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 할 수 있다.

Claims (5)

  1. 액티브영역을 한정하는 소자분리막이 구비된 반도체기판 상에 제1마스크 공정을 통해 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 포함한 기판 상에 산화막을 형성하는 단계;
    상기 산화막을 식각해서 하드마스크 패턴의 측벽에 산화막 스페이서를 형성하는 단계;
    상기 산화막 스페이서를 포함한 하드마스크 패턴을 이용해서 노출된 기판을 식각하여 게이트 형성 영역에 홈을 형성하는 단계;
    상기 산화막 스페이서만 잔류되게 하드마스크 패턴을 제거하는 단계;
    상기 기판 결과물 상에 게이트절연막, 게이트도전막 및 게이트하드마스크막을 차례로 형성하는 단계; 및
    상기 게이트하드마스크막, 게이트도전막 및 게이트절연막을 제2마스크 공정을 이용해서 차례로 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  2. 제 1 항에 있어서, 상기 제1마스크 공정은 하드마스크 패턴이 소망하는 홈의 폭 보다 넓은 폭을 갖도록 수행하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  3. 제 1 항에 있어서, 상기 제1마스크 공정과 제2마스크 공정은 동일한 노광장비를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  4. 제 3 항에 있어서, 상기 제1 및 제2마스크 공정은 KrF 노광장비를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  5. 제 1 항에 있어서, 상기 산화막은 하드마스크 패턴에서의 개구폭에서 그 증착 두께를 제외한 개구폭이 소망하는 홈의 폭이 되도록 하는 두께로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
KR1020050057166A 2005-06-29 2005-06-29 반도체 소자의 리세스 게이트 형성방법 KR20070001590A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050057166A KR20070001590A (ko) 2005-06-29 2005-06-29 반도체 소자의 리세스 게이트 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050057166A KR20070001590A (ko) 2005-06-29 2005-06-29 반도체 소자의 리세스 게이트 형성방법

Publications (1)

Publication Number Publication Date
KR20070001590A true KR20070001590A (ko) 2007-01-04

Family

ID=37868954

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050057166A KR20070001590A (ko) 2005-06-29 2005-06-29 반도체 소자의 리세스 게이트 형성방법

Country Status (1)

Country Link
KR (1) KR20070001590A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100861650B1 (ko) * 2007-04-16 2008-10-02 주식회사 하이닉스반도체 리세스 게이트를 구비한 반도체 소자 및 그의 제조 방법
KR101116726B1 (ko) * 2008-06-25 2012-02-22 주식회사 하이닉스반도체 반도체 소자의 리세스 게이트 형성방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100861650B1 (ko) * 2007-04-16 2008-10-02 주식회사 하이닉스반도체 리세스 게이트를 구비한 반도체 소자 및 그의 제조 방법
KR101116726B1 (ko) * 2008-06-25 2012-02-22 주식회사 하이닉스반도체 반도체 소자의 리세스 게이트 형성방법

Similar Documents

Publication Publication Date Title
KR100503852B1 (ko) ｅＤＲＡＭ 보조 디바이스 노치 게이트의 설계 방법
US8105929B2 (en) Gate control and endcap improvement
KR20050026319A (ko) 리세스 채널을 가지는 트랜지스터 제조 방법
WO2003081660A1 (en) Integrated circuit device and method therefor
JP2006135304A (ja) 周辺領域のｍｏｓｆｅｔ素子の製造方法
US20070004127A1 (en) Method of fabricating a transistor having the round corner recess channel structure
US6468838B2 (en) Method for fabricating a MOS transistor of an embedded memory
KR20070001590A (ko) 반도체 소자의 리세스 게이트 형성방법
KR100596807B1 (ko) 반도체 소자의 리세스 게이트 형성방법
KR100486120B1 (ko) Ｍｏｓ 트랜지스터의 형성 방법
KR20040041792A (ko) 복합 반도체 장치의 제조방법
KR100403350B1 (ko) 반도체소자의 무경계 콘택홀 형성방법
KR100321758B1 (ko) 반도체소자의제조방법
KR20070003062A (ko) 리세스 채널을 갖는 반도체 소자의 제조 방법
KR20060117804A (ko) 반도체소자의 리세스게이트 형성방법
KR20000045437A (ko) 반도체소자의 자기정렬적인 콘택 형성방법
KR20070016630A (ko) 반도체 소자의 제조방법
KR20070069755A (ko) 반도체 소자의 제조방법
KR100781453B1 (ko) 모스 트랜지스터의 게이트 전극 및 그 제조 방법
US20020061625A1 (en) Method of manufacturing a metal oxide semiconductor device
KR100608328B1 (ko) 반도체 소자의 제조방법
KR100511931B1 (ko) 반도체 메모리 제조방법
KR100537186B1 (ko) 반도체 소자의 트랜지스터 형성방법
KR100280522B1 (ko) 반도체 메모리 제조방법
KR100298463B1 (ko) 반도체 소자 및 그의 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination