KR100280522B1 - 반도체 메모리 제조방법 - Google Patents

Abstract

본 발명은 반도체 메모리 제조방법에 관한 것으로, 종래 반도체 메모리 제조방법은 메모리 셀을 구성하는 모스 트랜지스터의 게이트간 간격이 좁아짐에 따라 절연을 목적으로 증착하는 절연층이 게이트 사이에 정확히 채워지지않아 보이드가 발생하여 게이트의 절연특성이 열화되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 메모리셀이 형성될 셀영역과 메모리의 주변회로가 형성될 주변회로영역이 구분된 기판의 상부에 게이트를 형성하는 단계와; 상기 게이트의 측면 기판에 불순물 이온을 주입하여 저농도 소스 및 드레인을 형성하는 단계와; 상기 셀영역과 주변회로영역의 상부에 질화막과 산화막을 순차적으로 증착하는 단계와; 상기 주변회로영역에 증착된 질화막과 산화막을 건식식각하여 질화막, 산화막 이중구조의 측벽을 형성하고, 셀영역에 증착된 산화막을 제거하여 그 하부의 질화막을 노출시키는 단계와; 불순물 이온주입을 통해 고농도 소스 및 드레인을 형성하는 단계와; 상기 주변회로영역과 셀영역의 상부에 절연층을 증착하는 단계를 포함하여, 셀영역의 산화막 측벽을 선택적으로 제거하여 셀영역에 형성한 게이트 사이의 이격거리를 증가시킨 후, 각 게이트의 절연을 위한 절연층을 증착하여 절연층에 보이드가 발생하는 것을 방지하여 게이트가 쇼트되는 것을 방지함으로써, 반도체 메모리의 신뢰성을 향상시키는 효과가 있다.

Description

반도체 메모리 제조방법

본 발명은 반도체 메모리 제조방법에 관한 것으로, 특히 워드라인 공정에서 워드라인 사이가 좁아지면서 발생하는 보이드(VOID) 제거에 적당하도록 한 반도체 메모리 제조방법에 관한 것이다.

일반적으로, 반도체 장치의 집적화가 심화되면서, 주변회로영역 보다는 메모리 셀영역의 모스 트랜지스터의 게이트간 간격이 급격히 줄어들게 되어, 모스 트랜지스터 제조후 증착하는 붕소 인 실리콘 글라스(BPSG)가 완전히 채워지지않아 빈 공간인 보이드(VOID)가 발생하게 되며, 이와 같은 종래 반도체 메모리 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1a 내지 도1c는 종래 반도체 메모리의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(도면미도시)을 증착하여 소자형성영역 및 주변회로영역(10)과 셀영역(20)을 정의하고, 그 주변회로영역(10)과 셀영역(20)의 기판(1) 상부에 게이트산화막과 다결정실리콘을 증착하고 패터닝하여 모스 트랜지스터의 게이트(2)를 형성한 후, 상기 게이트(2) 측면 기판(1)에 저농도 불순물 이온을 이온주입하여 저농도 소스 및 드레인(3)을 형성한 후, 그 저농도 소스 및 드레인(3)과 게이트(2)의 상부전면에 질화막(4)을 증착하는 단계(도1a)와; 상기 질화막(4)을 건식식각하여 상기 게이트(2)의 측면에 질화막 측벽(4)을 형성하고, 불순물 이온을 주입하여 고농도 소스 및 드레인(5)을 형성하는 단계(도1b)와; 상기 게이트(2), 질화막 측벽(4), 고농도 소스 및 드레인(5)의 상부전면에 절연층(6)을 증착하는 단계(도1c)를 포함하여 구성된다.

이하, 상기와 같이 구성된 종래 반도체 메모리 제조방법을 좀 더 상세히 설명한다.

먼저, 도1a에 도시한 바와 같이 일반적인 반도체 제조공정의 수순을 따라 기판(1)에 소자가 형성될 영역을 필드산화막을 증착하여 정의한다.

반도체 메모리의 경우, 커패시터 및 모스 트랜지스터를 포함하는 메모리셀이 형성되는 셀영역(20)과 메모리를 구동하는 회로가 형성되는 주변회로영역(10)으로 구분할 수 있으며, 여기서는 상기 필드산화막을 생략한 단면도를 도시하였다.

그 다음, 상기 주변회로영역(10)과 셀영역(20)의 기판(1) 상부에 게이트산화막과 다결정실리콘을 증착하고, 사진식각공정을 통해 패터닝하여 다수의 게이트(2)를 형성한다.

그 다음, 상기 게이트(2)의 측면 기판(1)의 하부에 저농도 불순물 이온을 이온주입하여 저농도 소스 및 드레인(3)을 형성한다.

그 다음, 상기 게이트(2)가 형성된 기판(1)의 상부전면에 질화막(4)을 증착한다.

그 다음, 도1b에 도시한 바와 같이 상기 증착된 질화막(4)을 건식식각하여 상기 게이트(2)의 측면에 위치하는 질화막 측벽(4)을 형성하고, 그 질화막 측벽(4)의 측면 기판(1) 하부에 고농도 불순물 이온을 이온주입하여 고농도 소스 및 드레인(5)을 형성한다.

그 다음, 도1c에 도시한 바와 같이 고농도 소스 및 드레인(5)과 상기 게이트(2)의 상부전면에 절연을 위한 절연층(6)을 증착한다.

이후의 공정에서, 상기 절연층(6)에 콘택홀을 형성하여 상기 고농도 소스 및 드레인(5)을 선택적으로 노출시키고, 셀영역(20)에 비트라인 및 커패시터 제조공정을 실시하게 되며, 상기 셀영역(20)에 형성된 게이트(2)의 간격이 좁아짐에 따라 그 게이트(2)의 사이에 상기 절연층(6)이 완전히 증착되지 않은 보이드(VOID)가 형성되어 게이트(2)간의 절연이 되지 않으며, 이후의 공정에서 금속배선을 형성하는 과정에서 금속이 상기 보이드를 통해 연결되어 절연이 되지 않게 된다.

상기한 바와 같이 종래 반도체 메모리 제조방법은 메모리 셀을 구성하는 모스 트랜지스터의 게이트간 간격이 좁아짐에 따라 절연을 목적으로 증착하는 절연층이 게이트 사이에 정확히 채워지지않아 보이드가 발생하여 게이트의 절연특성이 열화되는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 절연층이 상호 이격거리가 좁은 셀영역의 게이트 사이에 정확히 증착되도록 하는 반도체 메모리 제조방법을 제공함에 그 목적이 있다.

도1a 내지 도1c는 종래 반도체 메모리의 제조공정 수순단면도.

도2a 내지 도2d는 본 발명 반도체 메모리의 제조공정 수순단면도.

***도면의 주요 부분에 대한 부호의 설명***

1:기판 2:게이트

3:저농도 소스 및 드레인 4:질화막

5:고농도 소스 및 드레인 6:절연층

7:산화막

상기와 같은 목적은 메모리셀이 형성될 셀영역과 메모리의 주변회로가 형성될 주변회로영역이 구분된 기판의 상부에 게이트를 형성하는 게이트 형성단계와; 상기 게이트의 측면 기판에 불순물 이온을 주입하여 저농도 소스 및 드레인을 형성하는 저농도 소스 및 드레인 형성단계와; 상기 셀영역과 주변회로영역의 상부에 질화막과 산화막을 순차적으로 증착하는 측벽물질 증착단계와; 상기 주변회로영역에 증착된 질화막과 산화막을 건식식각하여 질화막, 산화막 이중구조의 측벽을 형성하고, 셀영역에 증착된 산화막을 제거하여 그 하부의 질화막을 노출시키는 셀영역 게이트간 거리 확장단계와; 불순물 이온주입을 통해 고농도 소스 및 드레인 형성단계와; 상기 주변회로영역과 셀영역의 상부에 절연층을 증착하는 게이트 절연단계를 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2a 내지 도2e는 본 발명 모스 트랜지스터 제조공정 수순단면도로서, 이에 도시한 바와 같이 주변회로영역(10)과 셀영역(20)의 기판(1) 상에 게이트(2)를 형성하고, 그 게이트(2)의 측면 기판(1) 하부에 저농도 소스 및 드레인(3)을 형성한 후, 그 게이트(2)와 저농도 소스 및 드레인(3)의 상부전면에 질화막(4)과 산화막(7)을 순차적으로 증착하는 단계(도2a)와; 상기 상기 셀영역(10)에 포토레지스트(PR1) 패턴을 형성한 후, 상기 주변회로영역(10)에 증착된 질화막(4)과 산화막(7)을 건식식각하여 상기 주변회로영역(10)에 형성된 게이트(2)의 측면에 질화막(4), 산화막(7) 이중구조 측벽을 형성하는 단계(도2b)와; 상기 포토레지스트(PR1) 패턴을 제거하고, 상기 주변회로영역(10)에 포토레지스트(PR2) 패턴을 형성하고, 상기 셀영역(20)에 증착된 산화막(7)을 제거하여 그 하부의 질화막(4)을 노출시키는 단계(도2c)와; 상기 포토레지스트(PR2) 패턴을 제거한 후, 불순물 이온주입을 통해 상기 셀영역(20)과 주변회로영역(10)의 기판(1)에 고농도 소스 및 드레인(5)을 형성하고, 그 셀영역(20)과 주변회로영역(10)의 상부에 절연층(6)을 형성하는 단계(도2d)를 포함하여 구성된다.

이하, 상기와 같이 구성된 본 발명을 좀 더 상세히 설명한다.

먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 필드산화막을 증착하여 셀영역(20)과 주변회로영역(10)을 정의하고, 그 셀영역(20)과 주변회로영역(2)의 기판(1) 상부에 게이트산화막과 다결정실리콘을 순차적으로 증착하고 패터닝하여 다수의 게이트(2)를 형성한다.

그 다음, 상기 게이트(2)의 측면 기판(1) 하부에 저농도 불순물 이온을 이온주입하여 저농도 소스 및 드레인(3)을 형성하고, 그 저농도 소스 및 드레인(3)과 게이트(2)의 상부전면에 질화막(4)과 산화막(7)을 순차적으로 증착한다.

그 다음, 도2b에 도시한 바와 같이 상기 셀영역(20)에 형성한 산화막(7)의 상부에 위치하는 포토레지스트(PR1) 패턴을 형성한 후, 그 포토레지스트(PR1) 패턴을 식각마스크로 사용하는 건식식각공정으로 상기 주변회로영역(10)의 상부에 증착한 산화막(7)과 질화막(4)을 식각하여 상기 게이트(2)의 측면에 위치하는 질화막(4)과 산화막(7) 이중구조의 측벽을 형성한다.

이때, 상기 질화막(4)과 산화막(7) 이중구조의 측벽은 종래 기술에서 질화막 측벽의 두께와 동일하게 한다. 즉, 본 발명의 질화막(4)은 상대적으로 종래 질화막에 비해 그 두께를 얇게 증착한다.

그 다음, 도2c에 도시한 바와 같이 상기 셀영역(20)의 상부에 위치하는 포토레지스트(PR1)를 제거한 후, 주변회로영역(10)의 상부에 포토레지스트(PR2) 패턴을 형성하고, 상기 셀영역(20)에 증착된 산화막(7)을 선택적으로 식각하여 그 하부의 질화막(4)을 노출시킨다.

그 다음, 도2d에 도시한 바와 같이 상기 포토레지스트(PR2)를 제거하고, 노출되는 주변회로영역(10)의 기판(1)과 셀영역(20)의 기판(1)에 불순물 이온을 주입하여 고농도 소스 및 드레인(5)을 형성한다. 이때, 상기 셀영역(20)에 잔존하는 질화막(4)은 이온주입 버퍼의 역할을 한다.

그 다음, 상기 셀영역(20)과 주변회로영역(10)의 상부에 절연층(6)을 형성한다. 이때 셀영역(20)에는 종래에 비해 상대적으로 얇은 질화막(4)이 상기 게이트(2)의 측면에 형성되어 있어, 게이트(2) 간의 이격거리를 좀더 크게 할 수 있으며, 이에 따라 상기 증착되는 절연층(6)은 상기 셀영역(20)의 게이트 사이에도 잘채워지게 되어 보이드(VOID)가 발생되지 않게 한다.

상기한 바와 같이 본 발명 반도체 메모리 제조방법은 고농도, 저농도 소스 및 드레인 형성을 위한 게이트 측벽을 질화막과 산화막 이중구조로 형성하고, 셀영역의 산화막 측벽을 선택적으로 제거하여 셀영역에 형성한 게이트 사이의 이격거리를 증가시킨 후, 각 게이트의 절연을 위한 절연층을 증착하여 절연층에 보이드가 발생하는 것을 방지하여 게이트가 쇼트되는 것을 방지함으로써, 반도체 메모리의 신뢰성을 향상시키는 효과가 있다.

Claims (2)

1. 메모리셀이 형성될 셀영역과 메모리의 주변회로가 형성될 주변회로영역이 구분된 기판의 상부에 게이트를 형성하는 게이트 형성단계와; 상기 게이트의 측면 기판에 불순물 이온을 주입하여 저농도 소스 및 드레인을 형성하는 저농도 소스 및 드레인 형성단계와; 상기 셀영역과 주변회로영역의 상부에 질화막과 산화막을 순차적으로 증착하는 측벽물질 증착단계와; 상기 주변회로영역에 증착된 질화막과 산화막을 건식식각하여 질화막, 산화막 이중구조의 측벽을 형성하고, 셀영역에 증착된 산화막을 제거하여 그 하부의 질화막을 노출시키는 셀영역 게이트간 거리 확장단계와; 불순물 이온주입을 통해 고농도 소스 및 드레인 형성단계와; 상기 주변회로영역과 셀영역의 상부에 절연층을 증착하는 게이트 절연단계를 포함하여 된 것을 특징으로 하는 반도체 메모리 제조방법.
2. 제 1항에 있어서, 셀영역 게이트간 거리 확장단계는 주변회로영역의 저농도 소스 및 드레인영역의 크기 확보를 위해 셀영역에 포토레지스트 패턴을 형성한 후, 상기 주변회로영역에 증착된 산화막과 질화막을 건식식각하여 게이트의 측면에 질화막과 산화막의 이중구조 게이트측벽을 형성하는 주변회로영역 측벽형성단계와; 상기 셀영역의 포토레지스트 패턴을 제거하고, 주변회로영역의 상부에 포토레지스트 패턴을 형성하고, 상기 셀영역에 증착된 산화막 만을 선택적으로 식각하여 그 하부의 질화막의 전면을 노출시킨 후, 그 포토레지스트 패턴을 제거하는 게이트간 이격 거리 확장단계로 구성하여 된 것을 특징으로 하는 반도체 메모리 제조방법.