KR20000051380A - 반도체 메모리 제조방법 - Google Patents

반도체 메모리 제조방법 Download PDF

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Abstract

본 발명은 반도체 메모리 제조방법에 관한 것으로, 종래 반도체 메모리 제조방법은 주변회로영역의 상부에 형성되는 모스 트랜지스터의 측벽을 형성하기 위해 2회의 산화막 증착 및 식각공정을 사용함으로써, 공정단계가 복잡한 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 메모리셀이 제조될 메모리셀영역과 반도체 메모리를 구동하는 주변회로가 형성될 주변회로영역을 정의하는 단계와; 상기 메모리셀영역에 저농도 소스 및 드레인을 갖는 셀트랜지스터와 그 저농도 소스 및 드레인에 접속되는 플러그를 형성하는 단계와; 상기 주변회로영역에 상대적으로 두꺼운 게이트 측벽을 갖는 엘디디 구조의 소스 및 드레인을 갖는 모스 트랜지스터를 형성하는 단계를 포함하는 반도체 메모리 제조방법에 있어서, 상기 주변회로영역에 형성하는 모스 트랜지스터의 게이트 측벽은 셀트랜지스터의 게이트측벽 형성시 증착하는 산화막과, 상기 플러그 형성시 증착하는 다결정실리콘을 순차적으로 증착하고, 그 다결정실리콘을 건식식각한 후, 그 식각후 잔존하는 다결정실리콘을 산화시켜 형성하여 공정단계를 단순화하는 효과가 있다.

Description

반도체 메모리 제조방법{MANUFACTURING METHOD FOR SEMICONDUCTOR MEMORY}
본 발명은 반도체 메모리 제조방법에 관한 것으로, 특히 주변회로영역에 형성되는 모스 트랜지스터의 이중 측벽중 외측에 위치하는 측벽을 메모리셀의 플러그 형성시 증착하는 다결정실리콘으로 형성하고, 이후에 그 다결정실리콘 측벽을 산화시킴으로써 공정단계를 간소화하고, 신뢰성을 향상시키는데 적당하도록 한 반도체 메모리 제조방법에 관한 것이다.
일반적으로, 반도체 메모리는 메모리셀을 구성하는 셀트랜지스터와 주변회로의 모스 트랜지스터의 특성상 소스 및 드레인을 다른 형태로 제조한다. 셀트랜지스터는 저농도의 소스 및 드레인 만을 가지며, 주변회로의 모스 트랜지스터는 고농도 및 저농도 소스 및 드레인을 형성하기 때문에 비트라인과 커패시터를 상기 셀트랜지스터에 접속시키는 플러그를 제조하기 위한 측벽 형성후 다시 주변회로 모스 트랜지스터의 측벽을 형성하는 과정을 수행하게 되며, 이와 같은 종래 반도체 메모리 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1a 내지 도1e는 종래 반도체 메모리의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 메모리셀영역(10)과 주변회로영역(20)을 정의하고, 그 메모리셀영역(10)에 저농도 소스 및 드레인을 갖는 셀트랜지스터(CELL TR)를 형성함과 아울러, 주변회로영역(20)에 저농도 소스 및 드레인을 갖는 모스 트랜지스터(TR)를 형성한 후, 그 셀트랜지스터(CELL TR) 및 모스 트랜지스터(TR)의 상부전면에 산화막(2)을 증착하는 단계(도1a)와; 상기 주변회로부(20) 상에 증착된 산화막(2)의 상부에 포토레지스트(도면 미도시) 패턴을 형성하고, 그 포토레지스트 패턴을 식각마스크로 하는 식각공정으로 상기 메모리셀영역(10)의 상부에 형성된 산화막(2)을 건식식각하여, 상기 셀트랜지스터(CELL TR)의 게이트 측면에 측벽(2)을 형성하고, 상기 포토레지스트 패턴을 제거하는 단계(도1b)와; 상기의 구조 상부전면에 다결정실리콘을 증착하고, 평탄화 및 사진식각공정을 통해 상기 셀트랜지스터(CELL TR)의 저농도 소스 및 드레인에 접속되는 플러그(3)를 형성하는 단계(도1c)와; 상기 플러그(3) 및 셀트랜지스터(CELL TR)의 게이트와 산화막(2)의 상부전면에 산화막(4)을 증착하는 단계(도1d)와; 상기 주변회로영역(20)에 증착된 산화막(4),(2)을 건식식각하여 상기 모스 트랜지스터(TR)의 게이트 측면에 측벽(5)을 형성하고, 상기 메모리셀영역(10)에 증착된 산화막(4)을 제거한 후, 상기 주변회로영역(20)에 형성된 측벽(5)의 측면 기판(1) 하부에 고농도 소스 및 드레인(6)을 형성하는 단계(도1e)로 구성된다.
이하, 상기와 같은 종래 반도체 메모리 제조방법을 좀 더 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 기판(1)의 상부에 메모리셀영역(10)과 주변회로영역(20)을 정의한다. 이는 도면에는 도시하지 않았지만 필드산화막의 형성으로 소자간의 전기적인 분리 및 특정한 소자 형성영역을 정의한다.
그 다음, 상기 두 영역(10),(20)의 상부에 게이트산화막과 다결정실리콘 및 캡산화막을 순차적으로 증착하여 패터닝함으로써, 상기 두 영역(10),(20) 각각에 셀트랜지스터(CELL TR)와 모스 트랜지스터(TR)의 게이트를 형성하고, 불순물 이온주입을 통해 소스 및 드레인을 형성한다.
그 다음, 상기 셀트랜지스터(CELL TR) 및 모스 트랜지스터(TR)의 상부전면에 산화막(2)을 증착한다.
그 다음, 도1b에 도시한 바와 같이 상기 주변회로부(20) 상에 증착된 산화막(2)의 상부에 포토레지스트(도면 미도시) 패턴을 형성하고, 그 포토레지스트 패턴을 식각마스크로 하는 식각공정으로 상기 메모리셀영역(10)의 상부에 형성된 산화막(2)을 건식식각하여, 상기 셀트랜지스터(CELL TR)의 게이트 측면에 측벽(2)을 형성하고, 상기 포토레지스트 패턴을 제거한다.
그 다음, 도1c에 도시한 바와 같이 상기 메모리셀영역(10)과 주변회로영역(20)의 상부전면에 다결정실리콘을 증착하고, 평탄화 및 사진식각공정을 통해 상기 셀트랜지스터(CELL TR)의 저농도 소스 및 드레인에 접속되는 플러그(3)를 형성한다.
그 다음, 도1d에 도시한 바와 같이 상기 형성된 플러그(3) 및 셀트랜지스터(CELL TR)의 게이트와 산화막(2)의 상부전면에 산화막(4)을 증착한다.
그 다음, 도1e에 도시한 바와 같이 상기 주변회로영역(20)에 증착된 산화막(4),(2)을 건식식각하여 상기 모스 트랜지스터(TR)의 게이트 측면에 측벽(5)을 형성하고, 상기 메모리셀영역(10)에 증착된 산화막(4)을 제거한 후, 상기 주변회로영역(20)에 형성된 측벽(5)의 측면 기판(1) 하부에 고농도 소스 및 드레인(6)을 형성한다.
그러나, 상기와 같은 종래 반도체 메모리 제조방법은 주변회로영역의 상부에 형성되는 모스 트랜지스터의 측벽을 형성하기 위해 2회의 산화막 증착 및 식각공정을 사용함으로써, 공정단계가 복잡한 문제점과 아울러 메모리셀영역에 플러그 형성을 위한 다결정실리콘 증착 및 식각공정에서 다결정실리콘이 주변회로영역에 잔존하여 소자의 특성이 열화되는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 플러그 형성시 증착하는 다결정실리콘을 이용하여 주변회로영역의 모스 트랜지스터 측벽을 형성할 수 있는 반도체 메모리 제조방법을 제공함에 그 목적이 있다.
도1a 내지 도1e는 종래 반도체 메모리의 제조공정 수순단면도.
도2a 내지 도2d는 본 발명 반도체 메모리의 제조공정 수순단면도.
***도면의 주요 부분에 대한 부호 설명***
1:기판2:산화막
3:플러그5:측벽
6:고농도 소스 및 드레인7:다결정실리콘 측벽
상기와 같은 목적은 메모리셀이 제조될 메모리셀영역과 반도체 메모리를 구동하는 주변회로가 형성될 주변회로영역을 정의하는 단계와; 상기 메모리셀영역에 저농도 소스 및 드레인을 갖는 셀트랜지스터와 그 저농도 소스 및 드레인에 접속되는 플러그를 형성하는 단계와; 상기 주변회로영역에 상대적으로 두꺼운 게이트 측벽을 갖는 엘디디 구조의 소스 및 드레인을 갖는 모스 트랜지스터를 형성하는 단계를 포함하는 반도체 메모리 제조방법에 있어서, 상기 주변회로영역에 형성하는 모스 트랜지스터의 게이트 측벽은 셀트랜지스터의 게이트측벽 형성시 증착하는 산화막과, 상기 플러그 형성시 증착하는 다결정실리콘을 순차적으로 증착하고, 그 다결정실리콘을 건식식각한 후, 그 식각후 잔존하는 다결정실리콘을 산화시켜 형성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2d는 기판(1)의 상부에 메모리셀영역(10)과 주변회로영역(20)을 정의하고, 그 메모리셀영역(10)에 저농도 소스 및 드레인을 갖는 셀트랜지스터(CELL TR)를 형성함과 아울러, 주변회로영역(20)에 저농도 소스 및 드레인을 갖는 모스 트랜지스터(TR)를 형성한 후, 그 셀트랜지스터(CELL TR) 및 모스 트랜지스터(TR)의 상부전면에 산화막(2)을 증착하는 단계(도2a)와; 상기 주변회로부(20) 상에 증착된 산화막(2)의 상부에 포토레지스트(도면 미도시) 패턴을 형성하고, 그 포토레지스트 패턴을 식각마스크로 하는 식각공정으로 상기 메모리셀영역(10)의 상부에 형성된 산화막(2)을 건식식각하여, 상기 셀트랜지스터(CELL TR)의 게이트 측면에 측벽(2)을 형성하고, 상기 포토레지스트 패턴을 제거하는 단계(도2b)와; 상기의 구조 상부전면에 다결정실리콘을 증착하고, 평탄화 및 건식식각공정을 통해 상기 셀트랜지스터(CELL TR)의 저농도 소스 및 드레인에 접속되는 플러그(3)를 형성함과 아울러 상기 주변회로영역(20)에 형성한 모스 트랜지스터(TR)의 게이트 측면에 증착된 산화막(2)의 측면에 다결정실리콘 측벽(7)을 형성하는 단계(도2c)와; 상기 플러그(3) 및 다결정실리콘 측벽(7)을 산화시켜, 상기 모스 트랜지스터(TR)의 측면에 측벽(5)을 형성하고, 그 측벽(5)의 측면 기판(1) 하부에 고농도 소스 및 드레인(6)을 형성하는 단계(도2d)로 구성된다.
이하, 상기와 같은 본 발명 반도체 메모리 제조방법을 좀 더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 기판(1)에 필드산화막(도면미도시)을 형성하여 메모리셀이 형성될 메모리셀영역(10)과 반도체 메모리의 주변회로를 형성할 주변회로영역(20)을 정의한다.
그 다음, 상기 두 영역(10),(20)이 정의된 기판(1)의 상부전면에 게이트산화막, 다결정실리콘, 캡산화막을 순차적으로 증착하고, 패터닝하여 게이트를 형성한 후, 그 게이트 측면 기판(1)에 불순물 이온을 이온주입하여 저농도 소스 및 드레인을 형성함으로써, 메모리셀영역(10)에 저농도 소스 및 드레인을 갖는 셀트랜지스터(CELL TR)를 형성함과 아울러, 주변회로영역(20)에 저농도 소스 및 드레인을 갖는 모스 트랜지스터(TR)를 형성한다.
그 다음, 상기 셀트랜지스터(CELL TR) 및 모스 트랜지스터(TR)의 상부전면에 산화막(2)을 증착한다.
그 다음, 도2b에 도시한 바와 같이 상기 주변회로부(20) 상에 증착된 산화막(2)의 상부에 포토레지스트 패턴을 형성하고, 그 포토레지스트 패턴을 식각마스크로 하는 식각공정으로 상기 메모리셀영역(10)의 상부에 형성된 산화막(2)을 건식식각하여, 상기 셀트랜지스터(CELL TR)의 게이트 측면에 측벽(2)을 형성한 후, 상기 포토레지스트 패턴을 제거한다.
그 다음, 도2c에 도시한 바와 같이 메모리셀영역(10)과 주변회로영역(20)에 다결정실리콘을 증착하고, 평탄화 및 건식식각공정을 통해 상기 셀트랜지스터(CELL TR)의 저농도 소스 및 드레인에 접속되는 플러그(3)를 형성함과 아울러 상기 주변회로영역(20)에 형성한 모스 트랜지스터(TR)의 게이트 측면에 증착된 산화막(2)의 측면에 다결정실리콘 측벽(7)을 형성한다.
이와 같이 측벽(7)을 다결정실리콘으로 증착하는 경우, 그 다결정실리콘이 도전형이므로 게이트와 소스 및 드레인간에 전기적인 연결이 발생할 수 있으며, 를 방지하기 위해 상기 다결정실리콘 측벽(7)의 표면을 소정의 두께로 산화시킨다.
즉, 도2d에 도시한 바와 같이 상기 플러그(3) 및 다결정실리콘 측벽(7)을 산화시켜, 상기 모스 트랜지스터(TR)의 측면에 측벽(5)을 형성하고, 그 측벽(5)의 측면 기판(1) 하부에 고농도 소스 및 드레인(6)을 형성하게 된다.
이때, 상기 다결정실리콘인 플러그(3)의 상부도 산화되어 산화막이 형성되나 이후의 공정에서, 그 플러그(3) 상부에 형성된 산화막을 제거하여 플러그(3)를 노출시켜 공정을 진행한다.
상기한 바와 같이 본 발명은 플러그 형성시 증착하는 다결정실리콘을 사용하여 주변회로영역의 모스 트랜지스터 게이트 측벽을 형성한 후, 그 다결정실리콘인 게이트 측벽을 산화시켜 완전한 측벽을 형성함으로써, 공정단계를 단순화함과 아울러 주변회로영역에 다결정실리콘을 잔존시키지 않음으로써 반도체 메모리의 신뢰성을 향상시키는 효과가 있다.

Claims (1)

  1. 메모리셀이 제조될 메모리셀영역과 반도체 메모리를 구동하는 주변회로가 형성될 주변회로영역을 정의하는 단계와; 상기 메모리셀영역에 저농도 소스 및 드레인을 갖는 셀트랜지스터와 그 저농도 소스 및 드레인에 접속되는 플러그를 형성하는 단계와; 상기 주변회로영역에 상대적으로 두꺼운 게이트 측벽을 갖는 엘디디 구조의 소스 및 드레인을 갖는 모스 트랜지스터를 형성하는 단계를 포함하는 반도체 메모리 제조방법에 있어서, 상기 주변회로영역에 형성하는 모스 트랜지스터의 게이트 측벽은 셀트랜지스터의 게이트측벽 형성시 증착하는 산화막과, 상기 플러그 형성시 증착하는 다결정실리콘을 순차적으로 증착하고, 그 다결정실리콘을 건식식각한 후, 그 식각후 잔존하는 다결정실리콘을 산화시켜 형성하는 것을 특징으로 하는 반도체 메모리 제조방법.
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