KR100370158B1 - 반도체소자의 듀얼 게이트 형성방법 - Google Patents
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Abstract
신뢰성있는 반도체소자의 듀얼 게이트 형성방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체소자의 듀얼 게이트 형성방법은 반도체기판에 제 1 반도체층과 제 1 절연막이 적층되고 제 2 반도체층과 제 2 절연막이 적층되며 상기 제 1 반도체층과 제 2 반도체층이 서로 일정간격을 갖고 격리 형성되도록 식각하는 공정, 적층 형성된 상기 제 1 반도체층과 상기 제 1 절연막 및 상기 제 2 반도체층과 상기 제 2 절연막의 양측면에 각각 제 1, 제 2 측벽스페이서를 형성하는 공정, 상기 제 1, 제 2 절연막의 상부가 드러나도록 상기 반도체기판 전면에 버퍼절연막을 형성하는 공정, 상기 제 1, 제 2 반도체층이 드러나도록 상기 제 1, 제 2 절연막을 제거하는 공정, 상기 제 1 반도체층내에 제 1 도전형 불순물이온을 주입하는 공정, 상기 제 2 반도체층내에 제 2 도전형 불순물이온을 주입하는 공정, 상기 제 1, 제 2 절연막이 제거된 상기 제 1, 제 2 반도체층상에 텅스텐 실리사이드를 형성하는 공정을 포함함을 특징으로 한다.
Description
본 발명은 반도체소자에 대한 것으로, 특히 반도체소자의 듀얼 게이트 형성방법에 관한 것이다.
이하 종래 반도체소자의 듀얼 게이트 형성방법에 대하여 설명하면 다음과 같다.
먼저 종래의 듀얼 게이트 형성방법은 반도체기판에 게이트산화막을 형성한 후에 게이트산화막상에 도핑이 않된 폴리실리콘층을 증착하고, 제 1 마스크를 이용하여 도핑이 않된 폴리실리콘층의 일영역에 N+ 불순물이온을 주입하고, 이후에 제 2 마스크를 이용하여 도핑이 않된 폴리실리콘층의 타영역에 P+불순물이온을 주입한다.
다음에 N+, P+로 도핑된 부분만 남도록 기판이 드러나도록 폴리실리콘층을 선택적으로 식각한다. 이때 P+로 도핑된 폴리실리콘층의 임계치수가 더 크게 나타난다.
상기와 같은 종래 반도체소자의 듀얼 게이트 형성방법은 다음과 같은 문제가 있다.
첫째, 복합칩(MDL:Merged DRAM Logic)소자에서 기존에 개발된 소자를 사용하고자 할 때 그 트랜지스터 특성을 보장하지 못하게 된다.
둘째, 듀얼게이트산화막이나 얇은 게이트산화막을 사용한 소자에서는 다른 도전형을 갖는 폴리실리콘층을 동시에 식각하면 기판이 패이게 되는 문제가 발생하여 소자의 재현성이 떨어진다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 신뢰성있는 반도체소자의 듀얼 게이트 형성방법을 제공하는데 그 목적이 있다.
도1a 내지 도1j는 본 발명 반도체소자의 듀얼 게이트 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 필드산화막
33: 게이트산화막 34 : 비정질 실리콘층
35 : 하드마스크용 산화막 36 : 감광막
37 : 측벽절연막 38 : 버퍼산화막
39 : 텅스텐 실리사이드막
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자의 듀얼 게이트 형성방법은 반도체기판에 제 1 반도체층과 제 1 절연막이 적층되고 제 2 반도체층과 제 2 절연막이 적층되며 상기 제 1 반도체층과 제 2 반도체층이 서로 일정간격을 갖고 격리 형성되도록 식각하는 공정, 적층 형성된 상기 제 1 반도체층과 상기 제 1 절연막 및 상기 제 2 반도체층과 상기 제 2 절연막의 양측면에 각각 제 1, 제 2 측벽스페이서를 형성하는 공정, 상기 제 1, 제 2 절연막의 상부가 드러나도록 상기 반도체기판 전면에 버퍼절연막을 형성하는 공정, 상기 제 1, 제 2 반도체층이 드러나도록 상기 제 1, 제 2 절연막을 제거하는 공정, 상기 제 1 반도체층내에 제 1 도전형 불순물이온을 주입하는 공정, 상기 제 2 반도체층내에 제 2 도전형 불순물이온을 주입하는 공정, 상기 제 1, 제 2 절연막이 제거된 상기 제 1, 제 2 반도체층상에 텅스텐 실리사이드를 형성하는 공정을 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반도체소자의 듀얼 게이트 형성방법에 대하여 설명하면 다음과 같다.
도1a 내지 도1j는 본 발명 반도체소자의 듀얼 게이트 형성방법을 나타낸 공정단면도이다.
본 발명 듀얼 게이트 형성방법은 도 1a에 도시한 바와같이 필드영역과 액티브영역이 정의된 반도체기판(31)의 필드영역에 로코스(Local Oxidation of Silicon : LOCOS) 공정으로 필드산화막(32)을 형성하고, 액티브영역의 반도체기판(31) 표면에 게이트산화막(33)을 형성한다.
이후에 반도체기판(31) 전면에 비정질 실리콘(Amorphous Silicon)층(34)과O3포스포 실리케이트 글레스(Phosphor-Silicate Glass:PSG)의 하드마스크용 산화막(35)을 증착한다. 상기에서 하드마스크용 산화막(35)를 구성한 O3-PSG는 습식 식각율(Wet Etch Rate)이 상당히 빠른 물질이다.
그리고 도 1b에 도시한 바와 같이 하드마스크용 산화막(35)상에 감광막(36)을 도포하고, 노광 및 현상공정으로 게이트 형성영역에만 남도록 감광막(36)을 선택적으로 패터닝한다.
다음에 도 1c에 도시한 바와 같이 패터닝된 감광막(36)을 마스크로 하드마스크용 산화막(35)과 비정질 실리콘층(34)을 차례로 이방성 식각해서 적층 형성한다.
이후에 도 1d에 도시한 바와 같이 식각되어 적층 형성된 비정질 실리콘층(34)과 하드마스크용 산화막(35)을 포함한 반도체기판(31) 전면에 하드마스크용 산화막(35)보다 습식 식각율(Wet Etch Rate)이 작은 산화막을 증착한 후 이 산화막을 에치백하여 비정질 실리콘층(34)과 하드마스크용 산화막(35)의 양측면에 측벽절연막(37)을 형성한다.
그리고 도 1e에 도시한 바와 같이 상기 비정질 실리콘층(34)과 하드마스크용 산화막(35)과 측벽절연막(37)을 포함한 반도체기판(31) 전면에 버퍼산화막(38)을 증착한다.
이후에 도 1f에 도시한 바와 같이 화학적 기계적 연마(Chemical Mechanical Polishing:CMP) 공정으로 하드마스크용 산화막(35)의 표면이 드러날 때까지 버퍼산화막(38)을 식각하여 평탄화 한다.
다음에 도 1g에 도시한 바와 같이 버퍼산화막(38)과 측벽절연막(37)을 마스크로 습식각율이 큰 O3-PSG로 형성된 하드마스크용 산화막(35)을 비정질 실리콘층(34)이 드러날 때까지 선택적으로 제거한다.
이후에 도면에는 도시되지 않았지만 전면에 감광막을 도포한 후에 N+ 이온을 주입할 비정질 실리콘층(34)상의 감광막이 제거되도록 노광 및 현상공정으로 감광막을 선택적으로 패터닝하고, 선택적으로 패터닝된 감광막을 마스크로 드러난 비정질실리콘층(34)상에 N+ 불순물이온을 주입하여 제 1 도전형 게이트전극(34a)을 형성한다. 그리고 상기 감광막을 제거한다.
다음에 도 1h에서와 같이 다시 감광막(39)을 도포한 후에 P+ 이온을 주입할 비정질 실리콘층(34)상의 감광막(39)이 제거되도록 노광 및 현상공정으로 감광막(39)을 선택적으로 패터닝하고, 이후에 선택적으로 패터닝된 감광막을 마스크로 드러난 비정질 실리콘층(34)상에 P+ 불순물이온을 주입하여 제 2 도전형 게이트전극(34b)을 형성한다.
상기에서 버퍼산화막(38)은 N+, P+ 불순물이온을 주입할 때 배리어 역할을 하여서 액티브영역에는 도핑이 되지 않는다.
이후에 감광막(39)을 제거하고 도 1i에 도시한 바와 같이 텅스텐 실리사이드막(40)을 반도체기판(31) 전면에 증착한다.
다음에 도 1j에 도시한 바와 같이 에치백 공정이나 화학적 기계적 연마 공정으로 텅스텐 실리사이드막(40)을 식각하여 제 1, 제 2 도전형 게이트전극(34a,34b)상에 저저항의 텅스텐 실리사이드(40)를 각각 형성한다.
상기와 같은 공정은 얇은 게이트 산화막 또는 듀얼 게이트 산화막과 함께 듀얼 게이트 전극을 형성하는 공정에 적용하기 쉽다.
상기와 같은 본 발명 반도체소자의 듀얼 게이트 형성방법은 다음과 같은 효과가 있다.
첫째, 복합칩(Merged DRAM Logic:MDL)과 같이 듀얼 폴리 게이트와 듀얼 게이트산화막을 원칩(One Chip)에 구현해야하는 소자에서 비정질 실리콘을 먼저 식각하므로 실리콘으로 구성된 게이트전극의 식각을 손실없이 진행할 수 있다.
둘째, 듀얼게이트전극 형성시에 게이트전극의 저항을 줄이기 위해 상부에 형성하는 텅스텐 실리사이드를 하드마스크인 O3-PSG를 사용하여서 마스크 공정 없이 자동정렬시킬 수 있으므로 공정을 단순화할 수 있다.
이에 따라서 폴리사이드 게이트의 구조를 갖는 게이트전극을 용이하게 형성할 수 있다.
Claims (3)
- 반도체기판에 제 1 반도체층과 제 1 절연막이 적층되고 제 2 반도체층과 제 2 절연막이 적층되며 상기 제 1 반도체층과 제 2 반도체층이 서로 일정간격을 갖고 격리 형성되도록 식각하는 공정,적층 형성된 상기 제 1 반도체층과 상기 제 1 절연막 및 상기 제 2 반도체층과 상기 제 2 절연막의 양측면에 각각 제 1, 제 2 측벽스페이서를 형성하는 공정,상기 제 1, 제 2 절연막의 상부가 드러나도록 상기 반도체기판 전면에 버퍼절연막을 형성하는 공정,상기 제 1, 제 2 반도체층이 드러나도록 상기 제 1, 제 2 절연막을 제거하는 공정,상기 제 1 반도체층내에 제 1 도전형 불순물이온을 주입하는 공정,상기 제 2 반도체층내에 제 2 도전형 불순물이온을 주입하는 공정,상기 제 1, 제 2 절연막이 제거된 상기 제 1, 제 2 반도체층상에 텅스텐 실리사이드를 형성하는 공정을 포함함을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
- 제 1 항에 있어서, 상기 제 1, 제 2 반도체층은 비정질 실리콘층을 사용함을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
- 제 1 항에 있어서, 상기 제 1, 제 2 절연막은 O3포스포 실리케이트 글레스(Phosphor-Silicate Glass:PSG)의 하드마스크용 산화막을 사용함을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
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