KR100398571B1 - 복합 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 사진 식각(Photolithography) 공정 수를 감소시키기 위한 복합 반도체(Merged Memory and Logic) 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 먼저, 반도체 기판의 셀 영역, 주변회로 영역 및 로직 영역 각각에 게이트 전극을 형성하고, 그런다음, 상기 게이트 전극들을 덮도록 상기 기판 상에 질화막을 형성한다. 이어서, 상기 질화막 상에 층간절연막으로서 BPSG막을 형성하고, 상기 질화막이 노출될 때까지, 상기 BPSG막의 표면을 습식 식각한다. 다음으로, BPSG막 상에 주변회로 영역 및 로직 영역의 NMOS 예정 영역을 노출시키는 제1감광막 패턴을 형성한 상태에서, 노출된 층간절연막 부분 및 질화막 부분을 식각하고, 그런다음, 노출된 NMOS 예정 영역의 기판 부분에 N형의 불순물을 이온주입하여 N형의 소오스/드레인 영역을 형성한다. 그 다음, 상기 제1감광막 패턴을 제거한 상태로, 상기 결과물 상에 주변회로 영역 및 로직 영역의 PMOS 예정 영역을 노출시키는 제2감광막 패턴을 형성하고, 그런다음, 노출된 PMOS 예정 영역의 층간절연막 및 질화막 부분을 식각하고, 이어서, 노출된 PMOS 예정 영역의 기판 부분에 P형의 불순물을 이온주입하여 P형의 소오스/드레인 영역을 형성한다. 그리고나서, 상기 제2감광막 패턴을 제거하고, 이후, 후속 공정을 진행한다.
Description
본 발명은 복합 반도체(Merged Memory and Logic) 소자의 제조방법에 관한 것으로, 보다 구체적으로는, 사진 식각(Photolithography) 공정 수를 감소시킬 수있는 복합 반도체 소자의 제조방법에 관한 것이다.
최근, 복합 반도체(Merged Memory and Logic : 이하, MML) 소자에 대한 관심이 높아지면서, 그 사용이 증가 추세에 있다. 이러한 MML 소자는 디램과 같은 메모리(Memory)와 논리회로와 같은 로직(Logic)이 단일 칩에 구현된 구조로서, 메모리와 로직이 한 칩에서 단일 공정을 통해 제조된다.
한편, 상기 MML 소자는 메모리와 로직이 한 칩에 구현되는 것으로 인해, 단위 칩의 크기가 커져야만 하고, 그래서, 공정 진행에 많은 어려움이 갖는다. 또한, 메모리에서의 트랜지스터는 누설 전류를 방지하는 것에 비중을 두고 있으나, 로직에서의 트랜지스터는 높은 전류 구동능력을 얻는데 비중을 두고 있으므로, 상기 MML 소자는 양자의 특성을 모두 만족시키켜야 한다는 부담도 있다.
그럼에도 불구하고, 상기 MML 소자는 단일 칩에 메모리와 로직이 구현된다는 것으로부터, 특별한 설계의 변경 없이도 기존 칩들에 비해 고속 및 저전력 구동이 가능하다는 잇점을 갖으므로, 그 사용이 점차 증가될 것으로 예상되고 있다.
이하에서는 상기한 MML 소자의 종래 기술에 따른 제조방법을 도 1a 내지 도 1e를 참조해서 설명하도록 한다.
도 1a를 참조하면, 셀 영역(MC) 및 주변회로 영역(MP)으로 구성되는 디램의 메모리 영역(M)과 로직 영역(L)을 포함하는 반도체 기판(1)을 마련하고, 공지의 소자분리 공정을 통해 상기 반도체 기판(1)에 액티브 영역을 한정하는 트렌치형의 소자분리막들(2)을 형성한다. 그런다음, 상기 반도체 기판(1)의 셀 영역(MC)과 주변회로영역(MP) 및 로직 영역(L) 각각에 게이트 전극(3a, 3b, 3c)을 형성하고, 그 양측에 저농도 불순물 영역(4)을 형성한다. 이때, 자세하게 설명하지는 않겠지만, 상기 메모리 영역(M)에서의 게이트 전극(3a, 3b)은 폴리실리콘과 실리사이드의 적층 구조로 형성하되, 로직 영역(L)에서의 게이트 전극(3c)은 폴리실리콘의 단일층 구조로 형성한다. 이어서, 상기 결과물 상에 스페이서 형성을 위해 고온저압 절연막(도시안됨)과 질화막(5)을 차례로 증착하고, 그리고나서, 상기 질화막(5) 상에 층간절연막으로서 BPSG막(6)을 증착한다.
도 1b를 참조하면, 공지된 사진 식각(Photolithography) 공정을 통해 셀 영역(MC) 상의 BPSG막 부분 상에 제1감광막 패턴(7)을 형성한다. 그런다음, 상기 제1감광막 패턴(7)을 식각 마스크로 이용해서, 노출된 BPSG막 부분, 자세하게, 주변회로 영역(MP)과 로직 영역(L)에 도포된 BPSG막 부분을 식각,제거한다. 이때, 상기 노출된 BPSG막 부분에 대한 식각은 건식 식각을 행한 후, 게이트 전극들(3b, 3c) 사이에서의 BPSG막의 완전한 제거를 위해 블랭킷 습식 식각을 행한다.
도 1c를 참조하면, 제1감광막 패턴을 제거한 상태에서, BPSG막(6)의 제거를 통해 노출된 주변회로 영역(MP) 및 로직 영역(L) 상의 질화막(5)을 식각하고, 이 결과로, 상기 주변회로 영역(MP) 및 로직 영역(L)에 형성된 게이트 전극들(3b, 3c)의 측벽에 각각 스페이서(5a)를 형성한다.
도 1d를 참조하면, 주변회로 영역(MP) 및 로직 영역(L)에서의 NMOS 형성을 위해, 상기 결과물 상에 NMOS 예정 영역만 노출시키는 제2감광막 패턴(8)을 형성하고, 그런다음, 상기 제2감광막 패턴(8)을 이온주입 마스크로 이용하여 노출된 기판 부분에 N형의 불순물을 고농도로 이온주입함으로써, 저도핑 드레인(Lightly DopedDrain : 이하, LDD) 구조를 갖는 NMOS의 소오스/드레인 영역(9a)을 형성한다.
도 1e를 참조하면, 제2감광막 패턴을 제거한 상태에서, 상기 결과물 상에 PMOS 예정 영역만을 노출시키는 제3감광막 패턴(10)을 형성하고, 그런다음, 상기 제3감광막 패턴(10)을 이온주입 마스크로 이용하여 P형의 불순물을 노출된 기판 부분에 고농도로 이온주입함으로써, LDD 구조를 갖는 PMOS의 소오스/드레인 영역(9b)을 형성한다.
이후, 도시하지는 않았으나, 상기 제3감광막 패턴(10)을 제거한 상태에서, 공지의 후속 공정을 수행하여 MML 소자를 완성한다.
그러나, 전술한 바와 같은 종래의 MML 소자의 제조방법은 주변회로 영역과 로직 영역에서의 PMOS 및 NMOS를 형성하는 단계까지 3회의 사진 식각 공정을 필요로 하는데, 주지된 바와 같이, 상기 사진 식각 공정은 그 자체로 감광막 도포, 노광 및 현상을 공정을 포함하기 때문에, 전체적으로 공정이 복잡하고, 아울러, 상기 감광막의 노광을 위해서는 고가의 노광 마스크가 필요한 것으로 인해, 제조 비용이 많이 소요되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 사진 식각 공정 수를 감소시킬 수 있는 MML 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 포토리소그라피 공정 수의 감소를 통해 제조 비용을 절감할 수 있는 MML 소자의 제조방법을 제공함에 그 다른 목적이 있다.
도 1a 내지 도 1e는 종래 기술에 따른 복합 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 복합 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 소자분리막
3a,3b,3c : 게이트 전극 4 : 저농도 불순물 영역
5 : 질화막 5a,5b : 스페이서
6 : BPSG막 9a,9b : 소오스/드레인 영역
11 : 제1감광막 패턴 12 : 제2감광막 패턴
상기와 같은 목적을 달성하기 위한 본 발명의 MML 소자의 제조방법, 셀 영역, 주변회로 영역 및 로직 영역을 갖는 반도체 기판을 제공하는 단계; 상기 반도체 기판의 셀 영역, 주변회로 영역 및 로직 영역 각각에 게이트 전극을 형성하는 단계; 상기 게이트 전극들을 덮도록, 상기 기판 상에 질화막을 형성하는 단계; 상기 질화막 상에 층간절연막을 형성하고, 상기 질화막이 노출될 때까지, 상기 층간절연막의 표면을 식각하는 단계; 상기 결과물 상에 주변회로 영역 및 로직 영역의 NMOS 예정 영역을 노출시키는 제1감광막 패턴을 형성하는 단계; 노출된 NMOS 예정 영역의 층간절연막 부분과 질화막 부분을 식각하여, 상기 NMOS 예정 영역에 형성된 게이트 전극의 측벽에 제1스페이서를 형성하는 단계; 노출된 NMOS 예정 영역의 기판 부분에 N형의 불순물을 이온주입하여 N형의 소오스/드레인 영역을 형성하는 단계; 상기 제1감광막 패턴을 제거하는 단계; 상기 결과물 상에 주변회로 영역 및 로직 영역의 PMOS 예정 영역을 노출시키는 제2감광막 패턴을 형성하는 단계; 노출된 PMOS 예정 영역의 층간절연막 부분과 질화막 부분을 식각하여, 상기 PMOS 예정 영역에 형성된 게이트 전극의 측벽에 제2스페이서를 형성하는 단계; 노출된 PMOS 예정 영역의 기판 부분에 P형의 불순물을 이온주입하여 P형의 소오스/드레인 영역을 형성하는 단계; 및 상기 제2감광막 패턴을 제거하는 단계를 포함한다.
본 발명에 따르면, 주변회로 영역과 로직 영역에서의 NMOS 및 PMOS 형성 단계까지 사진 식각 공정을 종래의 3회에서 2회로 줄일 수 있기 때문에, 공정을 단순화시킬 수 있으며, 그에 따른 제조 비용도 절감할 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 MML 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 여기서, 도 1a 내지 도 1e와 동일한 부분은 동일한 도면부호로 나타낸다.
도 2a를 참조하면, 셀 영역(MC)과 주변회로 영역(MP)으로 구성되는 디램의 메모리 영역(M)과 논리 회로 등의 로직 영역(L)을 갖는 반도체 기판(1)을 마련하고, 공지의 소자분리 공정을 통해 상기 반도체 기판(1)에 그의 액티브 영역을 한정하는 트렌치형의 소자분리막들(2)을 형성한다. 그런다음, 반도체 기판(1)의 셀 영역(MC)과 주변회로영역(MP) 및 로직 영역(L) 각각에 게이트 전극(3a, 3b, 3c)을 형성하고, 그 양측에 LDD 형성을 위한 저농도 불순물 영역(4)을 형성한다.
여기서, 상기 메모리 영역(M)에서의 게이트 전극(3a, 3b)은 폴리실리콘과 실리사이드의 적층으로 형성하며, 로직 영역(L)에서의 게이트 전극(3c)은 폴리실리콘의 단일층으로 형성한다. 도면에서, 게이트 전극(3a, 3b, 3c)에서의 최하층은 게이트 산화막을 나타내며, 게이트 전극(3a, 3c)의 최상층은 하드마스크막을 나타낸다.
도 2b를 참조하면, 게이트 전극들(3a, 3b, 3c)을 덮도록, 반도체 기판(1) 상에 고온저압 절연막(도시안됨)과 질화막(5)을 차례로 증착한다. 그런다음, 상기 질화막(5) 상에 상기 게이트 전극(3a, 3b, 3c)을 완전히 덮을 수 있을 정도의 두께로 층간절연막으로서 BPSG막(6)을 증착하고, 그 표면을 공지의 방법으로 평탄화시킨다. 여기서, 층간절연막으로서 BPSG막(6) 대신에 SOG막을 증착하는 것도 가능하다.
도 2c를 참조하면, 질화막(5)이 노출될 때까지, 상기 BPSG막(6)의 표면을 건식 또는 습식 식각, 바람직하게는, BOE(Buffered Oxide Etchant) 용액 등을 이용해서 습식 식각한다. 그런다음, 공지의 사진 식각 공정을 수행해서, 상기 결과물 상에 주변회로 영역(MP) 및 로직 영역(L)의 MMOS 예정 영역을 노출시키는 제1감광막 패턴(11)을 형성한다.
도 2d를 참조하면, 제1감광막 패턴(11)을 식각 마스크로 이용해서 노출된 BPSG막 부분, 자세하게, 주변회로 영역(MP)과 로직 영역(L)에서의 NMOS 예정 영역에 도포된 BPSG막 부분을 식각/제거하고, 동시에, 노출된 질화막 부분을 식각함으로써, NMOS 예정 영역에 형성된 게이트 전극들(3b, 3c)의 측벽에 제1스페이서(5a)를 형성한다. 이어서, 노출된 NMOS 영역의 기판 부분에 N형의 불순물을 고농도로 이온주입함으로써, LDD 구조를 갖는 N형의 소오스/드레인 영역(9a)을 형성하고, 이 결과로, NMOS(20a)를 형성한다.
도 2e를 참조하면, 제1감광막 패턴을 제거하고, 이어서, 상기 결과물 상에 주변회로 영역(MP)과 로직 영역(L)에서의 PMOS 예정 영역을 노출시키는 제2감광막 패턴(12)을 형성한다. 그런다음, 상기 제2감광막 패턴(12)을 식각 마스크로 이용해서 주변회로 영역(MP) 및 로직 영역(L)에서의 PMOS 예정 영역에 도포된 BPSG막 부분을 식각/제거하고, 동시에, 노출된 질화막 부분을 식각함으로써, PMOS 예정 영역에 형성된 게이트 전극들(3b, 3c)의 측벽에 제2스페이서(5b)를 형성한다. 그리고나서, 노출된 PMOS 예정 영역의 기판 부분에 P형의 불순물을 고농도로 이온주입함으로써, LDD 구조를 갖는 P형의 소오스/드레인 영역(9b)을 형성하고, 이 결과로, PMOS(20b)를 형성한다.
도 2f를 참조하면, 이온주입 마스크로 사용된 제2감광막 패턴을 제거하여, 상기 반도체 기판(1)의 주변회로 영역(MP) 및 로직 영역(L) 각각에서의 NMOS(20a)와 PMOS(20b)의 형성을 완성한다.
이후, 공지의 후속 공정을 수행함으로써, 본 발명에 따른 MML 소자를 완성한다.
상기와 같은 본 발명에 따른 MML 소자의 제조방법은, 주변회로 영역과 로직 영역에서의 스페이서 형성을 위한 사진 식각 공정을 생략하기 때문에, 3회의 사진 식각 공정이 요구되는 종래의 그것과 비교해서, 2회의 사진 식각 공정만으로도 그 제조가 가능하다. 따라서, 1회의 사진 식각 공정을 줄일 수 있으며, 그에 따른 제조 비용의 절감이 가능하다.
이상에서와 같이, 본 발명은 종래 3회의 사진 식각 공정을 요하는 제조 공정을 2회의 사진 식각 공정만으로 수행 가능하기 때문에, 1회의 사진 식각 공정의 감소를 통해 제조 공정의 단순화를 얻을 수 있으며, 아울러, 제조 비용도 절감할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (6)
- 셀 영역, 주변회로 영역 및 로직 영역을 갖는 반도체 기판을 제공하는 단계;상기 반도체 기판의 셀 영역, 주변회로 영역 및 로직 영역 각각에 게이트 전극을 형성하는 단계;상기 기판 상에 상기 게이트 전극들을 덮도록 질화막을 형성하는 단계;상기 질화막 상에 층간절연막을 형성하고 나서, 상기 질화막이 노출될 때까지 상기 층간절연막의 표면을 식각하는 단계;상기 결과물 상에 주변회로 영역 및 로직 영역의 NMOS 예정 영역을 노출시키는 제1감광막 패턴을 형성하는 단계;노출된 NMOS 예정 영역의 층간절연막 부분과 질화막 부분을 식각하여 상기 NMOS 예정 영역에 형성된 게이트 전극의 측벽에 제1스페이서를 형성하는 단계;노출된 NMOS 예정 영역의 기판 부분에 N형의 불순물을 이온주입하여 N형의 소오스/드레인 영역을 형성하는 단계;상기 제1감광막 패턴을 제거하는 단계;상기 결과물 상에 주변회로 영역 및 로직 영역의 PMOS 예정 영역을 노출시키는 제2감광막 패턴을 형성하는 단계;노출된 PMOS 예정 영역의 층간절연막 부분과 질화막 부분을 식각하여, 상기 PMOS 예정 영역에 형성된 게이트 전극의 측벽에 제2스페이서를 형성하는 단계;노출된 PMOS 예정 영역의 기판 부분에 P형의 불순물을 이온주입하여 P형의 소오스/드레인 영역을 형성하는 단계; 및상기 제2감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 복합 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 전극은 셀 영역 및 주변회로 영역에서는 폴리실리콘과 실리사이드의 적층 구조로 형성하고, 로직 영역에서는 폴리실리콘의 단일층 구조로 형성하는 것을 특징으로 하는 복합 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 전극을 형성하는 단계 후, 상기 질화막을 형성하는 단계 전, 상기 게이트 전극 양측의 기판 부분에 저농도 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 복합 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 층간절연막은 BPSG막 또는 SOG막인 것을 특징으로 하는 복합 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 BPSG막의 도포 후, 상기 BPSG막을 상기 질화막이 노출될 때까지 습식 식각하는 것을 특징으로 하는 복합 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 습식 식각은 BOE(Bufferd Oxide Etchant) 용액으로 수행하는 것을 특징으로 하는 복합 반도체 소자의 제조방법.
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