KR100268939B1 - 반도체 장치의 제조방법 - Google Patents
반도체 장치의 제조방법 Download PDFInfo
- Publication number
- KR100268939B1 KR100268939B1 KR1019970060055A KR19970060055A KR100268939B1 KR 100268939 B1 KR100268939 B1 KR 100268939B1 KR 1019970060055 A KR1019970060055 A KR 1019970060055A KR 19970060055 A KR19970060055 A KR 19970060055A KR 100268939 B1 KR100268939 B1 KR 100268939B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- film
- semiconductor substrate
- hld
- photo resist
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 소자의 동작속도를 빠르게하고 셀부와 주변회로부의 단차를 최소로 하도록 한 반도체 장치의 제조방법에 관한 것으로서, 제 1 영역과 제 2 영역으로 나누어진 기판에 소자 격리막을 형성하는 단계와, 상기 기판의 전면에 게이트 절연막 및 폴리실리콘층을 형성하는 단계와, 상기 폴리실리콘층 및 게이트 절연막을 선택적으로 제거하여 복수개의 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 기판에 소정깊이로 트랜치를 형성하는 단계와, 상기 트랜치가 형성된 기판 및 게이트 전극의 표면에 실리사이드를 형성하는 단계와, 상기 실리사이드를 포함한 기판의 전면에 제 1 절연막을 형성하는 단계와, 상기 제 1 영역의 제 1 절연막상에 제 1 전도층과 유전체막 및 제 2 전도층으로 이루어진 커패시터를 형성하는 단계와, 상기 커패시터를 포함한 기판의 전면에 제 2 절연막 및 평탄화층을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 소자의 동작 속도(Speed)를 빠르게 하고 전체적인 공정을 간소화시키는데 적당한 반도체 장치의 제조방법에 관한 것이다.
일반적으로 반도체 소자의 발전에 따라 하나의 반도체 칩상에 높은 집적도로서 많은 소자들을 집적시키는 작업이 활발하게 진행되어 오고 있다.
특히, DRAM(Dynamic Random Access Memory)의 메모리셀에 있어서는 소자의 크기를 최소로 하기 위해 여러 가지 다양한 셀구조가 제안되어 왔다.
고집적화를 위해 칩상에서 차지하는 면적을 최소화시킨다는 관점에서 메모리셀은 하나의 트랜지스터와 하나의 커패시터로 구성하는 것이 바람직하다.
이와 같이 하나의 커패시터로 구성된 메모리셀에 있어서, 신호전하는 트랜지스터(스위칭트랜지스터)에 연결되는 커패시터의 스토리지노드(Storage Node)에 저장된다.
따라서 반도체 메모리 장치의 고집적화로 인해 메모리셀 크기가 작아지게 되면 이에 따라 커패시터 크기도 작아지게 되므로 스토리지노드에 저장할 수 있는 신호전하의 수도 감소하게 된다.
그러므로 원하는 신호를 오동작하는 일없이 전달하기 위해서는 신호전달에 필요한 커패시터 용량 확보를 위해 메모리셀의 커패시터 스토리지노드가 어떤 정해진 값 이상의 표면적을 가져야 한다.
따라서 메모리셀 크기의 축소화를 위해서는 커패시터의 스토리지노드가 반도체 기판상의 제한된 영역내에서 상대적으로 큰 면적을 가져야만 한다.
이와 같이 커패시터 스토리지노드의 표면적을 증대시키기 위해 여러 가지 방법들이 제안되어 왔다.
즉, 커패시터 스토리지노드 표면적을 증대시켜 커패시터 용량을 최대화시킬 수 있는 방법으로, 현재까지 핀(Pin)구조, 실린더(Cylinder)구조, 박스(Box)구조 등과 같은 다양한 3차원 구조의 커패시터가 제안되었다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 장치의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1h는 종래 기술에 의한 반도체 장치의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와같이 셀부와 주변회로부의 두 영역으로 나누어진 반도체 기판(11)이 필드 산화막(13)에 의해 활성(Active)영역과 소자격리 영역으로 구분된 반도체 기판(11)의 웰 영역(12)상에 게이트 절연막(14)을 형성한다.
이어, 상기 반도체 기판(11)의 전면에 게이트 형성을 위한 폴리 실리콘층을 증착한다.
그리고 포토리소그래피 공정으로 상기 폴리 실리콘층을 패터닝하여 게이트 전극(15)을 형성한다.
이어, 상기 게이트 전극(15)의 양측면에 절연막 측벽(16)을 형성하여 게이트 전극(15)을 절연시킨다.
그리고 상기 게이트 전극(15) 및 절연막 측벽(16)을 마스크로 이용하여 상기 반도체 기판(11)의 노출된 활성영역에 소오스/드레인 영역을 형성하기 위한 n+불순물(또는 p+)을 도핑하여 불순물 확산영역(17)을 형성한다.
도 1b에 도시한 바와같이 전면에 저압증착으로 제 1 HLD막(18)을 형성하고, 상기 제 1 HLD막(18)상에 질화막(19)을 형성한다.
이어, 상기 질화막(19)상에 제 2 HLD막(20)을 형성하고, 상기 제 2 HLD막(20)상에 제 1 감광막(21)을 도포한 후, 노광 및 현상공정으로 패터닝한다.
도 1c에 도시한 바와같이 상기 패터닝된 제 1 감광막(21)을 마스크로 이용하여 셀부의 상기 제 2 HLD막(20), 질화막(19), 제 1 HLD막(18)을 선택적으로 제거하여 불순물 확산영역(17)이 형성된 반도체 기판(11)의 표면을 노출시킨다.
도 1d에 도시한 바와같이 상기 제 1 감광막(21)을 제거하고, 상기 반도체 기판(11)의 전면에 제 1 비정질 실리콘층(22)을 형성한다.
이어, 상기 제 1 비정질 실리콘층(22)상에 제 3 HLD막(23)을 형성한다.
그리고 상기 제 3 HLD막(23)상에 제 2 감광막(24)을 도포한 후, 노광 및 현상공정으로 커패시터가 형성될 셀부의 일정영역 및 주변회로부상에만 남도록 패터닝한다.
이어, 상기 패터닝된 제 2 감광막(24)을 마스크로 이용하여 상기 제 3 HLD막(23)을 선택적으로 제거하여 상기 제 1 비정질 실리콘층(22)의 표면을 일부분 노출시킨다.
도 1e에 도시한 바와같이 상기 제 2 감광막(24)을 제거하고, 상기 반도체 기판(11)의 전면에 제 2 비정질 실리콘층(25)을 형성한다.
이어, 상기 제 2 비정질 실리콘층(25)상에 제 3 감광막(26)을 도포한 후, 노광 및 현상공정으로 셀부의 일정영역상에만 남도록 패터닝한다.
도 1f에 도시한 바와같이 상기 패터닝된 제 3 감광막(26)을 마스크로 이용하여 상기 질화막(19)의 표면이 노출되도록 상기 제 2 비정질 실리콘층(25), 제 3 HLD막(23), 제 1 비정질 실리콘층(22), 제 2 HLD막(20)을 선택적으로 건식식각한다.
이어, 상기 잔존하는 제 3 HLD막(23), 제 2 HLD막(20)을 습식식각(Wet Etch)으로 제거하여 스택(Stack)구조의 핀(Pin) 커패시터의 스토리지노드를 형성한다.
도 1g에 도시한 바와같이 상기 제 3 감광막(26)을 제거하고, 전면에 유전체막(27)과 비정질 실리콘층을 증착하여 플레이트층(28)을 형성한다.
이어, 상기 플레이트층(28)상에 제 4 감광막(29)을 도포한 후, 노광 및 현상공정으로 패터닝한다.
그리고 상기 패터닝된 제 4 감광막(29)을 마스크로 이용하여 상기 플레이트층(28) 및 유전체막(27)을 선택적으로 제거하고, 계속해서 상기 질화막(19) 및 제 1 HLD막(18)을 선택적으로 제거하여 상기 불순물 확산영역(17)이 형성된 반도체 기판(11) 표면의 일부를 노출시킨다.
도 1h에 도시한 바와같이 상기 제 4 감광막(29)을 제거하고, 상기 반도체 기판(11)의 전면에 제 4 HLD막(30) 및 BPSG(BoronPhosphorusSilicate Glass)층(31)을 차례로 형성한다.
이후 공정은 도시하지 않았지만, 계속해서 배선공정을 실시한다.
그러나 이와같은 종래의 반도체 장치의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, MOS의 기본 동작을 위해 구성되는 공정이 복잡하고 많음에 따라 공정시간이 길어지고 공정진행이 어렵다.
둘째, 기판상에 증착 및 식각공정이 많아 셀부와 주변회로부의 단차가 심해 후속공정이 어렵다.
셋째, 불순물 이온을 주입하여 소오스/드레인 영역을 형성함으로써 많은 저항이 발생하기 때문에 소자의 동작속도를 저하시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 전체적인 공정을 간소화시키고 셀부와 주변회로부의 단차를 없앰으로써 이후 공정을 원활하게 할 수 있도록 한 반도체 장치의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1h는 종래의 반도체 장치의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2g는 본 발명에 의한 반도체 장치의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드 산화막
33 : 게이트 절연막 34 : 폴리 실리콘층
35 : 제 1 감광막 36 : 트랜치
37 : 금속층 38 : 제 1 HLD막
39 : 제 1 전도층 40 : 유전체막
41 : 제 2 전도층 42 : 제 2 감광막
43 : 커패시터 44 : 제 2 HLD막
45 : BPSG층
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 장치의 제조방법은 제 1 영역과 제 2 영역으로 나누어진 기판에 소자 격리막을 형성하는 단계와, 상기 기판의 전면에 게이트 절연막 및 폴리실리콘층을 형성하는 단계와, 상기 폴리실리콘층 및 게이트 절연막을 선택적으로 제거하여 복수개의 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 기판에 소정깊이로 트랜치를 형성하는 단계와, 상기 트랜치가 형성된 기판 및 게이트 전극의 표면에 실리사이드를 형성하는 단계와, 상기 실리사이드를 포함한 기판의 전면에 제 1 절연막을 형성하는 단계와, 상기 제 1 영역의 제 1 절연막상에 제 1 전도층과 유전체막 및 제 2 전도층으로 이루어진 커패시터를 형성하는 단계와, 상기 커패시터를 포함한 기판의 전면에 제 2 절연막 및 평탄화층을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 장치의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명에 의한 반도체 장치의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와같이 셀부와 주변회로부의 두 영역으로 나누어진 반도체 기판(31)의 일정영역에 필드 산화막(32)을 형성하여 활성영역과 필드영역을 정의한 후, 상기 반도체 기판(31)의 전면에 게이트 절연막(33) 및 폴리 실리콘층(34)을 형성한다.
이어, 상기 폴리 실리콘층(34)상에 제 1 감광막(Photo Resist)(35)을 도포한 후, 노광 및 현상공정으로 패터닝(Patterning)한다.
도 2b에 도시한 바와같이 상기 패터닝된 제 1 감광막(35)을 마스크로 이용하여 상기 폴리 실리콘층(34) 및 게이트 절연막(33)을 선택적으로 제거하여 게이트 전극(34a)을 형성한다.
그리고 상기 게이트 전극(34a) 양측의 반도체 기판(31)에 표면으로부터 소정깊이로 트랜치(Trench)(36)를 형성한다.
도 2c에 도시한 바와같이 상기 제 1 감광막(35)을 제거하고, 상기 트랜치(36)를 포함한 반도체 기판(31)의 전면에 RTP(Rapid Thermal Process)공정으로 티타늄(Ti), 니켈(Ni), 코발트(Co), 텅스텐(W)등과 같은 금속층(37)을 형성한다.
도 2d에 도시한 바와같이 상기 반도체 기판(31)에 습식식각(Wet Etch) 공정을 행하여 상기 게이트 절연막(33)의 양측면에 형성된 금속층(37)을 제거하여 상기 반도체 기판(31) 및 게이트 전극(34a)의 표면에 실리사이드(37a)를 형성한다.
여기서 상기 실리사이드(37a)는 소오스/드레인 영역의 역할을 수행한다.
도 2e에 도시한 바와같이 상기 실리사이드(37a)를 포함한 반도체 기판(31)의 전면에 제 1 HLD(High temperature Low pressure Deposition)막(38)을 형성하고, 상기 제 1 HLD막(38)상에 제 1 전도층(39)을 형성한다.
이어, 상기 제 1 전도층(39)상에 유전체막(40)을 형성하고, 상기 유전체막(40)상에 제 2 전도층(41)을 형성한다.
그리고 상기 제 2 전도층(41)상에 제 2 감광막(42)을 도포한 후, 노광 및 현상공정으로 커패시터가 형성될 영역에만 남도록 패터닝한다.
도 2f에 도시한 바와같이 패터닝된 제 2 감광막(42)을 마스크로 이용하여 상기 제 1 HLD(38)의 표면이 노출되도록 상기 제 2 전도층(41), 유전체막(40), 제 1 전도층(39)을 선택적으로 제거하여 커패시터(43)를 형성한다.
도 2g에 도시한 바와같이 상기 제 2 감광막(42)을 제거하고, 상기 커패시터(43)을 포함한 반도체 기판(31)의 전면에 제 2 HLD막(44) 및 BPSG층(45)을 형성한다.
이어, 도면에는 도시하지 않았지만 금속 배선 공정을 실시한다.
이상에서 설명한 바와같이 본 발명에 의한 반도체 장치의 제조방법에 있어서 다음과 같은 효과가 있다.
첫째, 소오스/드레인으로 트랜치의 표면에 형성된 실리사이드를 이용함으로써 저항을 낮추어 소자의 동작속도를 빠르게 할 수 있다.
둘째, 트랜치를 형성하여 스택 구조의 핀 커패시터를 형성함으로써 셀부와 주변회로부의 단차를 최소로 할 수 있다.
셋째, 한 번의 포토 공정으로 소오스/드레인까지의 공정을 할 수 있기 때문에 공정의 간소화로 공정시간을 단축할 수 있다.
Claims (3)
- 제 1 영역과 제 2 영역으로 나누어진 기판에 소자 격리막을 형성하는 단계;상기 기판의 전면에 게이트 절연막 및 폴리실리콘층을 형성하는 단계;상기 폴리실리콘층 및 게이트 절연막을 선택적으로 제거하여 복수개의 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 기판에 소정깊이로 트랜치를 형성하는 단계;상기 트랜치가 형성된 기판 및 게이트 전극의 표면에 실리사이드를 형성하는 단계;상기 실리사이드를 포함한 기판의 전면에 제 1 절연막을 형성하는 단계;상기 제 1 영역의 제 1 절연막상에 제 1 전도층과 유전체막 및 제 2 전도층으로 이루어진 커패시터를 형성하는 단계; 그리고상기 커패시터를 포함한 기판의 전면에 제 2 절연막 및 평탄화층을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 실리사이드는 RTP 공정을 사용하여 티타늄, 코발트, 텅스텐, 니켈 등의 금속층으로 형성함을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 실리사이드는 소오스/드레인 영역으로 사용됨을 특징으로 하는 반도체 장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970060055A KR100268939B1 (ko) | 1997-11-14 | 1997-11-14 | 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970060055A KR100268939B1 (ko) | 1997-11-14 | 1997-11-14 | 반도체 장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990039830A KR19990039830A (ko) | 1999-06-05 |
| KR100268939B1 true KR100268939B1 (ko) | 2000-10-16 |
Family
ID=19524746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970060055A KR100268939B1 (ko) | 1997-11-14 | 1997-11-14 | 반도체 장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100268939B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100996651B1 (ko) | 2003-07-16 | 2010-11-25 | 매그나칩 반도체 유한회사 | 고속 스위칭 ｔ―모스 트랜지스터의 제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036857A (ja) * | 1989-06-05 | 1991-01-14 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH0590535A (ja) * | 1991-09-26 | 1993-04-09 | Sanyo Electric Co Ltd | 半導体記憶装置の製造方法 |
-
1997
- 1997-11-14 KR KR1019970060055A patent/KR100268939B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036857A (ja) * | 1989-06-05 | 1991-01-14 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH0590535A (ja) * | 1991-09-26 | 1993-04-09 | Sanyo Electric Co Ltd | 半導体記憶装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100996651B1 (ko) | 2003-07-16 | 2010-11-25 | 매그나칩 반도체 유한회사 | 고속 스위칭 ｔ―모스 트랜지스터의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990039830A (ko) | 1999-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3090690B2 (ja) | 積重ねられたコンテナ型コンデンサセルを有するマルチメガビットダイナミックメモリのためのスプリットポリシリコンｃｍｏｓの製造方法 | |
| KR970000977B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100268939B1 (ko) | 반도체 장치의 제조방법 | |
| KR100252882B1 (ko) | 반도체 장치의 제조방법 | |
| KR20030002202A (ko) | 복합 반도체 메모리소자의 제조방법 | |
| KR100249177B1 (ko) | 반도체 소자의 제조방법 | |
| KR100266027B1 (ko) | 반도체장치의 제조방법 | |
| KR20000040060A (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR100244305B1 (ko) | 반도체 메모리장치의 제조방법 | |
| KR100359764B1 (ko) | 반도체 메모리 소자의 제조방법 | |
| KR100770450B1 (ko) | 반도체 메모리 소자의 제조방법 | |
| KR100232208B1 (ko) | 반도체 소자의 커패시터 제조방법 | |
| KR100252909B1 (ko) | 반도체소자의커패시터제조방법 | |
| KR100268938B1 (ko) | 반도체 메모리 장치의 제조방법 | |
| KR100226780B1 (ko) | 디램 셀 제조방법 | |
| KR940000503B1 (ko) | 다이나믹 랜덤 억세스 메모리 셀의 제조방법 | |
| KR100340854B1 (ko) | 반도체소자의캐패시터형성을위한콘택홀형성방법 | |
| KR100226754B1 (ko) | 커패시터의 제조방법 | |
| KR100251983B1 (ko) | 캐패시터 제조방법 | |
| KR100269626B1 (ko) | 반도체장치의 캐패시터 제조방법 | |
| KR100239450B1 (ko) | 반도체 메모리소자의 제조방법 | |
| KR100398571B1 (ko) | 복합 반도체 소자의 제조방법 | |
| KR0122845B1 (ko) | 반도체 소자의 스택 캐패시터 제조방법 | |
| KR19990075146A (ko) | 스토리지 전극의 콘택홀 형성방법 | |
| KR19990003042A (ko) | 반도체 소자의 캐패시터 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050620 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |